KR100967025B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 선택 트렌지스터 영역을 포함하는 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상에 터널 절연막 및 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트용 도전막, 터널 절연막, 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계, 및 상기 셀 영역 및 주변 회로 영역 상에 PCL마스크를 형성한 후, 상기 소자 분리막의 상단부를 식각하여 EFH를 제어하는 단계를 포함한다.
선택 트렌지스터, 게이트 패턴, 기판 손상

Description

플래시 메모리 소자의 제조 방법{Method for manufacturing flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 게이트 패턴 형성 공정시 선택 트렌지스터 영역의 활성 영역의 식각 손상을 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
도 1a는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 및 플로팅 게이트용 도전막(12)을 순차적으로 적층하여 형성한 후, 이를 식각하여 반도체 기판(10)의 소자 분리 영역을 노출시킨다. 이 후, 노출된 반도체 기판(10)을 식각하여 트렌치(13)을 형성하고, 이를 절연막으로 채워 소자 분리막(14)을 형성한다. 이 후, 주변 회로 영역을 식각 마스크로 클로즈(close) 시킨 후 셀영역에 형성된 소자 분리막(14)의 상단부를 식각하여 유효 필드 산화막 높이(EFH(Effective Field Hight))를 제어한다. 이때 셀 영역 상에 형성된 플로팅 게이트용 도전막(12)의 상단부가 약 100Å정도 식각된다. 이로 인하여 셀 영역의 선택 트렌지스터가 형성되는 도전막 패턴(12A)과 주변 회로 영역의 도전막 패턴(12B)간의 두께 차이가 발생한다.
도 1b는 게이트 패턴 형성을 위한 식각 공정을 나타내는 소자의 사진이다. 도 1b를 참조하면, 소자 분리막의 유효 필드 산화막 높이(EFH)를 제어하기 위한 식각 공정을 진행한 후, 유전체막, 캡핑막, 콘트롤 게이트용 도전막, 및 금속 게이트층을 순차적으로 적층하여 형성한 후, 이를 식각하여 게이트 패턴을 형성한다. 그러나 셀 게이트 패턴 식각 공정시 선택 트렌지스터 영역의 플로팅 게이트용 도전막 두께는 주변 회로 영역의 플로팅 게이트용 도전막의 두께보다 얇아 반도체 기판이 식각되어 소자의 전기적 특성이 저하된다. 이는 게이트 패턴들 간의 간격이 상대적으로 좁은 셀 게이트 패턴보다 간격이 넓은 선택 트렌지스터 영역에서 발생한다.
본 발명이 이루고자 하는 기술적 과제는 EFH 제어를 위해 소자 분리막의 상단부를 식각하는 공정시 주변 회로 영역 및 선택 트렌지스터 영역을 마스크로 보호하여 진행함으로써, 후속 게이트 패턴 식각 공정시 주변 회로 영역의 플로팅 게이트용 도전막과 선택 트렌지스터 영역의 플로팅 게이트용 도전막의 두께를 동일하게 유지함으로써, 게이트 패턴 형성을 위한 식각 공정시 반도체 기판의 식각 손상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 선택 트렌지스터 영역을 포함하는 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상에 터널 절연막 및 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트용 도전막, 터널 절연막, 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계, 및 상기 셀 영역 및 주변 회로 영역 상에 PCL마스크를 형성한 후, 상기 소자 분리막의 상단부를 식각하여 EFH를 제어하는 단계를 포함한다.
상기 EFH를 제어하는 단계 이후에, 상기 PCL마스크를 제거하는 단계와, 상기 소자 분리막을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 도전막, 금속 게 이트막, 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계, 및 상기 하드 마스크막, 금속 게이트막, 콘트롤 게이트용 도전막, 유전체막, 및 플로팅 게이트용 도전막을 식각하여 셀 게이트 패턴, 선택 트랜지스터 패턴, 및 상기 주변 회로 영역의 트렌지스터 패턴을 형성하는 단계를 더 포함한다.
상기 EFH를 제어하는 단계에서 상기 선택 트렌지스터 영역 상에 형성된 상기 플로팅 게이트용 도전막의 두께와 상기 주변 회로 영역의 상기 플로팅 게이트용 도전막의 두께는 동일하다.
셀 게이트 패턴, 선택 트랜지스터 패턴, 및 상기 주변 회로 영역의 트렌지스터 패턴을 형성하는 단계는 식각 공정을 실시하여 상기 하드 마스크막, 금속 게이트막, 콘트롤 게이트용 도전막을 식각하여 상기 유전체막의 상단부를 노출시키는 단계와, 노출된 상기 유전체막을 식각하여 상기 플로팅 게이트용 도전막의 상단부를 노출시키는 단계, 및 상기 노출된 플로팅 게이트용 도전막을 식각하되, 상기 플로팅 게이트용 도전막 측벽에 잔류하는 상기 유전체막을 식각하는 단계를 포함한다.
상기 플로팅 게이트용 도전막 식각 단계는 상기 터널 절연막의 식각을 방지하기 위해 HBr/O2 가스를 이용하여 상기 터널 절연막과의 식각 선택비가 50 : 1 내지 150:1의 선택비를 갖도록 실시한다.
본 발명의 일실시 예에 따르면, EFH 제어를 위해 소자 분리막의 상단부를 식각하는 공정시 주변 회로 영역 및 선택 트렌지스터 영역을 마스크로 보호하여 진행함으로써, 후속 게이트 패턴 식각 공정시 주변 회로 영역의 플로팅 게이트용 도전막과 선택 트렌지스터 영역의 플로팅 게이트용 도전막의 두께를 동일하게 유지함으로써, 게이트 패턴 형성을 위한 식각 공정시 반도체 기판의 식각 손상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 및 도 2d는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 선택 트렌지스터 영역을 포함하는 셀 영역 및 주변 회로 영역으로 정의되는 반도체 기판(100) 상에 터널 절연막(101), 및 플로팅 게이트용 도전막(102)을 순차적으로 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것 이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
이 후, 식각 공정을 실시하여 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 이 후, 노출된 반도체 기판(100)을 식각하여 소자 분리용 트렌치(103)를 형성하고, 이를 절연막으로 채워 소자 분리막(104)를 형성한다.
도 2b를 참조하면, 셀 영역의 선택 트렌지스터 영역과 주변 회로 영역 상에 형성된 소자 분리막(104) 및 플로팅 게이트용 도전막(102) 상에 PCL 마스크(105)를 형성한다. PCL 마스크(Peripheral Closed Layer Mask)(105)는 포토 레지스트 패턴으로 형성하는 것이 바람직하다.
이 후, PCL 마스크(105)를 이용한 식각 공정을 진행하여 셀 영역에 형성된 소자 분리막(104)의 상단부를 식각하여 유효 필드 산화막 높이(EFH(Effective Field Hight))를 제어한다.
도 2c를 참조하면, 스트립 공정을 진행하여 PCL 마스크를 제거한다. 이 후, 소자 분리막(104) 및 플로팅 게이트용 도전막(102)을 포함한 전체 구조 상에 유전체막(106), 캡핑막(107), 콘트롤 게이트용 도전막(108)을 순차적으로 적층하여 형성한다. 이 후, 식각 공정을 실시하여 콘트롤 게이트용 도전막(108)의 상부를 평탄화시키는 것이 바람직하다. 이 후, 콘트롤 게이트용 도전막(108)의 상부에 금속 게이트막(109), 제1 및 제2 하드 마스크막(110, 111)을 순차적으로 적층하여 형성한 다.
유전체막(106)은 제1 산화막, 질화막, 및 제2 산화막이 순차적으로 적층된 ONO 구조로 형성하는 것이 바람직하다. 캡핑막(107)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 콘트롤 게이트용 도전막(108)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 금속 게이트막(109)은 WSix막으로 형성하는 것이 바람직하다. 제1 및 제2 하드 마스크막(110, 111)은 SiON막, 및 산화막으로 형성하는 것이 바람직하다. 상기 산화막 상에 비정질 카본막을 추가적으로 더 형성할 수 있다.
상술한 캡핑막(107)을 형성한 후 유전체막 콘택 형성 공정을 실시하여 선택 트렌지스터 영역의 게이트 패턴 형성 영역 및 주변 회로 영역의 트렌지스터 영역의 게이트 패턴 형성 영역(구체적으로는 저전압 NMOS 트랜지스터) 플로팅 게이트용 도전막(102)과 콘트롤 게이트용 도전막(108)이 전기적으로 연결되도록 형성하는 것이 바람직하다.
도 2d는 도 2c 수직되는 단면도로써, 플래시 메모리 소자의 비트라인 방향 단면도이다.
도 2d를 참조하면, 식각 공정을 실시하여 제1 및 제2 하드 마스크막(110, 111), 금속 게이트막(109), 콘트롤 게이트용 도전막(108), 캡핑막(107), 유전체막(106), 및 플로팅 게이트용 도전막(102)을 식각하여 셀 게이트 패턴, 선택 트렌지스터 패턴, 및 주변 회로 영역의 트렌지스터 패턴을 형성한다. 이를 좀더 상세히 설명하면 다음과 같다.
제1 및 제2 하드 마스크막(110, 111)을 패터닝하여 하드 마스크 패턴을 형성 한다. 패터닝 공정은 60~200mT의 압력, 300~1000W(27M Hz)의 파워, CF4/O2의 식각 가스를 사용하여 제2 하드 마스크막(111)을 식각한 후, 100~200mT의 압력, 500~1500W(27M Hz)의 파워, N2/H2 의 식각 가스를 사용하여 제1 하드 마스크막(110)을 식각하여 하드 마스크 패턴을 형성한다.
패터닝된 하드 마스크 패턴을 식각 마스크로 이용하여 유전체막(106)의 상부가 노출되도록 금속 게이트막(109), 콘트롤 게이트용 도전막(108), 및 캡핑막(107)을 식각한다.
이 후, 노출되는 유전체막(106)을 식각하여 플로팅 게이트용 도전막(102)의 상단부를 노출시킨다. 이때 플로팅 게이트용 도전막(102)의 측벽에는 유전체막(106)이 잔류한다. 이때 잔류하는 유전체막(106)은 200~500Å의 두께로 잔류한다.
이 후, 노출되는 플로팅 게이트용 도전막(102)을 식각하여 게이트 패턴을 형성한다. 플로팅 게이트용 도전막(102) 식각 공정시 선택 트렌지스터 영역 상에 형성된 플로팅 게이트용 도전막(102)과 주변 회로 영역 상에 형성된 플로팅 게이트용 도전막(102)의 두께는 동일하므로 반도체 기판이 과도 식각되어 손상받는 것이 방지되어 소자의 전기적 특성이 개선된다. 이때 식각 공정은 HBr/O2 Gas를 이용하여 터널 절연막(101)(주변 회로 영역 및 선택 트랜지스터 영역에서는 게이트 절연막으로 사용)과의 식각 선택비가 50 : 1 내지 150:1의 선택비를 갖게 하여 터널 절연막(101)의 식각을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a 및 도 2d는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 소자 분리용 트렌치
104 : 소자 분리막 105 : PCL 마스크
106 : 유전체막 107 : 콘트롤 게이트용 도전막
109 : 금속 게이트막 110. 111 : 제1 및 제2 하드 마스크막

Claims (5)

  1. 선택 트렌지스터 영역을 포함하는 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 터널 절연막 및 플로팅 게이트용 도전막을 형성하는 단계;
    상기 플로팅 게이트용 도전막, 터널 절연막, 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계; 및
    상기 셀 영역의 상기 선택 트랜지스터 영역 및 상기 주변 회로 영역 상에 PCL마스크(Peripheral Closed Layer Mask)를 형성한 후, 노출된 상기 셀 영역의 상기 소자 분리막의 상단부를 식각하여 유효 필드 산화막 높이를 제어하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 유효 필드 산화막 높이를 제어하는 단계 이후에,
    상기 PCL마스크(Peripheral Closed Layer Mask)를 제거하는 단계;
    상기 소자 분리막을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 도전막, 금속 게이트막, 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계; 및
    상기 하드 마스크막, 금속 게이트막, 콘트롤 게이트용 도전막, 유전체막, 및 플로팅 게이트용 도전막을 식각하여 셀 게이트 패턴, 선택 트랜지스터 패턴, 및 상기 주변 회로 영역의 트렌지스터 패턴을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 유효 필드 산화막 높이를 제어하는 단계에서 상기 선택 트렌지스터 영역 상에 형성된 상기 플로팅 게이트용 도전막의 두께와 상기 주변 회로 영역의 상기 플로팅 게이트용 도전막의 두께는 동일한 플래시 메모리 소자의 제조 방법.
  4. 제 2 항에 있어서,
    셀 게이트 패턴, 선택 트랜지스터 패턴, 및 상기 주변 회로 영역의 트렌지스터 패턴을 형성하는 단계는
    식각 공정을 실시하여 상기 하드 마스크막, 금속 게이트막, 콘트롤 게이트용 도전막을 식각하여 상기 유전체막의 상단부를 노출시키는 단계;
    노출된 상기 유전체막을 식각하여 상기 플로팅 게이트용 도전막의 상단부를 노출시키는 단게; 및
    상기 노출된 플로팅 게이트용 도전막을 식각하되, 상기 플로팅 게이트용 도전막 측벽에 잔류하는 상기 유전체막을 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 플로팅 게이트용 도전막 식각 단계는 상기 터널 절연막의 식각을 방지하기 위해 HBr/O2 가스를 이용하여 상기 터널 절연막과의 식각 선택비가 50 : 1 내지 150:1의 선택비를 갖도록 실시하는 플래시 메모리 소자의 제조 방법.
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