KR20090000346A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 순차적으로 형성하는 단계와, 식각 공정을 실시하여 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치를 포함한 전체 구조 상에 캡핑막을 형성하는 단계와, 상기 제1 트렌치의 저면에 형성된 상기 캡핑막과 상기 반도체 기판을 순차적으로 식각하여 제2 트렌치를 형성하는 단계와, 상기 캡핑막을 제거하는 단계, 및 상기 제2 트렌치 내에 절연막을 채워 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 개시한다.
유전체막, 소자분리막, 보윙
Description
도 1은 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅게이트용 도전막 103 : 버퍼막
104 : 하드마스크막 105 : 제1 트렌치
106 : 월 산화막 107 : 캡핑막
108 : 제2 트렌치 109' : 소자 분리막
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 소자분리용 트렌치의 측벽을 보호하여 소자 분리막의 프로파일을 개선할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.
반도체 회로에서는 반도체 기판 상부에 형성된 단위소자 예컨대, 트랜지스터, 다이오드 또는 저항 등을 전기적으로 분리하는 것이 필요하다. 따라서, 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(Bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.
한편, 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정은 반도체 소자의 설계규칙(Design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설 명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12)을 순차적으로 적층하여 형성한다. 이 후, 버퍼막(13) 및 하드마스크막(14)을 순차적으로 적층한 후, 하드마스크막(14)을 선택적으로 패터닝하여 소자 분리 영역 상에 형성된 버퍼막(13)을 노출 시킨다. 이 후, 식각 공정을 실시하여 버퍼막(13), 도전막(12), 및 터널 절연막(11)을 순차적 선택 식각하여 반도체 기판(10)의 소자 분리 영역을 노출시킨다. 이 후, 노출된 반도체 기판(10)을 식각하여 소자 분리용 트렌치(15)를 형성하고 트렌치(15)를 절연막으로 채워 소자 분리막(미도시)을 형성한다.
상술한 종래 기술에 따른 소자 분리막 형성 방법은 트렌치 형성을 위한 식각 공정시 트렌치(15)를 형성하기 위한 식각 공정은 플라즈마 식각 공정을 이용한다. 플라즈마 식각 공정을 이용할 경우 전자들이 패턴의 상부 즉, 하드마스크막(14) 표면에 쌓이게 되어 전기장이 형성된다. 이로 인하여 반도체 기판(10)에 가까운 패턴의 하부쪽으로 양이온만 들어가게 되어 하드 마스크(14)의 측벽 및 버퍼막(13)의 측벽에 양이온이 쌓이게 된다. 이렇게 쌓인 양이온은 식각 공정시 발생한 폴리머(16)를 흡착시키고, 반도체 기판을 식각하기 위한 이온들을 전기장에 의해 휨 현상(Ion Flux)에 의해 트렌치의 측벽을 손상시켜 보윙(bowing)이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 하드 마스크 패턴을 이용하여 플로 팅 게이트용 도전막과 터널 절연막을 패터닝한 후, 패터닝된 막들의 측벽에 캡핑막을 형성한 후 반도체 기판을 식각하여 소자분리용 트렌치를 형성함으로써, 전도성을 갖는 캡핑막에 의해 트렌치 식각 공정시 식각 이온들의 휨현상을 방지하여 트렌치의 측벽 손상을 방지할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 순차적으로 형성하는 단계와, 식각 공정을 실시하여 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치를 포함한 전체 구조 상에 캡핑막을 형성하는 단계와, 상기 제1 트렌치의 저면에 형성된 상기 캡핑막과 상기 반도체 기판을 순차적으로 식각하여 제2 트렌치를 형성하는 단계와, 상기 캡핑막을 제거하는 단계, 및 상기 제2 트렌치 내에 절연막을 채워 소자 분리막을 형성하는 단계를 포함한다.
상기 캡핑막을 형성하기 전에 상기 제1 트렌치의 저면 및 측벽, 상기 터널 절연막의 측벽, 및 상기 플로팅 게이트용 도전막의 측벽에 월 산화막을 형성하는 단계를 더 포함한다. 상기 월 산화막은 30Å 내지 80Å의 두께로 형성한다.
상기 플로팅 게이트용 도전막 형성 단계 이후, 버퍼막 및 하드마스크막을 순차적으로 적층하여 형성하는 단계를 더 포함한다.
상기 캡핑막은 도전성이 있는 폴리 실리콘막으로 형성하며, 상기 캡핑막은 50Å 내지 100Å의 두께로 형성한다.
상기 제1 트렌치는 200Å 내지 800Å의 깊이로 형성한다.
상기 소자 분리막을 형성하는 단계 이후, 소자의 EFH를 조절하기 위해 상기 소자 분리막의 상단부를 식각하는 단계를 더 포함한다.
상기 제1 트렌치를 형성하기 위한 식각 공정은 HBr 가스와 O2 가스를 이용하거나 HBr 가스와 He 가스 및 O2 가스를 식각 가스로 사용하여 실시하며, 상기 제2 트렌치를 형성하기 위한 식각 공정은 F계열의 식각 가스를 이용하여 상기 제1 트렌치의 저면에 형성된 상기 캡핑막을 식각하는 제1 식각 공정, 및 HBr 가스와 O2 가스를 이용하거나 HBr 가스와 He 가스 및 O2 가스를 식각 가스로 사용하여 상기 반도체 기판을 식각하는 제2 식각 공정을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 7은 본 발명의 실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 버퍼막(103), 및 하드 마스크막(104)을 순차적으로 적층하여 형성한다.
터널 절연막(201)은 습식 산화 공정을 이용하여 70~80Å 으로 증착하고, 후속 공정으로 N2O 어닐링 공정을 실시하여 터널 절연막(101) 내부의 질화물(nitrogen)을 결합(incorporation)시켜서 트랩 차지 밀도(trap density)를 줄이고 신뢰성을 향상시키는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 버퍼막(103)은 질화막을 LP-CVD 방식을 이용하여 300~1000Å의 두께로 증착하여 형성하는 것이 바람직하다. 하드 마스크막(104)은 유전막을 LP-CVD 방식을 이용하여 100~400Å의 두께로 형성하는 것이 바람직하다.
도 3을 참조하면, 하드 마스크막(104), 버퍼막(103), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 순차적으로 선택 식각하여 반도체 기판(100)의 소자 분리 영역을 노출 시킨다. 이 후 노출된 반도체 기판(100)을 소정 깊이 식각하여 제1 트렌치(105)를 형성한다. 제1 트렌치(105)의 깊이는 200Å 내지 800Å인 것이 바람직하다. 제1 트렌치(105) 형성을 위한 식각 공정은 HBr 가스와 O2 가스를 이 용하거나 HBr 가스와 He 가스 및 O2 가스를 식각 가스로 사용하여 실시하는 것이 바람직하다.
이 후, 세정 공정을 실시하여 제1 트렌치(105) 식각 공정시 발생한 불순물들을 제거한다.
도 4를 참조하면, 제1 트렌치(105)의 측벽 및 저면과 플로팅 게이트용 도전막(102)의 측벽에 월 산화막(106)을 형성한다. 이 후, 월 산화막(106)을 포함한 전체 구조 상에 캡핑막(107)을 형성한다.
월 산화막(106)은 30Å 내지 80Å의 두께로 형성하는 것이 바람직하다. 캡핑막(107)은 도전성을 갖는 도핑된 폴리 실리콘막으로 형성하는 것이 바람직하다. 캡핑막(107)은 50Å 내지 100Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 제1 트렌치(105)의 저면에 형성된 캡핑막(107), 월 산화막(106), 및 반도체 기판(100)을 순차적으로 식각하여 제2 트렌치(108)을 형성한다.
이때, 식각 공정은 제1 트렌치(105)의 저면에 형성된 캡핑막(107), 및 월 산화막(106)을 식각하기 위하여 F계열의 식각 가스로 진행한 후, 반도체 기판(100)이 노출되면 HBr 가스와 O2 가스를 이용하거나 HBr 가스와 He 가스 및 O2 가스를 이용하여 실시하는 것이 바람직하다. 이때 도전성을 갖는 캡핑막(107)에 의해 식각 공정시 이온들의 휨(Flux) 현상이 방지되어 제2 트렌치(108)의 측벽 손상이 억제된다. 이로 인하여 보윙현상을 방지할 수 있다. 제2 트렌치(108)의 깊이는 1800Å 내 지 3000Å인 것이 바람직하다.
도 6을 참조하면, 세정 공정을 실시하여 제2 트렌치(108) 식각 공정시 발생한 불순물들 및 캡핑막을 제거한다. 이 후, 제2 트렌치(108)를 포함한 전체 구조 상에 절연막(109)을 형성한다.
도 7을 참조하면, 버퍼막의 표면이 노출되도록 평탄화 공정을 실시하여 소자 분리막(109')을 형성한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 방법을 이용하여 실시하는 것이 바람직하다. 이 후, 세정 공정을 실시하여 버퍼막을 제거한다.
이 후, 소자 분리막(109')의 EFH(Effective Field Hight)가 원하는 수준이 되도록 타겟을 제어하여 소자 분리막(109')의 상단부를 식각한다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
본 발명의 실시 예에 따르면, 하드 마스크 패턴을 이용하여 플로팅 게이트용 도전막과 터널 절연막을 패터닝한 후, 패터닝된 막들의 측벽에 캡핑막을 형성한 후 반도체 기판을 식각하여 소자분리용 트렌치를 형성함으로써, 전도성을 갖는 캡핑막에 의해 트렌치 식각 공정시 식각 이온들의 휨현상을 방지하여 트렌치의 측벽 손상을 방지할 수 있다.
Claims (11)
- 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 순차적으로 형성하는 단계;식각 공정을 실시하여 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 제1 트렌치를 형성하는 단계;상기 제1 트렌치를 포함한 전체 구조 상에 캡핑막을 형성하는 단계;상기 제1 트렌치의 저면에 형성된 상기 캡핑막과 상기 반도체 기판을 순차적으로 식각하여 제2 트렌치를 형성하는 단계;상기 캡핑막을 제거하는 단계; 및상기 제2 트렌치 내에 절연막을 채워 소자 분리막을 형성하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 캡핑막을 형성하기 전에 상기 제1 트렌치의 저면 및 측벽, 상기 터널 절연막의 측벽, 및 상기 플로팅 게이트용 도전막의 측벽에 월 산화막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 월 산화막은 30Å 내지 80Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 도전막 형성 단계 이후, 버퍼막 및 하드마스크막을 순차적으로 적층하여 형성하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 캡핑막은 도전성이 있는 폴리 실리콘막으로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 캡핑막은 50Å 내지 100Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 트렌치는 200Å 내지 800Å의 깊이로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 소자 분리막을 형성하는 단계 이후, 소자의 EFH를 조절하기 위해 상기 소자 분리막의 상단부를 식각하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 트렌치를 형성하기 위한 식각 공정은 HBr 가스와 O2 가스를 이용하거나 HBr 가스와 He 가스 및 O2 가스를 식각 가스로 사용하여 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제2 트렌치를 형성하기 위한 식각 공정은F계열의 식각 가스를 이용하여 상기 제1 트렌치의 저면에 형성된 상기 캡핑막을 식각하는 제1 식각 공정; 및HBr 가스와 O2 가스를 이용하거나 HBr 가스와 He 가스 및 O2 가스를 식각 가스로 사용하여 상기 반도체 기판을 식각하는 제2 식각 공정을 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제2 트렌치는 1800Å 내지 3000Å의 깊이로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
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| US11136161B2 (en) | 2019-05-22 | 2021-10-05 | Pegatron Corporation | Packaging box |
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