KR100729911B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100729911B1
KR100729911B1 KR1020060000117A KR20060000117A KR100729911B1 KR 100729911 B1 KR100729911 B1 KR 100729911B1 KR 1020060000117 A KR1020060000117 A KR 1020060000117A KR 20060000117 A KR20060000117 A KR 20060000117A KR 100729911 B1 KR100729911 B1 KR 100729911B1
Authority
KR
South Korea
Prior art keywords
film
trench
nitride film
semiconductor substrate
oxide film
Prior art date
Application number
KR1020060000117A
Other languages
English (en)
Inventor
안정렬
김점수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060000117A priority Critical patent/KR100729911B1/ko
Priority to US11/593,868 priority patent/US20070155124A1/en
Priority to JP2006301555A priority patent/JP2007184548A/ja
Priority to CNB2006101452800A priority patent/CN100499077C/zh
Application granted granted Critical
Publication of KR100729911B1 publication Critical patent/KR100729911B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B21—MECHANICAL METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
    • B21C—MANUFACTURE OF METAL SHEETS, WIRE, RODS, TUBES OR PROFILES, OTHERWISE THAN BY ROLLING; AUXILIARY OPERATIONS USED IN CONNECTION WITH METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL
    • B21C3/00—Profiling tools for metal drawing; Combinations of dies and mandrels
    • B21C3/02—Dies; Selection of material therefor; Cleaning thereof
    • B21C3/04—Dies; Selection of material therefor; Cleaning thereof with non-adjustable section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 셀 영역 및 주변 영역이 정의된 반도체 기판상에 터널 산화막 및 폴리실리콘막을 형성한 후, 주변 영역의 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 주변 영역에 제1 트렌치를 형성하고, 제1 트렌치가 매립되도록 전체 구조상에 제1 절연막을 형성한 후 셀 영역의 제1 절연막, 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 셀 영역에 제2 트렌치를 형성한다. 이후, 제2 트렌치 내에 측벽 산화막 및 질화막을 형성하여 측벽 산화막과 질화막이 적층되도록 한 후 제2 트렌치 내에 제2 절연막을 매립하여 소자 분리막을 형성함으로써, 플라즈마 어택과 수소(H2)의 침투를 방지하여 셀과 주변 회로의 오동작을 방지할 수 있다.
소자 분리막, 질화막, 절연막

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1은 트렌치 내에 질화막을 형성한 경우 또는 질화막을 형성하지 않았을 경우의 싸이클링 횟수에 따른 문턱 전압(Vt)의 변화를 나타낸 그래프이다.
도 2a 내지 도 2j는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 하드 마스크막
108 : 제1 포토레지스트 패턴 110 : 제1 트렌치
112 : 제1 절연막 114 : 제2 포토레지스트 패턴
116 : 제2 트렌치 118 : 측벽 산화막
120 : 질화막 122 : 제2 절연막
124 : 소자 분리막 126 : 유전체막
128 : 제2 폴리실리콘막 130 : 텅스텐막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 플라즈마 어택과 수소(H2)의 침투를 방지하여 셀과 주변 회로의 오동작을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적인 소자 분리막 형성 공정은 셀 영역과 주변 영역에 트렌치를 동시에 형성한 후 산화막으로 트렌치를 매립(gap-fill)하는 것이다. 그러나 소자의 축소화로 인하여 트렌치 폭이 감소하여 트렌치를 매립하는 것이 어려워지고 있다. 이를 해결하기 위해 다음과 같은 방법을 사용하고 있다.
첫째, 높은 에너지의 플라즈마를 사용하여 매립하거나, 둘째, 매립 능력을 향상시키기 위해 H2 가스 유량이 매우 높은 HDP(Hight Density Plasma) 산화막을 사용하거나, 셋째, 매립 능력이 뛰어난 물질 예를 들어, SOG(Spin On Glass)를 사용하거나, 넷째, 트렌치 내에 질화막을 형성하는 것이다.
그러나 상기와 같은 방법으로 트렌치를 매립할 경우 다음과 같은 문제가 발생하게 된다.
1. 트렌치 매립 공정시 높은 에너지의 플라즈마를 사용하면 트렌치 하부 (bottom) 영역뿐만 아니라 트렌치 측벽에 플라즈마 어택(attack)이 발생된다. 반도체 소자 제조시 반도체 기판 내에 불순물 즉, B, As, Ph 또는 BF2 이온을 주입하는데, 상기에서 언급한 플라즈마 어택이 트렌치 측벽에 가해질 경우 트렌치 측벽의 이온 농도가 급격이 감소함으로 문턱 전압(Vt)이 원하지 않는 낮은 레벨로 떨어지게 되어 소자의 오동작이 유발되게 된다.
2. HDP 산화막을 이용하여 트렌치를 매립할 경우 원자 크기가 작은 수소(H2)가 터널 산화막과 반도체 기판 계면으로 침투하여 싸이클링(cycling) 특성을 열화시키고 주변영역 소자의 오동작을 유발시킨다.
3. 매립 특성이 좋은 물질인 SOG를 이용하여 트렌치를 매립할 경우 높은 에너지로 인한 플라즈마 어택과 수소(H2)의 침투로 인한 터널 산화막과 반도체 기판 계면의 열화 특성을 억제할 수는 있지만, SOG는 고형화된 물질이 아니기 때문에 후속 열처리 공정이 필요하다.
높은 직접도를 갖는 소자를 제조하기 위해서는 폭이 좁은 채널(액티브 영역) 상에 터널 산화막을 형성한 후 터널 산화막 상에 플로팅 게이트를 형성한다. 그러나 SOG를 사용하여 트렌치를 매립한 후 후속 열처리를 진행하게 되면 반도체 기판과 플로팅 게이트의 물질로 주로 사용하는 폴리실리콘막이 산화되어 터널 산화막의 두께가 증가되게 된다. 이렇게 터널 산화막의 두께가 두꺼워지면 셀의 프로그램 및 소거 동작 속도가 현저히 감소되게 된다. 또한, 순수한 터널 산화막이 아닌 특성을 예측하기 어려운 산화막이 추가되었기 때문에 읽기 및 쓰기의 오동작을 유발시킬 수 있다.
4. 트렌치 측벽에 질화막을 증착하면 플라즈마 어택에 의한 주입된 불순물의 확산을 방지하고, 수소가 침투하는 것을 억제할 수 있다.
도 1은 트렌치 내에 질화막을 형성한 경우 또는 질화막을 형성하지 않았을 경우의 싸이클링 횟수에 따른 문턱 전압(Vt)의 변화를 나타낸 그래프이다. a는 트렌치 내에 질화막을 형성하지 않았을 때의 프로그램 셀 문턱 전압(Vt)을, b는 트렌치 내에 질화막을 형성하였을 때의 프로그램 셀 문턱 전압(Vt)을 나타낸 것이고, c는 트렌치 내에 질화막을 형성하지 않았을 때의 소거 셀 문턱 전압(Vt)을, d는 트렌치 내에 질화막을 형성하였을 때의 소거 셀 문턱 전압(Vt)을 나타낸 것이다. 상기 그래프들을 비교해보면, 트렌치 내에 질화막을 형성하지 않은 a와 c 그래프에 비해 트렌치 내에 질화막을 형성한 b와 d 그래프가 문턱 전압(Vt)의 변화가 적은 것을 알 수 있다. 그러므로, 문턱 전압(Vt)의 변화가 적은 b와 d 그래프가 싸이클링 특성이 더 좋다는 것을 알 수 있다.
그러나 질화막은 전자 트랩 농도가 매우 높기 때문에 PMOS 트랜지스터의 경우 게이트에 전압을 가하지 않아도 질화막에 트랩된 전하로 인해 소자가 동작되는 오류가 유발된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 플라즈마 어택과 수소(H2)의 침투를 방지하여 셀과 주변 회로의 오동작을 방지하기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역이 정의된 반도체 기판상에 터널 산화막 및 폴리실리콘막을 형성한 후, 상기 주변 영역의 상기 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 상기 주변 영역에 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치가 매립되도록 전체 구조상에 제1 절연막을 형성한 후 상기 셀 영역의 상기 제1 절연막, 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 상기 셀 영역에 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치 내에 측벽 산화막 및 질화막을 형성하여 상기 측벽 산화막과 질화막이 적층되도록 하는 단계와, 상기 제2 트렌치 내에 제2 절연막을 매립하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 제2 실시예에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역이 정의된 반도체 기판상에 터널 산화막 및 폴리실리콘막을 형성한 후, 상기 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 측벽 산화막 및 질화막을 형성하여 상기 측벽 산화막과 질화막이 적층되도록 하는 단계와, 상기 주변 영역에 형성된 상기 질화막을 일부 또는 전부 제거하는 단계와, 상기 트렌치 내에 절연막을 매립하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 셀 영역 및 주변 영역이 정의된 반도체 기판(100) 내에 채널을 형성하기 위한 이온 주입 공정을 실시한다. 반도체 기판(100) 상에 터널 산화막(102) 및 플로팅 게이트용 제1 폴리실리콘막(104)을 순차적으로 형성한다.
도 2b를 참조하면, 제1 폴리실리콘막(104) 상에 하드 마스크막(106) 및 제1 포토레지스트를 순차적으로 형성한다. 이때, 하드 마스크막(106)은 질화막으로 형성한다. 사진 식각 공정으로 제1 포트레지스트를 식각하여 주변 영역의 소정 부분을 노출하는 제1 포토레지스트 패턴(108)을 형성한다.
도 2c를 참조하면, 제1 포토레지스트 패턴(108)을 식각 마스크로 하드 마스크막(106)을 식각한 후 제1 포토레지스트 패턴(108)을 제거한다. 패터닝된 하드 마스크막(106)을 마스크로 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 주변 영역에 제1 트렌치(110)를 형성한다.
도 2d를 참조하면, 제1 트렌치(110)가 매립되도록 전체 구조상에 제1 절연막 (112)을 형성한다. 이때, 제1 절연막(112)은 SOG, Al2O3, TiO2, TiN 또는 질화물을 이용하여 형성한다.
도 2e를 참조하면, 전체 구조상에 제2 포토레지스트를 형성한 후 사진 식각 공정으로 제2 포트레지스트를 식각하여 셀 영역의 소정 부분을 노출하는 제2 포토레지스트 패턴(114)을 형성한다.
도 2f를 참조하면, 제2 포토레지스트 패턴(114)을 식각 마스크로 제1 절연막(112)을 식각한 후 제2 포토레지스트 패턴(114)을 제거한다. 이때, 패터닝된 제1 절연막(112)은 하드 마스크 역할을 한다. 패터닝된 제1 절연막(112)을 마스크로 하드 마스크막(106), 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 셀 영역에 제2 트렌치(116)를 형성한다.
도 2g를 참조하면, 제2 트렌치(116) 식각 공정시 제2 트렌치(116) 측벽이 어택을 받는데 이를 회복시키고, 반도체 기판(100)과 후속 공정인 질화막(120)이 직접적으로 접합되는 것을 방지하기 위해 제2 트렌치(116) 내에 측벽 산화막(118)을 형성한다. 이후, 플라즈마 어택을 방지하기 위해 제2 트렌치(116) 내에 질화막(120)을 형성하여 측벽 산화막(118)과 질화막(120)이 적층되도록 한다. 이때, 질화막(120)은 10Å 내지 300Å의 두께로 형성한다.
도 2h를 참조하면, 제2 트렌치(116)가 매립되도록 전체 구조상에 제2 절연막(122)을 형성한다. 이때, 제2 절연막(122)은 SOG, Al2O3, TiO2, TiN 또는 질화물을 이용하여 형성한다.
도 2i를 참조하면, 하드 마스크막(106) 상부가 노출될 때까지 제2 절연막(122) 및 제1 절연막(112)을 연마하여 소자 분리막(124)을 형성한 후 하드 마스크막(106)을 제거한다. 이때, 하드 마스크막(106)은 습식 또는 건식 식각 공정을 실시하여 제거한다.
도 2j를 참조하면, 소자 분리막(124)의 EFH(Effective Field Height)를 낮추기 위하여 소자 분리막(124) 상부를 식각한다. 이때, 소자 분리막(124)의 표면이 제1 폴리실리콘막(104)의 표면보다 낮아지도록 한다. 전체 구조상에 유전체막(126), 컨트롤 게이트용 제2 폴리실리콘막(128) 및 텅스텐막(130)을 차례로 형성한다.
상술한 바와 같이 제2 트렌치(116) 내에 형성된 질화막(120)이 베리어 역할을 함으로 주입된 이온의 농도가 감소하지 않고 유지되며, 수소(H2) 원자가 터널 산화막(102)과 반도체 기판(100)의 계면에 침투하는 것을 방지할 수 있다. 또한, 질화막(120)이 베리어 역할을 함으로 SOG를 이용하여 제2 트렌치(116)를 매립한 후 열처리 공정을 실시하여도 반도체 기판(100)과 플로팅 게이트의 물질로 사용되는 폴리실리콘막이 산화되는 것을 방지하여 터널 산화막(102)의 두께와 터널링 특성을 유지할 수 있다. 또한, 셀 영역에만 질화막(120)을 형성함으로 주변 회로의 PMOS 트랜지스터에만 발생하는 전하 트랩 문제가 해결되어 PMOS 트랜지스터의 오동작을 미연에 방지할 수 있다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 셀 영역 및 주변 영역이 정의된 반도체 기판(200) 내에 채널을 형성하기 위한 이온 주입 공정을 실시한다. 반도체 기판(200) 상에 터널 산화막(202), 플로팅 게이트용 제1 폴리실리콘막(204), 하드 마스크막(206) 및 포토레지스트를 순차적으로 형성한다. 이때, 하드 마스크막(206)은 질화막으로 형성한다. 사진 식각 공정으로 포트레지스트를 식각하여 셀 영역 및 주변 영역의 소정 부분을 노출하는 포토레지스트 패턴(208)을 형성한다.
도 3b를 참조하면, 포토레지스트 패턴(208)을 식각 마스크로 하드 마스크막(206)을 식각한 후 포토레지스트 패턴(208)을 제거한다. 패터닝된 하드 마스크막(206)을 마스크로 제1 폴리실리콘막(204), 터널 산화막(202) 및 반도체 기판(200)의 일부를 식각하여 트렌치(210)를 형성한다.
도 3c를 참조하면, 트렌치(210) 식각 공정시 트렌치(210) 측벽이 어택을 받는데 이를 회복시키고, 반도체 기판(200)과 후속 공정인 질화막(214)이 직접적으로 접합되는 것을 방지하기 위해 트렌치(210) 내에 측벽 산화막(212)을 형성한다. 이후, 플라즈마 어택을 방지하기 위해 트렌치(210) 내에 질화막(214)을 형성하여 측벽 산화막(212)과 질화막(214)이 적층되도록 한다. 이때, 질화막(120)은 10Å 내지 300Å의 두께로 형성하되, 셀 영역에 형성된 질화막(214)이 주변 영역에 형성된 질화막(214)보다 두껍게 형성한다.
그런 다음, 도면에는 도시되어 있지 않지만 주변 회로의 일부 트랜지스터 영 역(즉, NMOS 트랜지스터 영역과 질화막(214)에 트랩된 전하로 인해 게이트에 전압을 가하지 않아도 소자가 동작되는 일부 PMOS 트랜지스터 영역)에 형성된 질화막(214)을 제거한다. 이때, 질화막(214)은 습식 또는 건식 식각 공정을 실시하여 제거한다.
상기와 같이 일부 트랜지스터 영역(즉, 주변 회로의 일부 PMOS 트랜지스터 영역)의 트렌치(210) 내에 질화막(214)을 형성하는 것은 후속 열공정으로 인하여 폴리실리콘막(104) 내에 있는 보론(B)이 밖으로 빠져나가는 것을 방지하기 위해서이다.
도 3d를 참조하면, 트렌치(210)가 매립되도록 전체 구조상에 절연막을 형성한다. 이때, 절연막은 Al2O3, TiO2, TiN 또는 질화물을 이용하여 형성한다. 하드 마스크막(206) 상부가 노출될 때까지 절연막을 연마하여 소자 분리막(216)을 형성한 후 하드 마스크막(206)을 제거한다. 이때, 하드 마스크막(206)은 습식 또는 건식 식각 공정을 실시하여 제거한다.
도 3e를 참조하면, 소자 분리막(216)의 EFH를 낮추기 위하여 소자 분리막(216) 상부를 식각한다. 이때, 소자 분리막(216)의 표면이 제1 폴리실리콘막(204)의 표면보다 낮아지도록 한다. 전체 구조상에 유전체막(218), 컨트롤 게이트용 제2 폴리실리콘막(220) 및 텅스텐막(222)을 차례로 형성한다.
본 발명은 플래시 메모리 소자에 국한되어 적용되는 기술이 아니라, 주변 회 로의 PMOS 트랜지스터가 포함되고 셀 영역이 동시에 존재하는 모든 소자에 적용하여 소자의 오동작을 방지한다.
그리고, DRAM의 경우 셀은 높은 집적도의 NMOS 트랜지스터로 형성되고, 이를 동작시키기 위한 주변 회로는 NMOS 트랜지스터와 PMOS 트랜지스터 모두 사용되어 지므로 본 발명을 적용하여 효과적인 트렌치를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 셀 영역의 트렌치 내에 형성된 질화막이 베리어 역할을 함으로 주입된 이온의 농도가 감소하지 않고 유지되어 플라즈마 어택을 방지할 수 있다.
둘째, 질화막은 수소(H2) 원자가 터널 산화막과 반도체 기판(100)의 계면에 침투하는 것을 방지할 수 있다.
셋째, 질화막이 베리어 역할을 함으로 SOG를 이용하여 제2 트렌치를 매립한 후 열처리 공정을 실시하여도 반도체 기판과 플로팅 게이트의 물질로 사용되는 폴 리실리콘막이 산화되는 것을 방지하여 터널 산화막의 두께와 터널링 특성을 유지할 수 있다.
넷째, 셀 영역에만 질화막을 형성하기 때문에 주변 영역의 PMOS 트랜지스터의 오동작을 미연에 방지할 수 있다.
다섯째, 추가 장비 도입 없이 기존의 매립 장비를 사용하여 높은 집적도를 갖는 셀 영역의 트렌치를 용이하게 매립할 수 있다.

Claims (9)

  1. 셀 영역 및 주변 영역이 정의된 반도체 기판상에 터널 산화막 및 폴리실리콘막을 형성한 후, 상기 주변 영역의 상기 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 상기 주변 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치가 매립되도록 전체 구조상에 제1 절연막을 형성한 후 상기 셀 영역의 상기 제1 절연막, 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 상기 셀 영역에 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 측벽 산화막 및 질화막을 형성하여 상기 측벽 산화막과 질화막이 적층되도록 하는 단계; 및
    상기 제2 트렌치 내에 제2 절연막을 매립하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 셀 영역 및 주변 영역이 정의된 반도체 기판상에 터널 산화막 및 폴리실리콘막을 형성한 후, 상기 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 측벽 산화막 및 질화막을 형성하여 상기 측벽 산화막과 질화막이 적층되도록 하는 단계;
    상기 주변 영역 중 일부 트랜지스터 영역에 형성된 상기 질화막을 일부 또는 전부 제거하는 단계; 및
    상기 트렌치 내에 절연막을 매립하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 절연막 또는 제1 및 제2 절연막은 SOG, Al2O3, TiO2, TiN 또는 질화물을 이용하여 형성하는 반도체 소자의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 질화막을 10Å 내지 300Å의 두께로 형성하는 반도체 소자의 제조방법.
  5. 제2항에 있어서, 상기 셀 영역의 질화막을 상기 주변 영역의 질화막보다 두껍게 형성하는 반도체 소자의 제조방법.
  6. 제2항에 있어서, 상기 질화막은 습식 또는 건식 식각 공정을 실시하여 제거하는 반도체 소자의 제조방법.
  7. 제1항 또는 제2항에 있어서, 상기 소자 분리막을 형성한 후 상기 소자 분리막의 상부를 더욱 식각하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 상부 표면을 더욱 식각한 상기 소자 분리막의 표면이 상기 폴리실리콘막의 표면보다 낮도록 형성하는 반도체 소자의 제조방법.
  9. 제2항에 있어서,
    상기 일부 트랜지스터 영역은 NMOS 트랜지스터 영역과 전압을 인가하지 않아도 소자가 동작되는 PMOS 트랜지스터 영역인 반도체 소자의 제조방법.
KR1020060000117A 2006-01-02 2006-01-02 반도체 소자의 제조방법 KR100729911B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060000117A KR100729911B1 (ko) 2006-01-02 2006-01-02 반도체 소자의 제조방법
US11/593,868 US20070155124A1 (en) 2006-01-02 2006-11-07 Method of manufacturing semiconductor device
JP2006301555A JP2007184548A (ja) 2006-01-02 2006-11-07 半導体素子の製造方法
CNB2006101452800A CN100499077C (zh) 2006-01-02 2006-11-24 制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060000117A KR100729911B1 (ko) 2006-01-02 2006-01-02 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100729911B1 true KR100729911B1 (ko) 2007-06-18

Family

ID=38224996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060000117A KR100729911B1 (ko) 2006-01-02 2006-01-02 반도체 소자의 제조방법

Country Status (4)

Country Link
US (1) US20070155124A1 (ko)
JP (1) JP2007184548A (ko)
KR (1) KR100729911B1 (ko)
CN (1) CN100499077C (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7785985B2 (en) 2008-02-13 2010-08-31 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US8187935B2 (en) 2009-10-21 2012-05-29 Samsung Electronics Co., Ltd. Method of forming active region structure

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7396738B1 (en) * 2006-12-13 2008-07-08 Hynix Semiconductor Inc. Method of forming isolation structure of flash memory device
KR20090074344A (ko) * 2008-01-02 2009-07-07 삼성전자주식회사 불휘발성 메모리 장치 및 이를 제조하는 방법
CN101752291B (zh) * 2008-12-22 2013-10-09 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
JP2010161137A (ja) * 2009-01-07 2010-07-22 Hitachi Ltd 半導体記憶装置の製造方法
CN102254822B (zh) * 2010-05-18 2013-04-03 茂达电子股份有限公司 制造功率半导体器件的方法
KR20130118559A (ko) * 2012-04-20 2013-10-30 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
CN103489773A (zh) * 2012-06-14 2014-01-01 南亚科技股份有限公司 在基底中制作多个沟槽的方法
CN103855098B (zh) * 2012-12-04 2017-05-17 中芯国际集成电路制造(上海)有限公司 闪存的存储单元的形成方法
KR102459430B1 (ko) * 2018-01-08 2022-10-27 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20210047032A (ko) 2019-10-21 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN115662903B (zh) * 2022-11-14 2023-05-26 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050052005A (ko) * 2003-11-28 2005-06-02 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법
KR20050122641A (ko) * 2004-06-25 2005-12-29 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242139A (ja) * 1997-02-27 1998-09-11 Nec Corp 半導体装置の製造方法
DE19852411A1 (de) * 1998-11-13 2000-05-18 Grohe Kg Hans Wasserstrahlbelüfter
JP2002076287A (ja) * 2000-08-28 2002-03-15 Nec Kansai Ltd 半導体装置およびその製造方法
KR100364026B1 (ko) * 2001-02-22 2002-12-11 삼성전자 주식회사 층간 절연막 형성방법
US6747445B2 (en) * 2001-10-31 2004-06-08 Agere Systems Inc. Stress migration test structure and method therefor
US6620673B1 (en) * 2002-03-08 2003-09-16 Alpine Microsystems, Inc. Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050052005A (ko) * 2003-11-28 2005-06-02 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법
KR20050122641A (ko) * 2004-06-25 2005-12-29 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7785985B2 (en) 2008-02-13 2010-08-31 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US8187935B2 (en) 2009-10-21 2012-05-29 Samsung Electronics Co., Ltd. Method of forming active region structure

Also Published As

Publication number Publication date
CN1996573A (zh) 2007-07-11
CN100499077C (zh) 2009-06-10
US20070155124A1 (en) 2007-07-05
JP2007184548A (ja) 2007-07-19

Similar Documents

Publication Publication Date Title
KR100729911B1 (ko) 반도체 소자의 제조방법
CN108933140B (zh) 半导体器件的制造方法
KR100766232B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR100415518B1 (ko) 플래쉬 메모리 셀의 제조 방법
JP2009170781A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20070097659A (ko) 플래쉬 메모리 소자의 제조 방법
KR20080029534A (ko) 플래시 메모리 소자의 제조 방법
KR100870321B1 (ko) 플래시 메모리 소자의 제조 방법
KR20120121723A (ko) 반도체 소자 및 그 형성 방법
KR101068637B1 (ko) 삼중 게이트스페이서를 구비한 반도체소자의 제조 방법
KR100620233B1 (ko) 플래시 메모리 소자의 제조 방법
KR100753103B1 (ko) 새들형 핀 트랜지스터 제조방법
KR100751661B1 (ko) 플래쉬 메모리 셀의 제조 방법
US11195841B2 (en) Integrated circuit and method for manufacturing the same
KR101002519B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100822601B1 (ko) 반도체 소자의 콘택 플러그 및 그 제조방법
CN108110008B (zh) 半导体元件及其制造方法与存储器的制造方法
KR100489517B1 (ko) 비휘발성 메모리 장치의 제조 방법
KR100649321B1 (ko) 플래시 메모리 소자의 제조 방법
KR100628245B1 (ko) 플래시 메모리 소자의 제조방법
KR100732755B1 (ko) 반도체 소자의 리세스게이트 형성 방법
JP2005123348A (ja) 不揮発性半導体記憶装置の製造方法
KR100651595B1 (ko) 플래시 메모리소자 및 그 제조방법
KR100761647B1 (ko) 플래시 메모리 셀 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
LAPS Lapse due to unpaid annual fee