KR100696382B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 트렌치 소자분리막을 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 제조방법은 반도체 기판을 준비하고, 반도체 기판의 주변회로 영역에 복수개의 트렌치를 형성하여 트렌치 내부를 채우는 소자분리막을 형성하는 것을 포함하고, 반도체 기판의 셀 어레이 영역에 복수개의 트렌치를 형성하여 트렌치의 내부를 채우는 소자분리막을 형성한다. 주변회로 영역 및 셀 어레이 영역의 트렌치들은 각각 다른 공정으로 형성된다. 주변회로 영역 및 셀 어레이 영역의 소자분리막은 서로 다른 절연물질로 구성되며, 각각 고밀도 플라즈마 CVD 산화물 및 USG 산화물이다.
셀 어레이, 주변회로, 트렌치, 소자분리, 종횡비, 보이드

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1a는 일반적인 플래시 메모리 소자의 셀 어레이 영역과 주변회로 영역의 소자분리를 도시한 평면도이다.
도 1b는 도 1a의 I-I'선에 대한 단면도로서, 종래 기술의 방법으로 형성된 트렌치 소자분리막들을 도시한다.
도 1c는 도 1a의 I-I'선에 대한 단면도로서, 실리콘 질화막 풀-백 공정이 적용된 트렌치들을 도시한다.
도 2 내지 도 12은 본 발명의 바람직한 실시예에 따른 소자분리막을 갖는 반도체 소자 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 트렌치 소자분리막을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화되면서 단위 셀 어레이 면적이 감소하고, 소자분리막의 폭 또한 축소되는 것이 요구되고 있다. 최근에 도입된 트렌치 소자분리(trench isolation) 기술은 종래의 LOCOS 소자분리 기술에 비하여 깊고 좁은 소자분리막을 형성할 수 있어, 고집적 반도체 소자에 널리 사용되고 있다.
소자분리를 위한 트렌치의 종횡비(aspect ratio)의 증가는 트렌치 내부를 보이드(void) 없이 소자분리막을 채우는 것(gap-fill)을 더욱 어렵게 한다. 반도체 메모리 소자의 셀 어레이 영역과 주변회로 영역에는 깊이가 서로 다른 트렌치들이 사용될 수 있다. 트렌치의 깊이가 서로 다른 경우에는 소자분리막을 형성하는 데 더 큰 문제가 야기될 수 있다.
도 1a는 일반적인 플래시 메모리 소자의 셀 어레이 영역(A)과 주변회로 영역(B)의 소자분리의 예를 도시하는 평면도이다. 도 1b는 도 1a의 I-I' 선에 따른 단면도로서 종래 기술에 따른 방법으로 형성된 트렌치 소자분리막들을 도시한 것이고, 도 1c는 도 1a의 I-I' 선에 따른 단면도로서 풀-백 공정을 도입한 트렌치 형성 공정을 도시한 것이다.
도 1a 및 도 1b를 참조하면, 플래시 메모리 소자의 셀 어레이 영역(A)에서는 활성 영역(도면부호 20의 하부)이 라인 형태로 균일한 간격을 유지한다. 소자분리막(40a) 또한 균일한 간격으로 규칙적으로 배치되고, 균일한 깊이의 트렌치를 갖는다. 반면, 주변회로 영역(B)에서는 소자분리(40b, 40c, 40d)의 레이아웃이 보다 복잡하고 모양이 다른 트렌치들이 다수 존재할 수 있다. 주변회로 영역(B)의 특정 부위에서는 셀 어레이 영역(A)보다 종횡비가 더 클 수 있다. 또한, 주변회로 영역(B)에서의 트렌치들의 적어도 일부 또는 전부는 서로 다른 폭 및 깊이를 가질 수 있다.
도 1b를 참조하면, 반도체 기판(10) 상에 패드산화막(22)과 실리콘 질화막(24)이 적층된 하드마스크 패턴(20)이 형성되고, 하드마스크 패턴(20)을 식각 마스크로 하여 종횡비가 다른 트렌치들이 형성된다. 트렌치들은 절연물질로 채워진다. 이후, 화학기계적 연마공정(chemical mechanical polishing; CMP)으로 하드마스크 패턴(20)이 노출되도록 전면 식각되어 소자분리막들(40a, 40b, 40c, 40d)이 형성된다.
주변회로 영역(B)의 소자분리막들 중 특정 부위, 예를 들면, 종횡비가 큰 부위(40c) 혹은 트렌치들이 교차하는 영역의 일부에는 보이드(void)가 발생될 수 있다. 이는 트렌치의 종횡비 또는 모양이 다른 것에 대한 고려 없이, 동일한 절연물질이 트렌치들 내에 채워지기 때문이다. 더욱이, 셀 어레이 영역의 트렌치 소자분리를 형성하는 관점에서 절연물질이 채워지면, 주변회로 영역의 종횡비가 큰 트렌치에서는 보이드가 발생되는 것을 피할 수 없다. 이와 같이, 셀 어레이 영역(A)과 주변회로 영역(B)의 트렌치들이 동시에 채워지는 것에 어려움이 있다.
반대로, 주변회로 영역(B)의 갭-필(gap-fill) 특성을 향상시키기 위하여, 주변회로 영역(B)의 트렌치 소자분리를 형성하는 관점에서 소자분리 공정이 수행될 수 있다. 이를 위해, 풀백(pull-back) 공정이 적용될 수 있다. 도 1c를 참조하면, 반도체 기판(10) 상에 패드산화막(22)과 실리콘 질화막(24)이 적층된 하드마스크 패턴(20)이 형성되고, 하드마스크 패턴(20)을 식각 마스크로 하여 종횡비가 다른 트렌치들이 형성된다. 그 후, 반도체 기판이 실리콘 질화막 식각 용액에 담겨져, 실리콘 질화막 패턴의 측벽이 식각되어 그 폭이 감소된다. 이에 따라, 주변회 로 영역(B) 트렌치들의 갭-필 특성이 향상될 수 있는 장점이 있다. 반면에, 셀 어레이 영역(A)의 활성영역 폭에 변화를 주어, 활성영역 폭의 산포(variation)가 증가되는 것을 피할 수 없다. 특히, 셀 어레이 영역의 활성영역이 라인 형태인 플리시 메모리 소자인 경우는 활성영역의 폭이 균일하게 유지되지 못하여, 셀 트랜지스트의 문턱전압 산포를 증가시키는 원인이 된다.
이와 같이, 반도체 소자의 셀 어레이 영역(A)과 주변회로 영역(B)의 트렌치들은 서로 다른 공정으로 형성될 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 종횡비가 서로 다른 트렌치를 갖는 소자분리막을 결함 없이 형성할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 종횡비가 서로 다르고 결함이 없는 트렌치 소자분리막을 갖는 반도체 소자를 제공하기 위한 것이다.
상기 기술적 과제들을 해결하기 위한 본 발명은 주변회로 및 셀 어레이 영역에 배치되는 트렌치 소자분리막의 물질이 다른 반도체 소자 제조방법을 제공한다. 이 방법에 따르면, 반도체 기판을 준비하고, 반도체 기판의 제1 영역에 복수개의 제1 트렌치들을 형성하고, 복수개의 제1 트렌치들의 내부에 제1 절연물질을 채워 제1 소자분리막을 형성한다. 반도체 기판의 제2 영역에는 복수개의 제2 트렌치들을 형성하고, 복수개의 제2 트렌치들의 내부에 제2 절연물질을 채워 제2 소자분리 막을 형성하는 것을 포함한다. 복수개의 제1 트렌치들 및 복수개의 제2 트렌치들은 각각 다른 공정으로 형성되고, 제1 절연물질과 제2 절연물질은 서로 다른 물질이다. 본 발명에 의하면, 제1 영역 및 제2 영역 각각의 전자 소자 특성에 상응하는 소자분리막들이 독립적으로 형성될 수 있으며, 제1 영역과 제2 영역 모두에서 결함이 없는 소자분리막 패턴이 얻어질 수 있다.
본 발명에서, 제1 영역은 반도체 소자의 주변회로 영역이고, 제2 영역은 반도체 소자의 셀 어레이 영역일 수 있다. 제1 절연물질과 제2 절연물질이 다른 물질이라는 것은 화학적 물리적 성질, 예컨대, 화학식, 밀도, 점성, 압축강도, 전기적 절연내압, 식각속도 등이 다름을 의미한다. 제1 절연물질은 고밀도 플라즈마 CVD 산화물이고, 제2 절연물질은 USG(undoped silicate glass) 산화물일 수 있다.
본 발명에서, 복수개의 제1 트렌치들은 복수개의 제2 트렌치들 보다 더 큰 종횡비를 가질 수 있다. 또한, 복수개의 제1 트렌치들의 적어도 일부는 서로 다른 폭 또는 깊이를 가질 수 있다. 복수개의 제2 트렌치들은 균일한 폭 및 깊이를 가질 수 있다.
본 발명의 일 실시예에 따르면, 복수개의 제1 트렌치들은 패드 산화막 및 실리콘 질화막으로 구성된 제1 하드마스크 패턴을 식각 마스크로 하여 형성되고, 복수개의 제2 트렌치들은 패드 산화막, 폴리 실리콘 및 실리콘 질화막으로 구성된 제2 하드마스크 패턴을 식각 마스크로 하여 형성될 수 있다. 본 발명에 의하면, 제1 영역과 제2 영역에서의 트렌치 형성 방법을 다르게 할 수 있다. 특히, 셀 어레이 영역 트렌치 코너에서의 라운딩 및 게이트 산화막 감소 등의 문제를 효과적으로 해 결하는 것이 가능하다.
본 발명의 다른 실시예에 따르면, 상기 제1 소자분리막들을 형성하는 것은, 제1 트렌치들의 측벽 및 바닥면을 덮는 열 산화막 및 라이너 막을 형성한 후, 제1 트렌치들 내부에 고밀도 플라즈마 CVD 산화막을 채우고, 화학기계적 연마공정으로 전면 식각하여 제1 하드마스크 패턴들이 노출되도록 함과 동시에 제1 트렌치들 내부에 제1 소자분리막들을 형성하고, 제1 하드마스크 패턴들을 제거하는 것을 포함한다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 소자분리막들을 형성하는 것은, 제2 트렌치들의 측벽 및 바닥면을 덮는 열 산화막 및 라이너 막을 형성한 후, 제2 트렌치들 내부에 USG 산화막을 채우고, 화학기계적 연마공정으로 전면 식각하여 제2 하드마스크 패턴이 노출되도록 함과 동시에 제2 트렌치들 내부에 제2 소자분리막들을 형성하는 것을 포함한다.
본 발명에서, 제2 트렌치들에 형성된 열 산화막 및 라이너 막은 제1 트렌치들에 형성된 것들보다 얇을 수 있다.
본 발명의 또 다른 실시예에 따르면, 제1 트렌치들의 형성 후 제1 소자분리막의 형성 전에, 제1 하드마스크 패턴의 실리콘 질화막 패턴의 측벽이 식각되어 실리콘 질화막 패턴의 폭을 감소시키는 것을 더 포함할 수 있다. 실리콘 질화막 패턴의 식각은 인산 용액을 이용한 습식 식각으로 수행될 수 있다. 본 발명에 의하면, 제2 영역의 트렌치가 형성되기 전에 제1 영역의 트렌치를 형성한 후 풀-백 공정을 수행하여, 풀-백 공정으로 인한 제2 영역의 소자의 특성 저하를 방지할 수 있 다. 특히, 풀-백 공정에도 불구하고, 플래시 메모리 소자의 셀 어레이 활성영역이 일정한 폭을 유지할 수 있으므로, 주변회로 영역의 갭-필 특성을 향상시킴과 동시에 셀 트랜지스터의 문턱전압의 산포가 증가되는 것을 방지할 수 있다.
본 발명에서, 복수개의 제1 트렌치들을 형성하는 것은 셀 어레이 영역 및 주변회로 영역의 경계에 위치하는 제3 트렌치를 형성하는 것을 포함하되, 제1 절연물질은 제3 트렌치에 채워질 수 있다.
상기 기술적 과제들을 해결하기 위한 본 발명은 주변회로 영역 및 셀 어레이 영역에 배치되는 트렌치 소자분리막의 물질이 서로 다른 반도체 소자를 제공한다. 이 소자는 제1 영역과 제2 영역을 구비한 반도체 기판과, 상기 제1 영역에 형성되고 적어도 일부는 서로 다른 폭 또는 깊이를 갖는 복수개의 제1 트렌치들과, 제1 트랜치들에 제1 절연물질이 채워져 형성된 제1 소자분리막과, 제2 영역에 형성되고 균일한 폭과 깊이를 갖는 복수개의 제2 트렌치들과, 제2 트랜치들에 제2 절연물질이 채워져 형성된 제2 소자분리막을 포함한다. 제1 절연물질과 제2 절연물질은 서로 다른 물질이다.
본 발명에서, 제1 절연물질과 제2 절연물질이 다른 물질이라는 것은 화학적 물리적 성질, 예컨대, 화학식, 밀도, 점성, 압축강도, 전기적 절연내압, 식각속도 등이 다름을 의미한다. 제1 절연물질은 고밀도 플라즈마 CVD 산화물이고, 제2 절연물질은 USG 산화물일 수 있다. 제1 영역은 반도체 소자의 주변회로 영역이고, 제2 영역은 반도체 소자의 셀 어레이 영역일 수 있다.
본 발명의 일 실시예에 따르면, 주변회로 영역 및 셀 어레이 영역의 경계에 위치하는 제3 트렌치들을 더 포함한다. 제3 트렌치들에는 제1 절연물질로 채워질 수 있다.
본 발명의 다른 실시예에 따르면, 트렌치들과 절연물질들의 사이에 형성된 열 산화막 및 라이너막을 더 포함한다. 제2 트렌치들에 형성된 열 산화막 및 라이너 막은 제1 트렌치들에 형성된 것들보다 얇을 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어 지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어 지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예들에서 제1, 제2, 제3 등의 용어들은 단지 어느 소정의 영역 등을 다른 영역과 구별하기 위하여 사용되는 것으로, 영역 등이 이와 같은 용어들에 의하여 한정되어서는 아니 된다.
도 2 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1a의 I-I'선에 대한 단면도들이다. 노어형 플래시 메모리 소자를 예를 들어 설명한다.
도 2를 참조하면, P형의 반도체 기판(110) 상에 이온주입을 위한 패드 산화막의 성장 후 포토레지스트 패턴(미도시)을 사용하여 셀 어레이 영역(A)에 깊은 N-웰(112)을 위한 N형의 불순물 이온이 주입된다. 동시에 주변회로 영역(B)의 소정영역에도 N형의 불순물 이온이 주입될 수 있다. 상기 소정영역은 주변회로의 고전압 영역일 수 있다. 이온주입을 위한 패드 산화막 및 포토 레지스트 패턴은 제거된다.
깊은 N-웰(112)이 형성된 반도체 기판(110) 상에 차례로 적층된 패드산화막 패턴(122) 및 연마저지막 패턴(124)으로 구성되는 제1 하드마스크 패턴(120)이 형성된다. 패드산화막 패턴(122)은 실리콘 산화막으로 형성되고, 연마저지막 패턴(124)은 실리콘 질화막으로 형성될 수 있다. 제1 하드마스크 패턴(120)을 식각 마스크로 반도체 기판(110)이 이방성 식각되어, 반도체 기판의 주변회로 영역(B)에 활성영역들을 정의하는 복수개의 제1 트렌치들(130)이 형성된다. 동시에, 셀 어레이 영역(A)과 주변회로 영역(B)의 경계에 위치하는 제1 트렌치들(130')이 형성될 수 있다. 주변회로 영역(B)에 형성되는 전자 소자들의 특성에 따라, 그 소자분리를 위한 제1 트렌치들(130, 130')은 적어도 일부 또는 전부가 서로 다른 폭을 가질 수 있으며, 그 깊이 또한 서로 다르게 형성될 수도 있다.
연마저지막 패턴(124)에 대한 풀백(pull-back) 공정이 수행될 수 있다. 제1 트렌치들(130, 130')이 형성된 반도체 기판(110)이 식각 용액에 담겨져, 연마저지막 패턴(124)의 측벽이 식각되어 그 폭이 감소된다. 식각 용액은 연마저지막 만을 선택적으로 습식 식각할 수 있는 용액에서 선택되는 것이 바람직하다. 예컨대, 연마저지막은 실리콘 질화막일 수 있으며, 식각 용액은 인산 용액일 수 있다. 이에 따라, 미형성된 셀 어레이 영역(A)의 라인 형태의 활성영역에 악영향 없이, 주변회로 영역(B) 트렌치들의 갭-필 특성이 향상될 수 있다.
도 3을 참조하면, 제1 트렌치들(130, 130')의 측벽 및 바닥면을 덮는 산화막(142) 및 라이너막(144)이 차례로 형성된다. 산화막(142)은 열산화 공정으로 형성된 실리콘 열 산화막일 수 있다. 열산화 공정에 의하여, 트렌치(130, 130')를 형성하는 동안 발생한 트렌치(130, 130') 내벽의 식각 손상이 치유될 수 있다. 라이너막(144)은 화학기상증착 공정을 통해 형성된 실리콘 질화막(Si3N4)일 수 있고, 추가적 산화 공정에 의하여 형성된 실리콘 산화 질화막(SiON)일 수도 있다. 라이너막(144)은 열 산화막(142)이 형성된 결과물의 전면에 콘포말하게 형성되어, 소자분리막으로부터 불순물이 반도체 기판 내로 침투하는 것을 방지한다.
라이너막(144)이 형성된 결과물 상에 제1 절연물질이 형성되어, 제1 트렌치들(130, 130') 내부에 채워진다. 제1 하드마스크 패턴(120)이 노출될 때까지 소자분리막이 평탄화 식각되어, 제1 트렌치들(130, 130')를 채우는 제1 소자분리막들(140)이 형성된다. 제1 절연물질은 고밀도 플라즈마 CVD 실리콘 산화물로 형성될 수 있다. 평탄화 식각은 연마저지막 패턴(124)에 대해 식각 선택성을 갖는 화학기계적 연마 공정(chemical mechanical polishing; CMP)을 사용하여 수행된다.
도 4를 참조하면, 제1 하드마스크 패턴(120)을 구성하는 연마저지막 패턴 (124)은 습식 식각의 방법으로 제거되고, 패드 산화막 패턴(122)이 노출된다. 포트레지스트(미도시)를 사용하여 셀 어레이 영역(A)의 깊은 N-웰(112) 상부에 포켓 P-웰(114)을 위한 불순물 이온이 주입될 수 있다. 다음, 또 다른 포트레지스트(미도시)를 사용하여 주변회로 영역(B)의 N-웰(116)을 위한 불순물 이온이 주입될 수 있다. 이때, 셀 어레이 영역(A)의 N-웰(미도시)이 동시에 형성될 수도 있다. 전술한 P-웰(114)와 N-웰(116)을 위한 불순물 이온 주입공정은 그 순서가 변경될 수 있다.
도 5를 참조하면, 포토레지스트(미도시) 및 패드 산화막(122)이 제거되어 반도체 기판(110)이 노출된다. 노출된 반도체 기판(110)의 표면에 패드 산화막(152)이 재성장(regrow)되고, 폴리 실리콘막(154)이 형성된다. 도시된 바와 같이, 폴리 실리콘막(154)은 형성 후, 평탄화 식각될 수도 있다. 평탄화 식각은 제1 소자분리막 들(140)에 대해 식각 선택성을 갖는 화학기계적 연마 공정(chemical mechanical polishing; CMP)을 사용하여 수행된다.
도 6을 참조하면, 폴리 실리콘막(154) 상에 연마저지막 패턴(156)이 형성된다. 연마저지막 패턴(156) 형성 전에, 주변회로 영역(B) 상에 형성된 폴리 실리콘막(154)은 제거될 수도 있다. 연마저지막은 실리콘 질화막일 수 있다. 차례로 적층된 패드산화막 패턴(152), 폴리 실리콘막 패턴(154) 및 연마저지막 패턴(156)으로 구성되는 제2 하드마스크 패턴(150)이 형성된다. 제2 하드마스크 패턴(150)은 반도체 기판의 셀 어레이 영역(A) 표면 일부를 노출시킨다.
제2 하드마스크 패턴(150)을 식각 마스크로 반도체 기판(110)이 이방성 식각 되어, 반도체 기판의 셀 어레이 영역(A)에 활성영역들을 정의하는 복수개의 제2 트렌치들(160)이 형성된다. 반도체 소자가 노어형 플래시 메모리 소자인 경우, 셀 어레이 영역(A)의 활성영역은 라인 형태로 규칙적으로 배열되므로, 활성영역을 한정하는 소자분리를 위한 제2 트렌치들(160) 또한 균일하게 배치된다. 한편, 제2 트렌치들(160)의 깊이는 서로 동일할 수 있다. 제2 트렌치들(160)의 종횡비(aspect ratio)는 제1 트렌치들(130, 130')의 일부보다 작을 수 있고, 그 깊이 또한 얕을 수 있다.
도 7을 참조하면, 제2 트렌치들(160)의 측벽 및 바닥면을 덮는 산화막(172) 및 라이너막(174)이 차례로 형성된다. 산화막(172)은 열산화 공정을 통해 형성된 실리콘 열 산화막일 수 있다. 열산화 공정에 의하여, 트렌치를 형성하는 동안 발생한 트렌치 내벽의 식각 손상이 치유될 수 있다. 동시에, 폴리 실리콘 패턴(154)의 측벽이 산화되어, 가장자리에 라운딩(154a)이 생성될 수 있다. 후속되는 습식 식각 공정에 의하여 게이트 산화막의 가장자리가 리세스(recess)되는 것이 방지된다. 라이너막(174)은 화학기상증착 공정을 통해 형성된 실리콘 질화막(Si3N4)일 수 있다. 이후의 추가적 산화 공정에 의하여, 형성된 실리콘 산화 질화막(SiON)일 수도 있다. 라이너막(174)은 트렌치 산화막(172)이 형성된 결과물의 전면에 콘포말하게 형성되어, 소자분리막으로부터 불순물이 반도체 기판 내로 침투하는 것이 방지된다.
제2 트렌치들(160)에 형성되는 열 산화막 및 라이너막의 두께는 제1 트렌치 들(130, 130')에 형성되는 것들보다 두께가 얇을 수 있다. 셀 어레이 영역의 제2 트렌치(160)의 피치가 제1 트렌치(130, 130') 보다 작기 때문이다.
라이너막(174)이 형성된 결과물 상에 제2 절연물질이 형성되어, 제2 트렌치들(160) 내에 채워진다. 제2 하드마스크 패턴(150)이 노출될 때까지 제2 절연물질이 평탄화 식각되어, 제2 트렌치들(160)을 채우는 제2 소자분리막들(170)이 형성된다. 제2 절연물질은 USG(undoped silicate glass) 산화물로 형성될 수 있다. 평탄화 식각은 연마저지막 패턴(156)에 대해 식각 선택성을 갖는 화학기계적 연마 공정(chemical mechanical polishing; CMP)을 사용하여 수행된다.
도 8을 참조하면, 제2 하드마스크 패턴(150)을 구성하는 연마저지막 패턴(156), 폴리 실리콘막 패턴(154) 및 패드 산화막 패턴(152)은 습식 식각의 방법으로 제거되고, 반도체 기판의 표면이 노출된다. 제1 및 제2 소자분리막들이 반도체 기판 상부면으로 돌출된다. 동시에, 제1 및 제2 소자분리막들의 상부 측벽이 노출되고, 제1 및 제2 소자분리막들(140, 170)의 상부 측벽 일부가 제거된다. 따라서, 제2 소자분리막들(170) 간의 거리가 제2 하드마스크 패턴(150)의 폭 보다 증가된다. 이에 따라, 도 9에 도시된 바와 같이, 제2 소자분리막들(170) 사이에 형성될 부유 게이트 전극들의 폭을 더욱 크게 할 수 있다.
도 9를 참조하면, 노출된 반도체 기판의 활성영역에 터널 절연막(182)이 형성되고, 제1 및 제2 소자분리막들을 덮는 폴리 실리콘막이 형성된다. 터널 절연막(182)은 노출된 반도체 기판을 열산화하여 형성될 수 있으며, 폴리 실리콘막은 보론 또는 인 등의 불순물 이온으로 도핑될 수도 있다.
제1 및 제2 소자분리막들(140, 170)이 노출될 때까지 폴리 실리콘이 평탄화 식각되어, 제2 소자분리막들(170)에 자기 정렬된 부유 게이트 전극들(184)이 형성된다. 평탄화 식각은 제1 및 제2 소자분리막들(140, 170)에 대해 식각 선택성을 갖는 화학기계적 연마 공정(chemical mechanical polishing; CMP)을 사용하여 수행된다.
도 10을 참조하면, 포토레지스트 패턴(PR)을 사용한 식각 공정이 수행되어, 제1 및 제2 소자분리막들(140, 170)의 상부면 일부가 제거된다. 부유 게이트 전극들(184) 사이의 제2 소자분리막들이 리세스(recess)되어 부유 게이트 전극(184)의 측면이 노출된다. 부유 게이트 전극(184)의 노출된 면적이 증가하여, 제어 게이트 전극과의 커플링 비(coupling ratio)가 증가된다. 이때, 제1 소자분리막을 구성하는 고밀도 플라즈마 CVD 산화물은 제2 소자분리막을 구성하는 USG 산화물에 비하여 식각율이 낮을 수 있으므로, 셀 어레이 영역(A)과 주변회로 영역(B) 경계의 소자분리막에서는 리세스가 적게 될 수도 있다.
한편, 제1 및 제2 소자분리막들(140, 170)의 상부면 일부를 리세스하는 것은 포토레지스트 패턴(PR)을 사용하지 않고 수행될 수도 있다. 즉, 셀 어레이 영역(A)과 주변회로 영역(B)의 구별없이, 제1 및 제2 소자분리막들(140, 170)가 동시에 식각되어 리세스될 수도 있다.
도 11을 참조하면, 부유 게이트 전극(184)의 상부 및 측벽에 게이트 층간 유전막(186)이 형성된다. 게이트 층간 유전막(186)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 ONO 막 일 수 있다.
도 12를 참조하면, 포토레지스트(미도시)를 사용하여 주변회로 영역(B)의 게이트 층간 유전막(186), 폴리 실리콘막(184), 제1 소자분리막(140)의 상부면 및 터널 절연막(182)이 제거되어 반도체 기판의 표면이 노출된다. 포토레지스트의 제거 후, 노출된 반도체 기판의 주변회로 영역(B)의 반도체 기판에는 고전압 게이트 산화막(182H)이 형성된다. 주변회로 영역(B)의 저전압 영역을 노출하는 포토레지스트(미도시)를 사용하여 고전압 산화막(182H)은 제거되어 저전압 영역의 반도체 기판의 표면이 노출될 수 있다. 포토레지스트의 제거 후, 열산화에 의하여 반도체 기판의 표면에 저전압 게이트 산화막(182L)이 형성된다. 동시에 고전압 게이트 산화막의 두께가 더 두꺼워 질 수 있다.
폴리 실리콘막(188)이 순차적으로 형성되고 패터닝된다. 셀 어레이 영역(A)에는 터널 절연막/부유 게이트 전극/게이트 층간 유전막/제어 게이트 전극이 적층된 게이트 구조물이 형성된다. 주변회로 영역(B)의 소정 영역에는 고전압 게이트 전극(192) 및 저전압 게이트 전극(194)이 형성된다.
이어서, 게이트 구조물 및 게이트 전극들을 마스크로 하는 불순물 이온주입 공정으로, 게이트의 양측에 불순물 영역들(미도시)이 형성된다. 셀 어레이 영역(A), 주변회로 영역(B)의 고전압 영역 및 저전압 영역에는 각각 셀 트렌지스터, 고전압 트랜지스터 및 저전압 트랜지스터가 형성된다.
이와 같은 본 발명에 의하면, 트렌치들 및 트렌치들에 채워지는 소자분리막 들이 셀 어레이 영역(A)과 주변회로 영역(B)에서 각각 다른 공정으로 형성될 수 있다. 각 영역에서의 트렌치들의 깊이가 서로 다르게 형성될 수도 있고, 식각 공정 의 변경에 의하여 트렌치의 식각 프로파일이 독립적으로 조절될 수도 있다. 뿐만 아니라, 열 산화막(142, 172) 및 라이너막(144, 174)의 두께 또는 막질의 종류는 셀 어레이 영역과 주변회로 영역에서 각 영역의 특성에 맞게 다르게 선택될 수도 있다.
예컨대, 도 7을 참조하는 설명에서와 같이, 셀 어레이 영역(A)의 트렌치들간의 피치는 주변회로(B) 영역에서보다 좁게 형성되어 있으므로, 셀 어레이 영역(A)에서의 열 산화막(172) 및 라이너막(174)의 두께는 주변회로 영역(B)에서보다 얇게 형성되어야 할 필요가 있다. 셀 어레이 영역(A) 트렌치의 열산화에 의한 라운딩을 조절하기 위하여, 트렌치 산화막(142)의 형성 조건 및 열처리 시간이 변경될 수도 있다.
또한, 본 발명에 의하면, 셀 어레이 영역(A)의 트렌치를 형성하기 위한 하드마스크 패턴(150)으로 패드 산화막(152)과 연마저지막(156)의 사이에 폴리 실리콘막(154)을 사용함으로써, 트렌치의 가장자리에서 문제가 되는 덴트(dent) 및 게이트 산화막 감소 등의 문제를 효과적으로 해결하는 것이 가능하다.
더구나, 주변회로 영역(B) 소자분리를 위한 실리콘 질화막 풀-백 공정이 셀 어레이 영역(A)의 소자분리와 독립적으로 수행될 수 있으므로, 풀-백 공정으로 인한 셀 어레이 트랜지스터의 문턱전압(Vt) 산포의 발생을 없앨 수 있다.
전술한 본 발명의 실시예에서는 반도체 기판의 도전형이 P형인 것으로 기재되어 있으나, 반드시 이에 한정되는 것은 아니며 N형 일 수 있다. 반도체 기판이 N형이면, N형 및 P형 불순물 이온이 각각 P형 및 N형으로 변경될 수 있다. 또한, 전술한 본 발명의 실시예에서는 풀-백 공정이 적용된 것을 설명하고 있으나, 반드시 이에 한정되는 것은 아니며 필요에 따라서는 풀-백 공정이 생략될 수도 있다.
본 발명에 따르면, 반도체 소자의 셀 어레이 영역 및 주변회로 영역 등에서 종횡비가 서로 다른 트렌치 소자분리막을 결함 없이 형성하는 것이 가능하다. 또한, 셀 어레이 영역과 주변회로 영역에서의 소자분리막들을 서로 다른 방법으로 형성하는 것이 가능하고, 각 영역에서의 특성에 상응하도록 소자분리막을 형성하는 것이 가능하게 된다.
더구나, 셀 어레이 영역과 주변회로 영역에서의 트렌치 형성 공정이 서로 다른 방법으로 수행될 수 있으므로, 셀 어레이 영역의 트렌치 가장자리서의 게이트 산화막 감소, 트랜지스터의 문턱전압 산포 등의 문제를 효과적으로 해결하는 것이 가능하여 셀 어레이 트랜지스터의 특성을 더욱 향상시키는 것이 가능하다.

Claims (23)

  1. 반도체 기판의 제1 영역에 적어도 일부는 서로 다른 폭 또는 깊이를 갖는 복수개의 제1 트렌치들을 형성하고;
    상기 복수개의 제1 트렌치들의 내부에 제1 절연물질을 채워 제1 소자분리막을 형성하고;
    상기 반도체 기판의 제2 영역에 균일한 폭과 깊이를 갖는 복수개의 제2 트렌치들을 형성하고; 그리고
    상기 복수개의 제2 트렌치들의 내부에 제2 절연물질을 채워 제2 소자분리막을 형성하는 것을 포함하되;
    상기 복수개의 제1 트렌치들 및 상기 복수개의 제2 트렌치들은 각각 다른 공정으로 형성되고, 상기 제1 절연물질과 제2 절연물질은 서로 다른 물질인 반도체 소자 제조방법.
  2. 청구항 1에 있어서,
    상기 제1 영역은 상기 반도체 소자의 주변회로 영역이고, 상기 제2 영역은 상기 반도체 소자의 셀 어레이 영역인 반도체 소자 제조방법.
  3. 청구항 1에 있어서,
    상기 제1 절연물질은 고밀도 플라즈마 CVD 산화물이고, 제2 절연물질은 USG 산화물인 반도체 소자 제조방법.
  4. 청구항 1에 있어서,
    상기 복수개의 제1 트렌치들 중 적어도 하나는 상기 복수개의 제2 트렌치들 보다 더 큰 종횡비를 갖는 반도체 소자의 제조방법.
  5. 삭제
  6. 삭제
  7. 반도체 기판의 제1 영역에 복수개의 제1 트렌치들을 형성하고;
    상기 복수개의 제1 트렌치들의 내부에 제1 절연물질을 채워 제1 소자분리막을 형성하고;
    상기 반도체 기판의 제2 영역에 복수개의 제2 트렌치들을 형성하고; 그리고
    상기 복수개의 제2 트렌치들의 내부에, 상기 제1 절연물질과 서로 다른 물질인 제2 절연물질을 채워 제2 소자분리막을 형성하는 것을 포함하되,
    상기 복수개의 제1 트렌치들 및 상기 복수개의 제2 트렌치들은 각각 다른 공정으로 형성되고,
    상기 복수개의 제1 트렌치들은 패드 산화막 패턴 및 실리콘 질화막 패턴을 포함하는 제1 하드마스크 패턴을 식각 마스크로 하여 형성되고, 상기 복수개의 제2 트렌치들은 패드 산화막 패턴 및 실리콘 질화막 패턴을 포함하는 제2 하드마스크 패턴을 식각 마스크로 하여 형성되는 반도체 소자 제조방법.
  8. 청구항 7에 있어서,
    상기 제1 소자분리막들을 형성하는 것은,
    상기 제1 트렌치들의 측벽 및 바닥면을 덮는 열 산화막 및 라이너 막을 형성한 후, 상기 제1 트렌치들 내부에 고밀도 플라즈마 CVD 산화막을 채우고, 화학기계적 연마공정으로 전면 식각하여 상기 제1 하드마스크 패턴들이 노출되도록 함과 동시에 상기 제1 트렌치들 내부에 제1 소자분리막들을 형성하고, 상기 제1 하드마스크 패턴들을 제거하는 반도체 소자의 제조방법.
  9. 청구항 8에 있어서,
    상기 제2 소자분리막들을 형성하는 것은,
    상기 제2 트렌치들의 측벽 및 바닥면을 덮는 열 산화막 및 라이너 막을 형성한 후, 상기 제2 트렌치들 내부에 USG 산화막을 채우고, 화학기계적 연마공정으로 전면 식각하여 상기 제2 하드마스크 패턴이 노출되도록 함과 동시에 상기 제2 트렌치들 내부에 제2 소자분리막들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  10. 청구항 9에 있어서,
    상기 제2 트렌치들에 형성된 열 산화막 및 라이너 막은 상기 제1 트렌치들에 형성된 것들보다 얇은 반도체 소자의 제조방법.
  11. 청구항 9에 있어서,
    상기 제2 하드마스크 패턴은 폴리 실리콘막 패턴을 더 포함하되,
    상기 폴리 실리콘막 패턴은 상기 제1 영역에서는 제거되는 반도체 소자의 제조방법.
  12. 청구항 9에 있어서,
    상기 제2 소자분리막들을 형성한 후, 상기 제2 하드마스크 패턴을 제거하여 상기 반도체 기판 및 상기 제1 및 제2 소자분리막들의 상부 측벽이 노출되도록 하고, 상기 노출된 제1 및 제2 소자분리막들의 상부 측벽 일부를 습식 식각으로 제거하여 상기 제2 소자분리막들 간의 거리가 상기 제2 하드마스크 패턴의 폭 보다 증가되도록 하는 것을 더 포함하는 반도체 소자의 제조방법.
  13. 청구항 12에 있어서,
    상기 노출된 반도체 기판상에 터널 절연막을 형성하고, 상기 터널 절연막 상에 상기 제2 소자분리막들을 덮는 폴리 실리콘막을 형성하고, 화학기계적 연마공정으로 전면 식각하여 상기 제2 소자분리막들을 노출함과 동시에 상기 제2 영역에 플래시 메모리 소자의 부유 게이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  14. 청구항 7에 있어서,
    상기 제1 트렌치들의 형성 후 상기 제1 소자분리막의 형성 전에,
    상기 제1 하드마스크 패턴의 실리콘 질화막 패턴의 측벽이 식각되어 실리콘 질화막 패턴의 폭을 감소시키는 것을 더 포함하는 반도체 소자의 제조방법.
  15. 청구항 14에 있어서,
    상기 실리콘 질화막 패턴의 식각은 인산 용액을 이용한 습식 식각으로 수행되는 반도체 소자의 제조방법.
  16. 청구항 1에 있어서,
    상기 복수개의 제1 트렌치들을 형성하는 것은 상기 제1 영역 및 상기 제2 영역의 경계에 위치하는 제3 트렌치를 형성하는 것을 포함하되, 상기 제1 절연물질은 상기 제3 트렌치를 채우는 반도체 소자의 제조방법.
  17. 제1 영역과 제2 영역을 구비한 반도체 기판;
    상기 제1 영역에 형성되고, 적어도 일부는 서로 다른 폭 또는 깊이를 갖는 복수개의 제1 트렌치들;
    상기 제1 트랜치들에 제1 절연물질이 채워져 형성된 제1 소자분리막;
    상기 제2 영역에 형성되고, 균일한 폭과 깊이를 갖는 복수개의 제2 트렌치들; 및
    상기 제2 트랜치들에 제2 절연물질이 채워져 형성된 제2 소자분리막을 포함하되;
    상기 제1 절연물질과 제2 절연물질은 서로 다른 물질인 반도체 소자.
  18. 청구항 17에 있어서,
    상기 제1 절연물질은 고밀도 플라즈마 CVD 산화물이고, 제2 절연물질은 USG 산화물인 반도체 소자.
  19. 청구항 17에 있어서,
    상기 제1 영역은 상기 반도체 소자의 주변회로 영역이고, 상기 제2 영역은 상기 반도체 소자의 셀 어레이 영역인 반도체 소자.
  20. 청구항 19에 있어서,
    상기 주변회로 영역 및 상기 셀 어레이 영역의 경계에 위치하는 제3 트렌치들을 더 포함하되;
    상기 제3 트렌치들에는 제1 절연물질로 채워지는 반도체 소자.
  21. 청구항 17에 있어서,
    상기 복수개의 제1 트렌치들의 적어도 하나는 상기 복수개의 제2 트렌치들 보다 더 큰 종횡비를 갖는 반도체 소자.
  22. 청구항 17에 있어서,
    상기 트렌치들과 상기 절연물질들의 사이에 형성된 열 산화막 및 라이너막을 더 포함하되;
    상기 제2 트렌치들에 형성된 열 산화막 및 라이너 막은 상기 제1 트렌치들에 형성된 것들보다 얇은 반도체 소자.
  23. 청구항 7 내지 청구항 15 중 어느 하나에 있어서,
    상기 복수개의 제1 트렌치들 중의 적어도 일부는 서로 다른 폭 또는 깊이를 갖으며,
    상기 복수개의 제2 트렌치들은 균일한 폭 및 깊이를 갖는 반도체 소자의 제조방법.
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