KR100983509B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 트렌치에 채워지는 반사방지막 양의 차이에 따라 발생되는, 활성영역의 리닝현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 셀 지역과 주변회로 지역이 구분된 기판상에 패드층 패턴을 형성하는 단계, 상기 패드층 패턴을 식각장벽으로 상기 셀 지역의 상기 기판을 식각하여 복수의 제1트렌치를 형성하는 단계, 상기 제1트렌치를 채우면서 상기 패드층 패턴 상에 표면이 평탄한 갭필막을 형성하는 단계, 상기 갭필막 상에 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각장벽으로 상기 주변회로 지역의 상기 기판을 식각하여 복수의 제2트렌치를 형성하는 단계를 포함함으로써, 활성영역의 리닝현상을 방지한다.
트렌치, 갭필막, 기판, 포토레지스트 패턴, 활성영역
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 소자분리막을 포함하는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자는 셀 지역과 주변회로 지역으로 나뉘며, 각 지역에 형성되는 소자분리막의 면적차이 때문에, 주변회로 지역보다 먼저 셀 지역에 소자분리용 트렌치를 형성하고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11)상에 패드층 패턴(12)을 형성하고, 이를 식각장벽으로 셀 지역에만 기판(11)을 부준적으로 식각하여 복수의 제1트렌치(13)를 형성한다. 이로써, 셀 지역에 활성영역(14)이 정의된다. 이어서, 주변회로 지역에 트렌치를 형성하기 위해 기판(11)의 전면에 유기 바텀 반사방지막(15, Organic Bottom Anti Reflect Coating layer)을 코팅한다.
도 1b에 도시된 바와 같이, 반사방지막(15) 상에 주변회로 지역이 부분적으 로 개방된 포토레지스트 패턴(16)을 형성한 후, 이를 식각장벽으로 패드층 패턴(12)과 기판(11)을 식각하여 복수의 제2트렌치(17)를 형성한다.
그러나, 종래기술의 경우, 반도체 소자의 집적도가 높아짐에 따라 제1트렌치(13)의 폭이 감소하고 있으며, 이에 따라 제2트렌치(17) 형성 도중에, 제1트렌치(13)에 반사방지막(14)이 채워지는 양이 차별되고, 이후 반사방지막(14)의 베이킹(baking)시 솔벤트(solvent)가 기화되는 정도 차에 의해 활성영역(14A)이 쓰러지는 리닝(leaning)현상이 발생한다. 즉, 채워지는 양에 따라 활성영역(14)에 인가하는 표면장력 차가 발생하고, 이 표면장력 차는 적게 채워진 곳에서 많이 채워진 방향으로 힘을 인가한다. 결과적으로 활성영역(14A)이 쓰러진다. 이때, 반사방지막(14)이 제1트렌치(13)에 채워지는 양이 차별되는 이유는, 반사방지막(14)이 주변회로 지역의 기판(11) 표면에 얇은 두께로 증착하기 때문이다. 그리고, 만약 반사방지막(14)의 두께를 증가시킬 경우, 후속 식각 공정에서 패턴이 불균일해지고, 물질적 낭비가 발생할 것이다.
도 2a 및 도 2b는 셀 영역에서 발생된 활성영역(14A)의 리닝현상을 촬영한 전자현미경 사진으로, 이들을 참조하면, 활성영역(14A)이 쓰러진 것을 확인할 수 있으며, 이에 따라 소자분리막 간의 선폭 차이가 발생된 것을 확인할 수 있다.
이와 같은 활성영역(14A)의 리닝현상은 반도체 소자의 신뢰성 및 안정성을 저하시키는 요인으로 작용하는바, 이를 개선할 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀 영역의 트렌치에 채워지는 반사방지막 양의 차이에 따라 발생되는 셀 영역의 활성영역 리닝현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 셀 지역과 주변회로 지역이 구분된 기판상에 패드층 패턴을 형성하는 단계, 상기 패드층 패턴을 식각장벽으로 상기 셀 지역의 상기 기판을 식각하여 복수의 제1트렌치를 형성하는 단계, 상기 제1트렌치를 채우면서 상기 패드층 패턴 상에 표면이 평탄한 갭필막을 형성하는 단계, 상기 갭필막 상에 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각장벽으로 상기 주변회로 지역의 상기 기판을 식각하여 복수의 제2트렌치를 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 갭필 특성이 우수한 갭필막을 이용하여 셀 영역의 트렌치를 충분히 채움으로써, 그리고 휘발성 유기물을 사용하지 않음으로써, 활성영역의 리닝현상을 방지한다.
따라서, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있으며, 나아가 반도체 소자의 수율을 증가시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막의 제조 방법을 나타낸 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀 지역과 주변회로 지역이 구분된 기판(31) 상에 복수의 개방영역을 갖는 패드층 패턴(32)을 형성한다. 이때, 개방영역은 셀 지역에만 부분적으로 형성되며, 소자분리 영역을 정의하기 위한 영역에 해당한다.
그리고, 패드층 패턴(32)은 패드산화막과 패드질화막의 적층구조를 갖는다. 여기서, 패드질화막은 후속 식각 공정에서 식각장벽으로 작용하며, 후속 평탄화 공정에서 연마 정지막으로 작용한다. 그리고, 패드산화막은 패드질화막과 기판(31)과의 박막 스트레스(film stress)를 완충하는 박막으로 작용한다.
이어서, 패드층 패턴(32)을 식각장벽으로 셀 지역의 기판(31)을 식각하여 복수의 제1트렌치(33)를 형성한다.
도 3b에 도시된 바와 같이, 제1트렌치(33)를 매립하는 갭필(gap fill)막(34)을 형성한다.
갭필막(34)은 제1트렌치(33)만을 매립할 수 있으며, 나아가 제1트렌치(34)를 채우면서 패드층 패턴(32) 상에도 형성될 수 있다. 만약 패드층 패턴(32) 상에 도 갭필막(34)을 형성할 경우, 이후 진행하는 식각공정에서 또 하나의 하드마스크막으로 이용된다.
이하 실시예에서는 제1트렌치(34)를 채우고, 패드층 패턴(32) 상에도 형성된 갭필막(34)으로 설명한다. 이때 갭필막(34)은 4000~5000Å의 두께로 형성한다.
또한, 갭핑막(34) 표면은 평탄화되는 것이 바람직하다. 그리고, 갭필막(34)은 종횡비가 높은 제1트렌치(33)에 매립되어야 하는바, 스핀코팅 (spin on coating) 방식으로 형성하며, 물질로는 카본막 또는 카본이 다량 함유된 폴리머(carbon-rich polymer)를 사용한다.
이렇게, 제1트렌치(33)에 갭필막(34)을 매립할 경우, 후속 반사방지막 형성시, 제1트렌치(33) 내에 반사방지막이 매립되지 않아서, 제1트렌치(33)에 의해 정의되는 활성영역의 리닝현상을 방지할 수 있다.
도 3c에 도시된 바와 같이, 갭필막(34)이 형성된 기판상에 실리콘 함유 카본 폴리머층(35)을 형성한다.
실리콘 함유 카본 폴리머층(35)은 반사반지막(Organic Bottom Anti Reflect Coating)의 역할과 하드마스크막으로서의 역할(pattern transfer property)을 동시에 수행할 수 있는 박막을 의미한다. 그리고, 실리콘 함유 카본 폴리머층(35)은 100~200Å의 두께로 형성한다.
이어서, 실리콘 함유 카본 폴리머층(35) 상에 포토레지스트 패턴(36)을 형성 한다.
포토레지스트 패턴(36)은 주변회로 지역에 소자분리용 트렌치를 형성하기 위해 형성되는바, 트렌치가 형성된 부분과 중첩되어 복수의 개방영역이 형성된다.
도 3d에 도시된 바와 같이, 포토레지스트 패턴(36)을 식각장벽으로 실리콘 함유 카본 폴리머층(35), 갭필막(34), 패드층 패턴(32) 및 기판(31)을 식각하여 복수의 제2트렌치(37)를 형성한다.
이어서, O2 플라즈마를 이용하여 포토레지스트 패턴(36)을 스트립(strip)한 후, 세정(cleanning) 공정을 진행하여 식각 부산물들을 제거한다. 이어서, 실리콘 함유 카본 폴리머층(35) 및 갭필막(34)을 제거한 후, 제1트렌치(33)와 제2트렌치(37)에 소자분리막을 매립한다.
또는, 포토레지스트 패턴(36), 실리콘 함유 카본 폴리머층(35) 및 갭필막(34)을 O2 플라즈마 스트립으로 동시에 제거할 수도 있다.
전술한 바와 같은 본 발명의 실시예는, 제1트렌치(33)에 갭필막(34)을 완전히 매립시키며, 이후 실리콘 함유 카본 폴리머층(35)을 이용하여 제2트렌치(37)를 형성한다.
이 경우, 갭필막(34)에 의해 제1트렌치(33) 내 표면장력 차는 발생하지 않아서 활성영역의 리닝현상은 방지된다.
또한, 실리콘 함유 카본 폴리머층(35)을 이용하기 때문에 갭필막(34)을 식각하기 위한 별도의 하드마스크막과 반사방지막의 형성 공정을 생략한다.
또한, 갭필막(34)과 실리콘 함유 카본 폴리머층(35) 및 포토레지스트 패턴(36)을 모두 동일 트랙(track) 장비 내에서 형성할 수 있기 때문에 공정의 단순화를 꾀할 수 있다. 따라서, 투자절감을 통한 경제적 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 2a 및 도 2b는 활성영역(14A)의 리닝현상을 촬영한 전자현미경 사진.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막의 제조 방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 32 : 패드층 패턴
33 : 제1트렌치 34 : 갭필막
35 : 실리콘 함유 카본 폴리머층 36 : 포토레지스트 패턴
37 : 제2트렌치
Claims (6)
- 셀 지역과 주변회로 지역이 구분된 기판상에 패드층 패턴을 형성하는 단계;상기 패드층 패턴을 식각장벽으로 상기 셀 지역의 상기 기판을 식각하여 복수의 제1트렌치를 형성하는 단계;상기 제1트렌치를 채우면서 상기 패드층 패턴 상에 표면이 평탄한 갭필막을 형성하는 단계;상기 갭필막 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각장벽으로 상기 주변회로 지역의 상기 기판을 식각하여 복수의 제2트렌치를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 갭필막은 카본막 또는 카본이 함유된 폴리머를 스핀코팅 방식으로 형성하는 반도체 소자 제조 방법.
- 삭제
- 제1항에 있어서,상기 갭필막을 형성한 후, 상기 갭필막 상에 실리콘 함유 카본 폴리머층을 하드마스크막으로서 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제4항에 있어서,상기 갭필막과 상기 실리콘 함유 카본 폴리머층 및 상기 포토레지스트 패턴은 동일 트랙 장비 내에서 형성하는 반도체 소자 제조 방법.
- 제4항에 있어서,상기 제2트랜치를 형성하는 단계 이후에,상기 포토레지스트 패턴, 상기 실리콘 함유 카본 폴리머층 및 상기 갭필막을 O2 플라즈마 스트립으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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