KR100632683B1 - 얕은 트렌치 소자분리막 형성 방법 - Google Patents

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Abstract

본 발명은 얕은 트렌치 소자분리막(Shallow Trench Isolation, 이하 STI) 형성 방법에 관한 것으로, 보다 자세하게는 STI 갭필막의 평탄화 이후 모트(Moat) 영역의 질화막을 제거할 때, 상기 STI 갭필막의 잔류물로 인해 상기 모트 영역의 질화막의 제거시 역시 잔류물이 남게 되는 연쇄 잔류 현상을 방지하기 위해, 상기 STI 갭필막의 평탄화 후 상기 질화막 상부의 산화막 잔류물을 플라즈마 건식 식각공정으로 제거하는 STI 형성 방법에 관한 것이다.
본 발명의 STI 형성 방법은 상기 STI 갭필막의 잔류물로 인해 상기 모트 영역의 질화막의 제거시 역시 잔류물이 남게 되는 연쇄 잔류 현상을 방지할 수 있으므로, 상기 연쇄 잔류 현상이 소자의 균일도를 저하시켜 결국 누설전류(leakage), 항복전압(Breakdown Voltage, BV) 특성을 열화시키게 되고, 전체적으로 반도체 소자의 수율이 저하되는 문제점을 극복할 수 있다.
STI, 트렌치, 잔류산화막, 질화막, 플라즈마 건식식각.

Description

얕은 트렌치 소자분리막 형성 방법{Method for forming the shallow trench isolation}
도 1a 내지 도 1g는 종래기술에 따른 STI 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 STI 공정단면도.
본 발명은 얕은 트렌치 소자분리막(Shallow Trench Isolation, 이하 STI) 형성 방법에 관한 것으로, 보다 자세하게는 STI 갭필막의 평탄화 이후 모트(Moat) 영역의 질화막을 제거할 때, 상기 STI 갭필막의 잔류물로 인해 상기 모트 영역의 질화막의 제거시 역시 잔류물이 남게 되는 연쇄 잔류 현상을 방지하기 위해, 상기 STI 갭필막의 평탄화 후 상기 질화막 상부의 산화막 잔류물을 플라즈마 건식 식각공정으로 제거하는 STI 형성 방법에 관한 것이다.
일반적으로, STI 공정을 진행함에 있어서, STI 갭필막의 화학기계적연마(Chemical Mechanical Polishing, 이하 CMP) 이후 모트 영역의 질화막을 제거하는 공정이 진행되는 바, 이는 상기 STI 갭필막의 상기 질화막 상부 잔류현상으로 인해 상기 질화막 제거시 연쇄 잔류 현상이 나타나는 경우가 발생하곤 한다.
도 1a 내지 도 1f는 종래 모스 트랜지스터의 STI 제조 공정 과정을 도시한 단면도이다. 도 1a를 참조하면, 반도체 기판(101)에 패드 산화막(102)을 성장시키고, 패드 산화막(102) 상에 질화막(103)을 증착한다. 다음으로, 도 1b와 같이, 패턴닝과 에칭 공정을 통해 STI 트렌치를 만들어 모스 트랜지스터가 만들어질 액티브 영역(103-1)을 구분한다. 이후, 도 1c에 도시된 바와 같이, STI 트렌치 측벽과 밑면에 STI 라이너(linear) 산화막(104)을 성장시키고, 도 1d와 같이, 대기압 기상증착(Atmospheric Press Chemical Vapor Deposition, APCVD) 방식으로 STI 갭-필(Gap-Fill)용 산화막(105)을 증착하며, 고밀도화 공정을 실시하여 CMP 공정을 통해 평탄화시킨다.
다음으로, 도 1e를 참조하면, 인산으로 질화막(103)을 제거하며, 도 1f에 도시된 바와 같이, 남아있는 패드 산화막(102)을 제거하고 게이트 산화막(106)을 성장시킨다.
상기와 같은 종래 STI 제조 공정에서는, 도 1g에 나타낸 바와 같이 STI 갭필막(105)의 평탄화 이후 모트(Moat) 영역의 질화막(103)을 제거할 때, 상기 STI 갭필막(105)의 잔류물로 인해 상기 모트 영역의 질화막(103) 제거시 역시 잔류물이 남게 되는 연쇄 잔류 현상이 발생한다. 이러한 연쇄 잔류 현상은 소자의 균일도를 저하시켜 결국 누설전류(leakage), 항복전압(Breakdown Voltage, BV) 특성을 열화시키게 되고, 전체적으로 반도체 소자의 수율이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, STI 갭필막의 평탄화 이후 모트(Moat) 영역의 질화막을 제거할 때, 상기 STI 갭필막의 잔류물로 인해 상기 모트 영역의 질화막의 제거시 역시 잔류물이 남게 되는 연쇄 잔류 현상을 방지하기 위해, 상기 STI 갭필막의 평탄화 후 상기 질화막 상부의 산화막 잔류물을 플라즈마 건식 식각공정으로 제거하는 STI 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 STI 형성 방법에 있어서, 반도체 기판 상에 패드 산화막, 패드 질화막, 반사 방지막 및 PR을 차례로 형성하는 단계; 상기 PR에 형성된 패턴에 따라 상기 반도체 기판 상의 구조물을 제거하고 STI 트렌치를 형성하는 단계; 상기 PR, 그 하부의 반사 방지막을 제거하는 단계; 상기 STI 트렌치 상부에 갭필막이 형성되는 단계; 상기 갭필막을 상기 패드 질화막 상부점까지 평탄화하는 단계; 상기 패드 질화막 상부의 잔류된 상기 갭필막을 식각하는 단계; 및 상기 패드 질화막, 패드 산화막을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 STI 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 따른 STI 공정 단면도를 나타낸 것이다. 먼저, 도 2a에 나타난 바와 같이, 반도체 기판(10) 상에 패드 산화막(20), 패드 질화막(30), 반사 방지막(Anti-Reflective Layer, ARL)(40) 및 포토 레지스트(Photo Resist, PR)(50)를 차례로 형성한다. 상기 포토 레지스트(50)는 상기 반사 방지막(40) 상에 트렌치(60) 형성 영역을 정의하기 위한 패턴이 형성되는 것이다.
다음, 도 2b에 나타난 바와 같이, 상기 PR 패턴에 따라 STI 트렌치(60)가 형성된다. 이는 상기 PR(50)을 마스크로 하여 반도체 기판(10)의 상부가 노출될 때까지 상기 반사 방지막(40), 패드 질화막(30) 및 패드 산화막(20)이 차례로 식각되어 트렌치 마스크층이 형성된 후, 반도체 기판(10)이 식각되어 트렌치(60)가 형성되는 것이다.
이 후, 상기 PR(50) 및 반사 방지막(40)이 제거되며, 도 2c에 나타난 바와 같이, 상기 트렌치(60) 영역에 STI 갭필막(70, 80)이 형성된다. 상기 STI 갭필막은 USG(Undoped Silicate Glass)막(70), 상기 USG막의 스트레스(stress)를 완화시키기 위한 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)산화막(80)이 차례로 형성된다.
다음, 도 2d에 나타난 바와 같이, 상기 패드 질화막(30) 상부 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing)공정 등의 평탄화 공정을 진행한다.
이 후, 도 2e에 나타난 바와 같이, 상기 패드 질화막(30) 상부에 잔류할 가능성이 매우 높은 상기 갭필막(70) 잔류물을 제거하기 위한 식각공정을 진행한다. 상기 식각공정은 플라즈마를 이용한 건식식각으로 진행하는 것이 바람직하다.
다음으로, 인산으로 상기 패드 질화막(30)을 제거하며, 남아있는 패드 산화막(20)을 제거하고 게이트 산화막을 성장시키는 공정이 이어진다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 STI 형성 방법은, STI 갭필막의 평탄화 이후 모트(Moat) 영역의 질화막을 제거할 때, 상기 STI 갭필막의 평탄화 후 상기 질화막 상부의 산화막 잔류물을 플라즈마 건식 식각으로 제거하는 공정을 추가함으로써, 상기 STI 갭필막의 잔류물로 인해 상기 모트 영역의 질화막의 제거시 역시 잔류물이 남게 되는 연쇄 잔류 현상을 방지할 수 있으므로, 상기 연쇄 잔류 현상이 소자의 균일도를 저하시켜 결국 누설전류(leakage), 항복전압(Breakdown Voltage, BV) 특성을 열화시키게 되고, 전체적으로 반도체 소자의 수율이 저하되는 문제점을 극복할 수 있다.

Claims (4)

  1. STI 형성 방법에 있어서,
    반도체 기판 상에 패드 산화막, 패드 질화막, 반사 방지막 및 PR을 차례로 형성하는 단계;
    상기 PR에 형성된 패턴에 따라 상기 반도체 기판상의 구조물을 제거하고 STI 트렌치를 형성하는 단계;
    상기 PR 및 반사 방지막을 제거하는 단계;
    상기 STI 트렌치 영역에 갭필막이 형성되는 단계;
    상기 갭필막을 상기 패드 질화막 상부점까지 평탄화하는 단계;
    상기 패드 질화막 상부의 잔류된 상기 갭필막을 식각하는 단계; 및
    상기 패드 질화막, 패드 산화막을 차례로 제거하는 단계
    를 포함하는 것을 특징으로 하는 STI 형성 방법.
  2. 제 1 항에 있어서,
    상기 갭필막은 USG막 및 상기 USG막의 스트레스를 완화시키는 PE-TEOS산화막이 차례로 형성되어진 것을 특징으로 하는 STI 형성 방법.
  3. 제 1 항에 있어서,
    상기 갭필막의 평탄화는 CMP 공정을 통해 진행됨을 특징으로 하는 STI 형성 방법.
  4. 제 1 항에 있어서,
    상기 패드 질화막 상부의 잔류된 상기 갭필막의 식각은 플라즈마를 이용한 건식식각으로 진행함을 특징으로 하는 STI 형성 방법.
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