KR100461329B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 패턴 높이와 갭 폭의 비율이 큰 트렌치를 갭-필하는 경우 발생하는 보이드를 방지하는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 바닥 및 측벽에 산화막을 형성하는 단계와, 상기 트렌치 바닥 및 측벽을 포함한 상기 반도체 기판에 HSQ막을 코팅하는 단계와, 상기 반도체 기판을 열처리하여 상기 HSQ막을 실리콘 산화막으로 변환하는 단계와, 상기 트렌치를 매립하는 갭-필 산화막을 상기 반도체 기판 전면에 형성하는 단계와, 상기 패드 질화막이 노출되도록 상기 구조물을 평탄화하는 단계; 및 상기 패드 질화막을 식각하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FABRICATING DEVICE ISOLATION FILM OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 특히 패턴 높이와 갭 폭의 비율이 큰 트렌치를 갭-필하는 경우 발생하는 보이드를 방지하는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.
반도체 소자가 고집적화될수록 각 소자의 크기는 점점 작아지는데, 이에 따라 STI 구조의 소자 분리막 형성시 기존의 갭-필 공정으로는 트렌치를 완전하게 매립하는 갭-필 산화막을 형성하는 것이 점점 어려워지고 있다. 특히 패턴 높이와 갭 폭의 비율이 4 이상인 소자, 예를 들면 0.1㎛ 이하의 소자에서는 종래의 HDP 증착 장비를 사용할 수가 없다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다. 도 1a 내지 도 1d를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 순차적으로 형성하고, 패드 질화막(30), 패드 산화막(20) 및 반도체 기판(10)의 소정 영역을 식각하여 트렌치(40)를 형성한 후(도 1a 참조) 트렌치(40)의 바닥 및 측벽에 산화막(50)을 형성한다(도 1b 참조).
다음에는, 트렌치(40)를 매립하는 갭-필 산화막(70)을 반도체 기판(10) 전면에 형성하고 패드 질화막(30)이 노출되도록 상기 구조물을 평탄화하고 패드 질화막(30)을 식각하여 소자 분리막(80)을 형성한다.
종래의 소자 분리막 형성 방법은 도 1d에 도시된 바와 같이 패턴 높이와 갭 폭의 비율이 큰 경우에는 갭-필 산화막 형성시에 트렌치와의 경계에 보이드(75)가 발생하게 된다.
본 발명은 이러한 문제를 해결하기 위해 종래의 HDP 단일 공정 대신에 HSQ와 HDP를 이용하는 이중 공정을 도입하여 패턴 높이와 갭 폭의 비율이 큰 경우라도 보이드 발생을 방지하며, 종래의 HDP 장비를 이용할 수 있어 비용 절감이 가능한 반도체 소자의 소자 분리막 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 바닥 및 측벽에 산화막을 형성하는 단계와, 상기 트렌치 바닥 및 측벽을 포함한 상기 반도체 기판에 HSQ막을 코팅하는 단계와, 상기 반도체 기판을 열처리하여 상기 HSQ막을 실리콘 산화막으로 변환하는 단계와, 상기 트렌치를 매립하는 갭-필 산화막을 상기 반도체 기판 전면에 형성하는 단계와, 상기 패드 질화막이 노출되도록 상기 구조물을 평탄화하는 단계; 및 상기 패드 질화막을 식각하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다. 도 2a 내지 도 2e를 참조하면, 반도체 기판(100) 상부에 패드 산화막(200) 및 패드 질화막(300)을 순차적으로 형성하고, 패드 질화막(300), 패드 산화막(200) 및 반도체 기판(100)의 소정 영역을 식각하여 트렌치(400)를 형성한다(도 2a 참조). 다음에는 트렌치(400)의 바닥 및 측벽에 산화막(500)을 형성한다(도 2b 참조).
그 다음에, 트렌치 바닥 및 측벽을 포함한 반도체 기판(100)에 HSQ막(600)을 코팅한다(도 2c 참조). HSQ막(600)은 SOG 코팅 공정을 수행하여 1000 내지 4000Å의 두께로 형성하는 것이 바람직하다. HSQ막은 흐르는 성질이 있는데, 이로 인하여 반도체 기판 상부의 패턴의 높은 부분은 얇게 코팅되며, 낮은 부분은 두껍게 코팅된다. 도 2c를 참조하면, HSQ막(600)은 트렌치의 하부에는 두껍게 형성되어 있으며 패드 질화막의 상부에는 얇게 형성되어 있다. 이러한 HSQ막의 성질로 인하여 패턴의 높이와 갭 폭의 비율은 작아지게 되어 후속 공정에서 갭-필 산화막 형성시에 보이드의 발생을 방지할 수 있다.
다음에는, 반도체 기판(100)을 열처리한다. 여기서, 열처리 공정은 900 내지 1200℃에서 수행되는 고온 열처리 과정인 것이 바람직하다. HSQ막(600)은 열처리에 의하여 HSQ막에 함유되어 있는 유기 물질이 모두 제거되어 매우 순도가 높은 실리콘 산화막이 된다.
표 1은 HSQ막의 습식 식각 속도를 도시하고 있다.
[표 1]
DipTime RTP(850℃, 20초) RTP(950℃, 20초) RTP(1050℃, 20초) 열산화막
Å Å/min Å/sec Å Å/min Å/sec Å Å/min Å/sec Å Å/min Å/sec
380 367 57.95 0.966 238 37.58 0.626 76 12 0.2 99 15.63 0.261
980 834 51.06 0.851 416 25.47 0.424 168 10.29 0.171 243 14.88 0.248
1580 1401 53.2 0.887 840 31.9 0.532 229 8.696 0.145 386 14.66 0.244
2180 1927 53.04 0.884 1191 32.78 0.546 622 17.12 0.285 536 14.75 0.246
2780 2452 52.92 0.882 1473 31.79 0.53 738 15.93 0.265 666 14.37 0.24
3380 2915 51.75 0.862 1783 31.65 0.528 915 16.24 0.271 803 14.25 0.238
3980 3453 52.06 0.868 2120 31.96 0.533 1092 16.46 0.274 926 13.96 0.233
5180 4454 51.59 0.86 2667 30.89 0.515 1400 16.22 0.27 -
6380 5285 3328 31.3 0.522 1745 16.41 0.274 -
7580 - 3879 30.7 0.512 2060 16.31 0.272 -
표 1을 참조하면, 열처리 온도가 낮은 경우에는 HSQ막이 불순물을 많이 함유하여 식각 속도가 빠르지만, 1000℃ 이상의 고온 열처리의 경우에는 열산화막과 유사한 식각 속도를 갖는다. 이것은 HSQ막은 고온 열처리에 의하여 고순도의 실리콘 산화막이 된다는 것을 의미한다.
다음에는, 트렌치(400)를 매립하는 갭-필 산화막(700)을 반도체 기판(100) 전면에 형성한다. 여기서 갭-필 산화막(700)은 두께가 1000 내지 6000Å인 실리콘산화막인 것이 바람직하다.
그 다음에, 패드 질화막(300)이 노출되도록 상기 구조물을 평탄화하고 패드 질화막(300)을 식각하여 소자 분리막(800)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 종래의 HDP 단일 공정 대신에 HSQ와 HDP를 이용하는 이중 공정을 도입하여 종래의 HDP 장비를 이용하면서도 보이드 발생을 방지하는 효과가 있다.

Claims (6)

  1. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막, 패드 산화막 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 바닥 및 측벽에 산화막을 형성하는 단계;
    상기 트렌치 바닥 및 측벽을 포함한 상기 반도체 기판에 HSQ막을 코팅하는 단계;
    상기 반도체 기판을 열처리하여 상기 HSQ막을 실리콘 산화막으로 변환하는 단계;
    상기 트렌치를 매립하는 갭-필 산화막을 상기 반도체 기판 전면에 형성하는 단계;
    상기 패드 질화막이 노출되도록 상기 구조물을 평탄화하는 단계; 및
    상기 패드 질화막을 식각하여 소자 분리막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 HSQ막을 코팅하는 단계는 SOG 코팅 공정인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    HSQ막은 두께가 1000 내지 4000Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판을 열처리하는 단계는 900 내지 1200℃에서 수행되는 고온 열처리 과정인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 갭-필 산화막은 HDP 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 실리콘 산화막은 두께가 1000 내지 6000Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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