KR20020009101A - 트렌치 소자분리 방법 - Google Patents

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Abstract

본 발명은 트렌치 소자분리 방법에 관한 것으로, 반도체 기판 상에 트렌치 형성용 식각마스크 패턴을 형성한 후 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치 내부를 절연막으로 채운 후 절연막의 상부면이 반도체 기판의 상부면보다 낮아질 때까지 에치백하여 절연막 패턴을 형성한다. 절연막 패턴 상에 트렌치를 채우는 실리콘 질화막을 형성한다. 식각마스크 패턴을 제거하면, 절연막과 실리콘 질화막이 적층된 소자분리막이 형성된다. 이와 같은 발명에 의하면, 스텝 커버리지 특성이 좋은 절연막으로 트렌치를 채운 후 식각율이 낮은 실리콘 질화막을 절연막 상에 형성하므로, 트렌치를 보이드 없이 채울 수 있을 뿐만 아니라 프로파일이 양호한 소자분리막을 형성할 수 있다.

Description

트렌치 소자분리 방법{TRENCH ISOLATION METHOD}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로 반도체 장치의 트렌치 소자분리 방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 감소함에 따라 반도체 기판에서 활성 영역을 한정하기 위해 형성되는 소자분리 영역의 면적도 감소하고 있다. 이로 인해, 트렌치 소자분리 공정에 있어서 트렌치의 종횡비가 증가하여 트렌치 내부를보이드 없이 채우는 것이 점점 어려워지고 있다.
이를 해결하기 위해, 최근에는 스텝 커버리지(step coverage) 특성이 우수한 유동성 산화막(flowable oxide)으로 트렌치를 채우고 에치백 공정을 실시한 후 CVD 산화막을 형성하는 공정이 제안되었다. 이와 같은 방법에 의하면, 유동성 산화막과 CVD 산화막이 적층된 소자분리막이 형성된다. 그러나, CVD 산화막이 후속 습식 식각 공정에서 쉽게 식각되기 때문에, 식각율이 높은 유동성 산화막이 노출되어 추가로 식각되는 문제가 발생한다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 종횡비가 큰 트렌치를 보이드 없이 채울 수 있는 트렌치 소자분리 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1j는 본 발명의 실시예에 의한 반도체 장치의 트렌치 소자분리방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 패드 산화막
13 : 식각방지막 16 : 식각마스크 패턴
17 : 트렌치 19 : 산화막
20 : 산화방지막 23 : 절연막
27 : 실리콘 질화막 23b, 27b : 소자분리막 패턴
(구성)
상술한 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 패드 산화막 및 식각방지막을 차례로 형성한 후 패터닝 공정으로 반도체 기판의 소정 영역을 노출시키는 식각마스크 패턴을 형성한다. 상기 식각마스크 패턴을 식각마스크로 사용하여 상기 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 내부를 채우는 절연막을 형성한다. 이때, 상기 절연막은 종횡비가 큰 트렌치가 형성된 경우에도 트렌치 내부를 보이드 없이 채울 수 있도록 스텝 커버리지 특성이 우수한 절연막, 예를 들어 TOSZ(hydropolysilizane의 상품명)막, SOG(spin on glass)막 및BPSG(borophosphosilicate glass)막 중 어느 하나로 형성한다. 상기 절연막의 상부면이 상기 반도체 기판의 상부면보다 낮아질 때까지 상기 절연막을 에치백하여 절연막 패턴을 형성한다. 상기 절연막 패턴 상에 상기 트렌치를 채우는 실리콘 질화막을 형성한다. 그러면, 절연막 패턴 상에 식각율이 낮은 실리콘 질화막이 적층된 소자분리막이 형성되므로, 후속 공정에서 절연막 패턴이 손상되는 것을 방지할 수 있다.
(실시예)
이하, 도 1을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1j는 본 발명의 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 전면에 패드 산화막(12) 및 식각 방지막(13)을 차례로 형성한다. 패드 산화막(12)은 식각방지막(13)이 반도체 기판(10)에 형성될 때 반도체 기판(10)에 가해지는 스트레스를 완화시키는 버퍼(buffer)층으로 작용한다. 또한, 식각방지막(13)은 트렌치를 형성하는 후속 공정에서 식각마스크로 사용되며, 후속 평탄화 식각 공정에서 식각정지막으로 작용한다. 이때, 식각방지막(13)은 후속 공정에서 트렌치(17)를 채우는 실리콘 질화막(27)과 식각 선택비를 갖는 물질로 형성하며, 예를 들어, 폴리실리콘막과 HTO(high temperature oxide)막을 차례로 적층시켜 형성하는 것이 바람직하다.
도 1b를 참조하면, 식각방지막(13) 상에 포토레지스트막을 형성한 후 패터닝하여 트렌치 영역을 정의하는 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을식각마스크로 사용하여 반도체 기판(10)의 소정 영역이 노출되도록 식각방지막(13) 및 패드 산화막(12)을 차례로 식각한다. 그러면, 패드 산화막 패턴(12a) 및 식각방지막 패턴(13a)이 차례로 적층된 식각마스크 패턴(16)이 형성된다. 포토레지스트 패턴(15)을 산소 플라즈마 애싱(O2plasma ashing) 공정으로 제거한다.
도 1c 및 도 1d를 참조하면, 식각마스크 패턴(16)을 식각마스크로 사용하여 노출된 반도체 기판(10)을 건식 식각하여 트렌치(17)를 형성한다. 트렌치(17)를 형성할 때, 반도체 기판(10)에 가해진 식각 손상을 치유하기 위하여 트렌치(17)의 내측벽 및 바닥에 산화막(19)을 형성한다. 산화막(19)은 예를 들어, 열산화막 및 CVD 산화막으로 형성한다. 이때, CVD 산화막을 형성하는 경우에는 CVD 산화막을 형성한 후 별도의 열처리 공정을 진행한다. 산화막(19)이 형성된 결과물 전면에 산화방지막(20)인 실리콘 질화막을 형성한다. 산화방지막(20)은 후속 열공정에서 트렌치(17) 내벽이 추가 산화되는 것을 방지하는 역할을 한다.
도 1e 및 도 1f를 참조하면, 트렌치(17) 내부를 채우도록 반도체 기판(10) 전면에 절연막(23)을 형성한다. 절연막(23)은 트렌치(17)의 종횡비가 큰 경우에도 트렌치(17) 내부를 보이드 없이 채울 수 있도록 스텝 커버리지 특성이 우수한 유동성 산화막, 예를 들어 SOG막, TOSZ막 및 BPSG막 중 어느 하나로 형성하는 것이 바람직하다. 식각마스크 패턴(16)이 노출되도록 절연막(23)을 CMP(chemical mechanical polishing) 공정으로 평탄화 식각하여 절연막 패턴(23a)을 형성한다.
도 1g를 참조하면, 절연막 패턴(23a)의 상부면이 반도체 기판(10)의 상부면보다 낮아지도록 절연막 패턴(23a)을 에치백하여 리세스 부위(25)를 형성한다. 절연막 패턴(23a)이 반도체 기판(10)의 상부면으로부터 리세스되는 높이는 500 내지 2000 Å 정도인 것이 바람직하다. 그러면, 트렌치(17) 하부를 채우는 제 1 소자분리막 패턴(23b)이 형성된다.
도 1h 및 도 1i를 참조하면, 리세스 부위(25)를 채우도록 반도체 기판(10) 전면에, 본 발명의 특징인 실리콘 질화막(27)을 형성한다. 식각마스크 패턴(16)이 노출되도록 실리콘 질화막(27)을 CMP 공정으로 평탄화 식각하여 질화막 패턴(27a)을 형성한다. 이때, CMP 공정은 식각방지막 패턴(13a)과 실리콘 질화막(27)에 대해 식각선택비를 갖는 슬러리, 예를 들어 실리카 슬러리(silica slurry)를 사용하여 수행하는 것이 바람직하다. 그러면, 식각율이 높은 절연막 패턴(23a) 상에 식각율이 낮고 치밀한 질화막 패턴(27a)이 형성되므로, 후속 식각 공정에 의해 절연막 패턴(23a)이 손상되는 것을 방지할 수 있다.
또한, 종래에는 트렌치 내부를 CVD 산화막으로 채운 후, 산화막의 식각율을 저하시키기 위해 치밀화 공정을 실시하였으며, 이러한 치밀화 공정은 반도체 기판에 열충격을 가하는 원인이 되었다. 이에 반하여, 본 발명에서는 절연막 패턴(23a) 상에 식각율이 낮은 질화막 패턴(27a)이 형성되므로, 치밀화 공정을 생략할 수 있게 된다.
도 1j를 참조하면, 반도체 기판(10)에 잔류하는 식각마스크 패턴(16)을 습식 식각으로 제거하여 제 2 소자분리막 패턴(27b)을 형성한다. 그러면, 제 1 소자분리막 패턴(23b) 및 제 2 소자분리막 패턴(27b)이 차례로 적층된 소자분리막이 완성된다. 여기서, 폴리실리콘막으로 형성된 식각방지막 패턴(13a)은 과산화수소(H2O2)와 탈이온수(deionized water)를 혼합한 식각 용액을 사용하는 습식 식각으로 제거하거나, 또는 CDE(chemical dry etch) 방법을 사용하는 건식 식각으로 제거한다. 또한, 패드 산화막 패턴(12a)은 불산(HF) 용액을 사용하는 습식 식각으로 제거한다.
이와 같은 방법에 의하면, 스텝 커버리지 특성이 우수한 절연막(23b)과 식각율이 낮은 실리콘 질화막(27b)이 차례로 적층된 소자분리막이 형성된다.
본 발명에 의하면, 스텝 커버리지 특성이 우수한 절연막으로 트렌치 내부를 채운 후 식각율이 낮은 실리콘 질화막을 절연막 상에 적층시켜 소자분리막을 형성함으로써, 트렌치의 종횡비가 큰 경우에도 보이드 없이 트렌치 내부를 채울 수 있을 뿐만 아니라 프로파일이 양호한 소자분리막을 형성할 수 있게 된다.
또한, 트렌치 내부의 절연막을 치밀화시키는 공정을 생략할 수 있게 되므로, 반도체 기판에 열충격으로 인한 손상이 가해지는 것을 감소시키는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 식각방지막을 형성하는 단계;
    상기 식각방지막 및 패드 산화막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 식각마스크 패턴을 형성하는 단계;
    상기 식각마스크 패턴을 식각마스크로 사용하여 상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 절연막을 형성하는 단계;
    상기 절연막의 상부면이 상기 반도체 기판의 상부면보다 낮아질 때까지 상기 절연막을 에치백하여 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴 상에 상기 트렌치를 채우는 실리콘 질화막을 형성하는 단계; 및
    상기 식각마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 식각방지막은 폴리실리콘막 및 HTO(high temperature oxide)막을 차례로 적층시켜 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 절연막은 TOSZ(hydropolysilizane의 상품명)막, SOG(spin on glass)막 및 BPSG(borophosphosilicate glass)막 중 어느 하나로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100427717B1 (ko) * 2002-06-04 2004-04-28 주식회사 하이닉스반도체 반도체 소자 제조방법
KR20040050971A (ko) * 2002-12-11 2004-06-18 삼성전자주식회사 반도체 소자를 제조하기 위한 갭 필 방법
KR100900244B1 (ko) * 2002-11-14 2009-05-29 매그나칩 반도체 유한회사 반도체 소자의 소자분리막 형성방법

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