KR100200751B1 - 반도체장치의 소자분리방법 - Google Patents

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Abstract

반도체 장치의 소자 분리 방법에 관하여 개시한다. 본 발명에 따른 소자 분리 방법은 LOCOS 방법에 의하여 필드 산화막이 형성된 반도체 기판상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막상에 마스크용 산화막을 형성하는 단계와, 활성 영역과 소자 분리 영역을 한정하도록 포토리소그래피 공정에 의하여 상기 마스크용 산화막과 실리콘 질화막을 차례로 식각하여 마스크용 산화막 패턴과 실리콘 질화막 패턴을 형성하는 단계와, 상기 마스크용 산화막 패턴과 실리콘 질화막 패턴을 마스크로하여 상기 반도체 기판을 이방성 식각하여 트렌치를 형성하는 단계와, 상기 마스크용 산화막 패턴을 등방성 식각에 의하여 제거하는 단계와, 상기 트렌치의 표면에 표면 손상 완화용 산화막을 형성하는 단계와, 상기 트렌치의 상부로부터 소정 거리만큼 공간이 남도록 상기 트렌치의 일부만을 매립하는 매립층을 형성하는 단계와, 상기 매립층의 노출된 부분을 산화시켜서 캡핑 산화막을 형성하는 단계와, 상기 실리콘 질화막 패턴을 제거하는 단계를 포함한다. 본 발명에 의하면, 절연 특성 저하를 효과적으로 방지함으로써, 안정된 소자 분리 특성을 얻을 수 있다.

Description

반도체 장치의 소자 분리 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 소자 분리 영역에서 절연 특성이 저하되는 것을 방지할 수 있는 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체 장치의 제조에 있어서, 소자 분리 방법으로서 널리 이용되는 선택적 산화에 의한 소자 분리(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함) 방법은 측면 산화에 의한 버즈 비크(bird's beak) 현상, 버퍼층의 응력에 의한 실리콘 기판의 결정 결함 및 채널 저지를 위해 이온 주입된 불순물의 재분포 등과 같은 문제로 인해 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS 방법의 문제점을 개선하기 위한 방법중 하나로서 얕은 트렌치 분리(Shallow Trench Isolation; 이하, STI라 칭함) 방법이 제안되었다. 이 STI 방법에서는 반도체 기판을 식각하여 트렌치를 형성하고, 여기에 절연 물질을 매립한 후 화학기계적 식각(chemical-mechanical polishing: 이하, CMP라 칭함) 공정에 의하여 소자 분리막을 형성한다. 이 STI 방법은 소자 분리막의 형성에 있어서 상기 LOCOS 방법와 같이 열산화 공정에 의하지 않으므로, 열산화 공정으로 인해 유발되는 상기 LOCOS 방법의 단점들을 어느 정도 줄일 수 있고, 고집적화에 적합한 소자 분리막의 형성이 가능하다.
그러나, 상기 STI 방법은 소자 분리막이 화학기계적 식각 공정에 의하여 형성되기 때문에 트렌치 영역의 가운데가 접시 모양으로 파이는 디싱(dishing) 현상이 발생하여 소자 분리 특성이 저하되고 국부적 평탄 불량을 유발하는 문제점이 있다.
상술한 문제점을 해결하기 위한 것으로서 디싱 효과를 줄이고 소자 분리 특성을 향상시킬 수 있도록 하기 위하여, STI 방법과 LOCOS 방법이 결합된 소자 분리 방법이 제안되었다.
도 1 내지 도 9는 종래 기술에 따른 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, LOCOS 방법에 의하여 필드 산화막(3)이 형성된 반도체 기판(1)상에 실리콘 질화막(5)과 마스크용 산화막(7)을 차례로 적층하고, 그 위에 활성 영역과 소자 분리 영역을 한정하는 포토레지스트 패턴(9)을 형성한다.
도 2를 참조하면, 상기 포토레지스트 패턴(9)을 마스크로하여 상기 마스크용 산화막(7)과 실리콘 질화막(5)을 차례로 식각하여 마스크용 산화막 패턴(7A)과 실리콘 질화막 패턴(5A)을 형성하고, 상기 포토레지스트 패턴(9)을 스트립한다.
도 3을 참조하면, 상기 마스크용 산화막 패턴(7A) 및 실리콘 질화막 패턴(5A)을 마스크로하여 상기 반도체 기판(1)을 이방성 식각하여 트렌치(T)를 형성한다.
도 4를 참조하면, 상기 마스크용 산화막 패턴(7A)을 등방성 식각에 의하여 제거한다. 이 때, 상기 마스크용 산화막 패턴(7A)을 제거하는 데 있어서 상기 실리콘 질화막 패턴(5A)을 식각 저지층으로서 이용하여 습식 식각을 행한다. 그 결과, 도 4에서 알 수 있는 바와 같이, 상기 실리콘 질화막 패턴(5A)의 하부에 있는 필드 산화막(3)도 상기 식각에 의하여 측방향으로 일부 제거되어 상기 실리콘 질화막 패턴(5A)의 하부에 공간(S)이 형성된다.
도 5를 참조하면, 상기 트렌치(T)의 표면 손상을 완화시키기 위하여 상기 트렌치(T)의 저면 및 측면에 산화막(10)을 형성한다.
도 6을 참조하면, 상기 결과물상에서 상기 트렌치(T)를 매립하기에 충분한 두께로 폴리실리콘층(13)을 적층한다. 이 때, 상기 폴리실리콘층(13)은 상기 실리콘 질화막 패턴(5A)의 하부에 형성된 공간(S)까지 채워지게 된다.
도 7을 참조하면, 상기 폴리실리콘층(13)을 에치백에 의하여 제거하여 상기 트렌치(T) 부분에만 매립용 폴리실리콘층(13A)이 남도록 한다. 여기서, 종래 기술에 따라서 상기 폴리실리콘층(13)을 에치백하는 공정은 이방성 식각을 이용한다. 따라서, 상기 실리콘 질화막 패턴(5A)의 하부의 공간(S)에 채워진 폴리실리콘 막질은 제거되지 않고 남아 있다.
도 8을 참조하면, 상기 매립용 폴리실리콘층(13A)의 노출된 부분을 산화시켜서 캡핑 산화막(13B)을 형성한다. 이 때, 상기 실리콘 질화막 패턴(5A)의 하부의 공간(S)에 채워진 폴리실리콘 막질의 일부(13C)가 산화되지 않고 남아 있게 된다.
도 9를 참조하면, 상기 실리콘 질화막 패턴(5A)을 제거하여 소자 분리 공정을 완료한다. 그 결과, 도시한 바로부터 알 수 있는 바와 같이, 상기 산화되지 않고 남아 있는 폴리실리콘 막질의 일부(13C)가 외부로 드러나게 된다.
상기한 바와 같은 종래 기술에 따른 방법에 의하여 반도체 장치의 소자 분리 공정을 행하는 경우에는 소자 분리 공정이 완료된 후에 폴리실리콘 막질의 일부가 외부로 드러나게 되므로, 소자 분리 영역의 절연 특성이 현저하게 저하되고, 결국 반도체 장치의 기본 동작에 있어서 오동작을 유발하게 되는 문제가 있다.
본 발명의 목적은 상기한 바와 같은 종래 기술에 있어서의 문제점을 해결하기 위한 것으로서, 반도체 장치의 소자 분리 영역에서 절연 특성을 저하시킬 염려가 없는 반도체 장치의 소자 분리 방법을 제공하는 것이다.
도 1 내지 도 9는 종래 기술에 따른 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 10 내지 도 13은 본 발명의 바람직한 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판, 105 : 실리콘 질화막 패턴
110 : 산화막, 112 : 폴리실리콘층
112A : 매립용 폴리실리콘층, 112B : 캡핑 산화막
상기 목적을 달성하기 위하여 본 발명은, LOCOS 방법에 의하여 필드 산화막이 형성된 반도체 기판상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막상에 마스크용 산화막을 형성하는 단계와, 활성 영역과 소자 분리 영역을 한정하도록 포토리소그래피 공정에 의하여 상기 마스크용 산화막과 실리콘 질화막을 차례로 식각하여 마스크용 산화막 패턴과 실리콘 질화막 패턴을 형성하는 단계와, 상기 마스크용 산화막 패턴과 실리콘 질화막 패턴을 마스크로하여 상기 반도체 기판을 이방성 식각하여 트렌치를 형성하는 단계와, 상기 마스크용 산화막 패턴을 등방성 식각에 의하여 제거하는 단계와, 상기 트렌치의 표면에 표면 손상 완화용 산화막을 형성하는 단계와, 상기 트렌치의 상부로부터 소정 거리만큼 공간이 남도록 상기 트렌치의 일부만을 매립하는 매립층을 형성하는 단계와, 상기 매립층의 노출된 부분을 산화시켜서 캡핑 산화막을 형성하는 단계와, 상기 실리콘 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
바람직하게는, 상기 매립층을 형성하는 단계는 상기 트렌치 표면에 표면 손상 완화용 산화막이 형성된 결과물상에 매립 물질층을 상기 트렌치를 매립하기에 충분한 두께로 적층하는 단계와, 상기 매립 물질층을 이방성 식각에 의하여 에치백하여 상기 트렌치의 일부만을 매립하는 매립층을 형성하는 단계를 포함한다.
더욱 바람직하게는, 상기 매립 물질층을 적층하는 단계는 매립 물질로서 폴리실리콘을 사용하고, 상기 매립 물질층을 이방성 식각하는 단계는 RIE(Reactive Ion Etching) 방법에 의하여 He/SF6가스 플라즈마에서 행한다. 또는, 상기 매립 물질층을 이방성 식각하는 단계는 CDE(Chemical Dry Etching) 방법에 의하여 O2/CF4가스를 사용하여 행할 수도 있다.
본 발명에 따르면, 종래 기술에서 문제로 되었던 트렌치 매립용 폴리실리콘 막질의 외부 노출에 따른 절연 특성 저하를 효과적으로 방지할 수 있다. 따라서, 안정된 소자 분리 특성을 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 10 내지 도 13은 본 발명의 바람직한 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 10을 참조하면, 상기 도 1 내지 도 6을 참조하여 설명한 바와 동일한 방법에 의하여 실리콘 질화막 패턴(105)을 마스크로하여 반도체 기판(100)에 트렌치를 형성하고, 그 저면 및 측면에 표면 손상 완화용 산화막(110)을 형성한 후, 상기 트렌치를 매립하기에 충분한 두께로 매립 물질층, 예를 들면 폴리실리콘층(112)을 적층한다. 이 때, 상기 설명한 바와 마찬가지로, 상기 폴리실리콘층(112)은 상기 실리콘 질화막 패턴(105)의 하부에 형성된 공간까지 채워지게 된다.
도 11을 참조하면, 상기 폴리실리콘층(112)을 에치백에 의하여 제거하여, 상기 트렌치의 상부로부터 소정 거리만큼 공간이 남도록 상기 트렌치의 일부만을 매립하는 매립층, 즉 매립용 폴리실리콘층(112A)을 형성한다. 이를 위하여, 본 발명에 따르면 상기 폴리실리콘층(112)을 에치백하는 공정은 등방성 식각에 의하여 행한다. 따라서, 상기 폴리실리콘층(112)중에서 상기 실리콘 질화막 패턴(105)의 하부에 형성된 공간에 채워진 부분이 제거되고, 상기 트렌치의 상부로부터 소정 거리만큼 공간이 남게 된다.
바람직하게는, 상기 폴리실리콘층(112)을 등방성 식각하는 공정은 RIE(Reactive Ion Etching) 방법에 의하여 He/SF6가스 플라즈마에서 고압 및 저전력 조건에 의하여 행한다.
또는, 상기 폴리실리콘층(112)을 등방성 식각하는 공정은 CDE(Chemical Dry Etching) 방법에 의하여 O2/CF4가스를 사용하여 행할 수도 있다.
도 12를 참조하면, 상기 매립용 폴리실리콘층(112A)의 노출된 부분을 산화시켜서 캡핑 산화막(112B)을 형성한다. 이 때, 상기 매립용 폴리실리콘층(112A)의 표면으로부터 산화막이 성장하기 시작하여 트렌치의 측면에 남아 있는 필드 산화막 부분과 만나도록 성장된다.
도 13을 참조하면, 상기 실리콘 질화막 패턴(105)을 제거하여 소자 분리 공정을 완료한다. 그 결과, 도시한 바로부터 알 수 있는 바와 같이, 최종적으로 얻어진 반도체 기판(100)의 표면에는 산화막만이 드러나게 된다.
상기한 바와 같이 본 발명의 바람직한 실시예에 따라서 반도체 장치의 소자 분리를 행하는 경우에는, 종래 기술에서 문제로 되었던 트렌치 매립용 폴리실리콘 막질의 외부 노출에 따른 절연 특성 저하를 효과적으로 방지할 수 있다. 따라서, 안정된 소자 분리 특성을 얻을 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (5)

  1. LOCOS 방법에 의하여 필드 산화막이 형성된 반도체 기판상에 실리콘 질화막을 형성하는 단계와,
    상기 실리콘 질화막상에 마스크용 산화막을 형성하는 단계와,
    활성 영역과 소자 분리 영역을 한정하도록 포토리소그래피 공정에 의하여 상기 마스크용 산화막과 실리콘 질화막을 차례로 식각하여 마스크용 산화막 패턴과 실리콘 질화막 패턴을 형성하는 단계와,
    상기 마스크용 산화막 패턴과 실리콘 질화막 패턴을 마스크로하여 상기 반도체 기판을 이방성 식각하여 트렌치를 형성하는 단계와,
    상기 마스크용 산화막 패턴을 등방성 식각에 의하여 제거하는 단계와,
    상기 트렌치의 표면에 표면 손상 완화용 산화막을 형성하는 단계와,
    상기 트렌치의 상부로부터 소정 거리만큼 공간이 남도록 상기 트렌치의 일부만을 매립하는 매립층을 형성하는 단계와,
    상기 매립층의 노출된 부분을 산화시켜서 캡핑 산화막을 형성하는 단계와,
    상기 실리콘 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  2. 제1항에 있어서, 상기 매립층을 형성하는 단계는
    상기 트렌치 표면에 표면 손상 완화용 산화막이 형성된 결과물상에 매립 물질층을 상기 트렌치를 매립하기에 충분한 두께로 적층하는 단계와,
    상기 매립 물질층을 이방성 식각에 의하여 에치백하여 상기 트렌치의 일부만을 매립하는 매립층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  3. 제2항에 있어서, 상기 매립 물질층을 적층하는 단계는 매립 물질로서 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  4. 제2항에 있어서, 상기 매립 물질층을 이방성 식각하는 단계는 RIE(Reactive Ion Etching) 방법에 의하여 He/SF6가스 플라즈마에서 행하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  5. 제2항에 있어서, 상기 매립 물질층을 이방성 식각하는 단계는 CDE(Chemical Dry Etching) 방법에 의하여 O2/CF4가스를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557972B1 (ko) * 1998-10-29 2006-04-28 주식회사 하이닉스반도체 반도체소자의 트렌치 형성방법_

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