KR20060075104A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

Abstract

본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은, 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계와, 질화막, 패드 산화막 및 기판을 식각하여 반도체 기판 상에 트렌치를 형성하는 단계와, 트렌치를 포함한 질화막 상에 소자 분리 산화막을 충진시키는 단계와, 반도체 기판 상의 넓은 활성 영역과 좁은 활성 영역 사이의 단차를 줄이기 위해 소자 분리 산화막의 일부를 식각하는 단계와, 트렌치에만 소자 분리 산화막이 남도록 평탄화 공정을 실시한 후 패드 산화막 및 질화막을 제거하여 소자 분리막을 형성하는 단계를 포함한다.

이와 같이, 본 발명은 소자 분리 산화막을 트렌치에 매립한 후 두 번의 식각 공정을 실시하여 넓은 활성 영역과 좁은 활성 영역 사이의 소자 분리 산화막의 단차를 줄임으로서, 이후 진행되는 평탄화 공정 시 활성 영역의 손상을 최소화시켜 반도체 소자 수율 및 신뢰성을 향상시킬 수 있다.

소자 분리막, 단차

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FABRICATING A FIELD OXIDE IN A SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법의 공정 단면도들이고,

도 2는 종래의 소자 분리막 제조 방법에서 소자 분리 산화막의 단차를 나타내는 도면이며,

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 과정을 도시한 공정 단면도들이다.

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.

반도체 소자의 집적도가 높아짐에 따라 격리 방법으로 종전에 사용하는 LOCOS(local oxidation on silicon) 방식은 더 이상 사용할 수 없게 되었다. LOCOS 방식 대신에 채용되기 시작한 것이 STI(shallow trench isolation)이다.

그러나 STI 방법은 LOCOS 방법에서는 나타나지 않는 문제가 발생하였다. 즉 트렌치의 측면 상단부와 하단부의 가장자리에서 도판트(dopant)에 의한 전기적 또는 물리적 스트레스가 발생하여 반도체 기판과의 접촉 상태가 불안정하여, 트렌치에 절연막을 충진할 때 스크레치(scratch)가 발생하여 반도체 소자에 좋지 않은 영향을 주게된다.

이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 격리막 형성 방법에 관하여 상세하게 설명하면 다음과 같다

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법의 공정 단면도들이다.

도 1a에 도시된 바와 같이, 반도체 기판(1)상에 패드 산화막(2)을 형성하고, 패드 산화막(2)상에 활성 영역을 보호하기 위한 질화막(3) 및 TEOS막(4)을 순차적으로 증착한다.

도 1b에 도시된 바와 같이, TEOS막(4)의 상부에 포토레지스트를 도포한 후 선택적으로 노광 및 현상하여 격리 영역의 반도체 기판(1)이 노출되도록 패드 산화막(2), 질화막(3) 및 TEOS막(4)을 선택적으로 식각함과 더불어 반도체 기판(1)을 식각하여 트렌치(5)를 형성한다.

그런 다음, 도 1c에 도시된 바와 같이, HDP(High Density Plasma) 발생 장치를 이용하여 소자 분리 산화막(6)을 트렌치(5)를 포함한 TEOS막(4)상에 적층하고, 화학적 기계적 연막 방법을 이용하여 격리 영역을 제외한 부분의 소자 분리 산화막(6)을 제거하는 평탄화 공정을 진행한다. 도면에는 도시되지 않았지만 후속 공정으로 질화물 대비 산화물의 연마 속도가 20배이상인 고선택비를 갖는 슬러리를 사용 한 CMP 방법으로 분리 산화막(6)을 트렌치(5)내에만 남게 평탄화시킨다.

소자 분리 산화막(6)은 다음 화학적 기계적 연마 방법을 이용하여 트렌치(4)에 분리 산화막(6)을 잔류 시킨다.

그러나, 일반적으로 HDP 발생 장치를 이용하여 트렌치(5)에 매립된 소자 분리 산화막은 막질의 증착되는 특성 상 넓은 활성 영역과 좁은 활성 영역사이에서 적층되는 두께가 달라 도 2에 도시된 바와 같이 활성 영역 사이에 단차가 발생되는데, 이러한 단차로 인해 후속 공정인 CMP 공정에서 공정 진행 시 활성 영역에 스크래치(scratch)가 발생하여 반도체 소자 특성에 좋지 않은 영향을 준다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, CMP 공정 전에 트렌치를 포함한 기판 상에 증착된 소자 분리 산화막의 일부가 드러나도록 포토레지스트를 도포하고 포토레지스트에 의해서 드러난 소자 분리 산화막을 식각함으로서, 소자 분리 산화막의 단차를 줄일 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하고자 한다.

상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막, 패드 산화막 및 기판을 식각하여 서로 다른 크기의 활성 영역을 정의하기 위해 상기 반도체 기판 상에 다수의 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 상기 질화막 상에 소자 분리 산화막을 증착하는 단계와, 상기 소자 분리 산화막의 일부가 드러나도록 포토레지스트를 도포하는 단계와, 상기 포토레지스트에 의해서 드러난 상기 소자 분라 산화막을 식각하는 단계와, 상기 트렌치에만 소자 분리 산화막이 남도록 평탄화 공정을 실시한 후 상기 패드 산화막 및 질화막을 제거하여 소자 분리막을 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예에 대하여 상세히 설명하기로 한다.

도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 과정을 도시한 공정 단면도들이다.

도 3a에 도시된 바와 같이, 반도체 기판(300)상에 패드 산화막(310)을 형성하고, 패드 산화막(310)상에 활성 영역을 보호하기 위한 질화막(320) 및 TEOS막(330)을 순차적으로 증착한다.

도 3b에 도시된 바와 같이, TEOS막(330)의 상부에 포토레지스트를 도포한 후 선택적으로 노광 및 현상하여 격리 영역의 반도체 기판(300)이 노출되도록 패드 산화막(310), 질화막(320) 및 TEOS막(330)을 선택적으로 식각함과 더불어 반도체 기판(1)을 식각하여 트렌치(340)를 형성한다.

그런 다음, 도 3c에 도시된 바와 같이, HDP(High Density Plasma) 발생 장치를 이용하여 소자 분리 산화막(350)을 트렌치(340)를 포함한 TEOS막(330)상에 증착한다. 이때 소자 분리 산화막(350)의 특성 상 넓은 활성 영역과 좁은 활성 영역에 증착되는 소자 분리 산화막(350)의 두께가 달라진다. 즉 넓은 활성 영역에 증착된 소자 분리 산화막(350)의 높이가 좁은 활성 영역에 증착된 소자 분리 산화막(350) 에 비해 높을 뿐만 아니라 그 경사에 있어서 완만하다.

이러한 반도체 기판(300) 상의 넓은 활성 영역과 좁은 활성 영역 사이의 단차를 줄이기 위해, 도 3d에 도시된 바와 같이 소자 분리 산화막(350)의 일부가 드러나도록 포토레지스트(360)를 도포한다. 이때 포토레지스트(360)는 좁은 활성 영역에 증착된 소자 분리 산화막(350)의 일부가 드러나도록 도포된다.

이후, 도 3e에 도시된 바와 같이, 포토레지스트(360)에 의해서 드러난 소자 분리 산화막(350)을 식각하여 좁은 활성 영역과 넓은 활성 영역에 증착된 소자 분리 산화막(350)의 단차를 줄일 수 있다.

여기서, 포토레지스트(360)가 좁은 활성 영역에 증착된 소자 분리 산화막(350)의 일부가 드러나도록 도포되면, 건식 식각으로 포토레지스트(360)에 의해서 드러난 소자 분리 산화막(350)의 일부를 식각하여 소자 분리 산화막의 단차를 줄일 수 있다. 즉, 비교적 단차가 큰 넓은 활성 영역에 증착된 소자 분리 산화막(350)이 좁은 활성 영역에 증착된 소자 분리 산화막(350)에 맞추어서 식각됨으로 좁은 활성 영역과 넓은 활성 영역에 증착된 소자 분리 산화막(350)의 단차를 줄일 수 있다.

그런 다음, 도 3f에 도시된 바와 같이, 포토레지스트(360)를 제거하고, TEOS막(330)의 상부 표면이 노출될 때까지 소자 분리 산화막(350)을 화학 기계적 연마(CMP)에 의해 제거한다. 그 결과, 트렌치(340)의 내부에 소자 분리막을 형성시킨 후 인산 스트립 공정으로 TEOS막(330), 질화막(320) 및 패드 산화막(310)을 제거하여 기판(300)의 활성영역에 해당되는 표면을 노출시킴으로서 기판(300) 상에 소자 분리막(370)을 형성한다.

본 발명에 따르면, 소자 분리 산화막을 트렌치에 매립한 후 포토레지스트를 도포하고, 포토레지스트에 의해서 드러난 소자 분리 산화막을 식각함으로서 넓은 활성 영역과 좁은 활성 영역 사이의 소자 분리 산화막의 단차를 줄일 수 있다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

이상 설명한 바와 같이, 본 발명은 소자 분리 산화막을 트렌치에 매립하고 포토레지스트를 도포한 후 포토레지스트에 의해서 드러난 소자 분리 산화막을 식각하여 넓은 활성 영역과 좁은 활성 영역 사이의 소자 분리 산화막의 단차를 줄임으로서, 이후 진행되는 평탄화 공정 시 활성 영역의 손상을 최소화시켜 반도체 소자 수율 및 신뢰성을 향상시킬 수 있다.

Claims (3)

1. 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계와,

   상기 질화막, 패드 산화막 및 기판을 식각하여 서로 다른 크기의 활성 영역을 정의하기 위해 상기 반도체 기판 상에 다수의 트렌치를 형성하는 단계와,

   상기 트렌치를 포함한 상기 질화막 상에 소자 분리 산화막을 증착하는 단계와,

   상기 소자 분리 산화막의 일부가 드러나도록 포토레지스트를 도포하는 단계와,

   상기 포토레지스트에 의해서 드러난 상기 소자 분라 산화막을 식각하는 단계와,

   상기 트렌치에만 소자 분리 산화막이 남도록 평탄화 공정을 실시한 후 상기 패드 산화막 및 질화막을 제거하여 소자 분리막을 형성하는 단계

   를 포함하는 반도체 소자의 소자 분리막 형성 방법.
2. 제 1 항에 있어서,

   상기 포토레지스트를 도포하는 단계는, 좁은 활성 영역에 증착된 상기 소자 분리 산화막의 일부가 드러나도록 상기 포토레지스트를 도포하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
3. 제 2 항에 있어서,

   상기 소자 분리 산화막을 식각하는 단계는, 건식 식각으로 상기 포토레지스트에 의해서 드러난 상기 소자 분리 산화막를 식각하여 소자 분리 산화막의 단차를 줄이는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.

Images