KR100195227B1 - 반도체장치의 소자분리방법 - Google Patents
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Abstract
반도체 장치의 소자분리방법에 관하여 개시한다. 본 발명은 반도체 기판 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상에 다결정실리콘막을 형성하는 단계와, 상기 다결정실리콘막 상에 산화방지막을 형성하는 단계와, 상기 산화방지막을 패터닝하여 비활성영역을 한정하는 산화방지막 패턴을 형성하는 단계와, 상기 비활성영역의 반도체 기판을 산화시켜 제1 산화막을 형성하는 단계와, 상기 제1 산화막의 양측부를 식각하여 상기 산화방지막과 상기 제1 산화막 사이의 반도체 기판을 노출하는 소자분리막을 형성하는 단계와, 상기 산화방지막 패턴과 소자분리막을 마스크로하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 충분히 매립하도록 상기 반도체 기판의 전면에 제2 산화막을 형성하는 단계와, 상기 산화방지막을 식각저지막으로 하여 상기 제2 산화막을 식각하여 소자분리막을 형성하는 단계와, 상기 산화방지막, 다결정실리콘막 및 패드 산화막을 제거하는 단계를 포함한다. 본 발명의 반도체 장치의 소자분리방법은 단순한 공정으로 고집적 반도체 장치에 적합하다.
Description
본 발명은 반도체 장치의 소자분리방법에 관한 것으로서, 보다 상세하게는 소자분리막과 상기 소자분리막의 양측 하부에 형성된 트렌치에 매몰된 절연막으로 소자분리하는 반도체 장치의 소자분리방법에 관한 것이다.
반도체장치의 제조에 있어서, 소자분리방법으로써 널리 이용되는 선택적 산화에 의한 소자분리(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)법은 측면산화에 의한 버즈비크(Bird's beak) 현상, 버퍼층의 응력에 의한 실리콘 기판의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS법의 문제점을 개선하기 위한 방법의 하나로 얕은 트렌치 분리(Shallow Trench Isolation; 이하, STI라 칭함)법이 제안되었다. 이 STI법은 반도체 기판을 식각하여 트렌치를 형성하고, 여기에 절연물질을 매립한 후 화학기계적 식각(chemical-mechanical polishing: 이하, CMP라 칭함)하여 소자분리막을 형성한다. 이 STI법은 소자분리막의 형성에 있어서 상기 LOCOS법와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 상기 LOCOS법의 단점들을 어느 정도 줄일 수 있고, 고집적화에 적합한 소자분리막의 형성이 가능하다.
그러나, 상기 STI법은 소자분리막이 화학기계적식각에 의하여 형성되기 때문에 트렌치 영역의 가운데가 접시모양으로 파이는 디싱(dishing)현상이 발생하여 소자분리 특성이 저하되고 국부적 평탄 불량을 유발하는 문제점이 있다.
상술한 문제점을 해결하기 위하여 STI법과 LOCOS법을 결합한 SALOT법이 제안되었다. 상기 SALOT법은 상기 디싱효과를 줄이고 소자분리특성을 향상시킬 수 있다.
도 1 내지 도 5는 종래의 SALOT법을 이용한 반도체 장치의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
도 1에서, 실리콘 기판(1) 상에 패드산화막(3) 및 다결정실리콘막(5)을 형성한다. 이어서, 상기 다결정실리콘막(5) 상에 산화방지막으로써 실리콘질화막을 형성한 후 패터닝하여 비활성영역을 한정하는 실리콘질화막 패턴(7)을 형성한다. 상기 실리콘질화막 패턴(7)에 의하여 한정되는 비활성영역을 제외한 부분, 즉 실리콘질화막 패턴(7)의 하부 부분은 상기 실리콘질화막 패턴들(7)의 간격에 따라 후 공정에서 좁은 활성영역과 넓은 활성영역이 된다. 상기 좁은 영역의 활성영역은 반도체 소자에서 셀어레이 영역이 되며, 넓은 영역의 활성영역은 주변회로 영역이 된다. 계속하여, 상기 실리콘질화막 패턴(7)이 형성된 반도체 기판(1)을 열산화시켜 제1 산화막(9)을 형성한다. 이때, 실리콘질화막 패턴(7)의 하부에 위치하는 반도체 기판(1)은 산화되지 않고 후공정에서 활성영역이 된다.
도 2에서, 상기 실리콘질화막 패턴(7)이 형성된 기판(1)의 전면에 다결정실리콘막을 형성한 후 이방성식각하여 상기 실리콘질화막 패턴(7)의 양측벽에 다결정실리콘 스페이서(11)를 형성한다. 이어서, 상기 실리콘질화막 패턴(7) 간의 간격이 좁은 부분, 즉 좁은 비활성영역을 노출하도록 상기 반도체 기판(1)의 전면에 포토레지스트 패턴(13)을 형성한다.
도 3에서, 상기 포토레지스트 패턴(13) 및 다결정실리콘 스페이서(11)를 마스크로 상기 좁은 비활성영역에 형성된 제1 산화막(9) 및 그 하부의 반도체 기판(1)을 이방성식각하여 트렌치(15)를 형성한다. 다음에, 상기 트렌치의 표면 손상을 완화시키기 위하여 트렌치(15)의 표면 및 측면에 열산화막(17)을 형성한다. 이어서, 상기 다결정실리콘 스페이서(11)를 제거한다.
도 4에서, 상기 트렌치(15)를 충분히 매립할 수 있도록 기판(1)의 전면에 제2 산화막(도시 안됨)을 형성한다. 이어서, 상기 제2 산화막이 형성된 반도체 기판(1)을 후속공정에서 받는 응력을 줄이기 위하여 열처리한다. 계속하여, 상기 실리콘질화막 패턴(7)을 식각저지막으로하여 상기 제2 산화막을 화학기계적 식각함으로써 평탄한 소자분리막(19)을 형성한다.
도 5에서, 상기 실리콘질화막 패턴(7)을 이방성식각공정으로 제거한 후 상기 다결정실리콘막(5) 및 패드 산화막(3)을 제거하여 반도체 장치의 소자분리를 완성한다.
상술한 SALOT법을 이용한 반도체 장치의 소자분리방법은 좁은 비활성영역에 형성된 제1 산화막(9)을 트렌치 식각하기 위하여 넓은 비활성영역의 소자분리막 상에 포토레지스트 패턴을 형성하기 위한 사진공정이 추가되어야 하는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 문제점을 해결할 수 있는 반도체 장치의 소자분리방법을 제공하는 데 있다.
도 1 내지 도 5는 종래의 SALOT법을 이용한 반도체 장치의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 11은 본 발명의 일예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 12 및 도 13은 본 발명의 다른 예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상에 다결정실리콘막을 형성하는 단계와, 상기 다결정실리콘막 상에 산화방지막을 형성하는 단계와, 상기 산화방지막을 패터닝하여 비활성영역을 한정하는 산화방지막 패턴을 형성하는 단계와, 상기 비활성영역의 반도체 기판을 산화시켜 제1 산화막을 형성하는 단계와, 상기 제1 산화막의 양측부를 식각하여 상기 산화방지막과 상기 제1 산화막 사이의 반도체 기판을 노출하는 소자분리막을 형성하는 단계와, 상기 산화방지막 패턴과 소자분리막을 마스크로하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 충분히 매립하도록 상기 반도체 기판의 전면에 제2 산화막을 형성하는 단계와, 상기 산화방지막을 식각저지막으로 하여 상기 제2 산화막을 식각하여 소자분리막을 형성하는 단계와, 상기 산화방지막, 다결정실리콘막 및 패드 산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법을 제공한다.
상기 산화방지막은 실리콘질화막으로 형성할 수 있으며, 상기 제3 산화막의 식각은 화학기계적 식각방법으로 수행할 수 있다.
또한, 상기 트렌치를 형성하는 단계 후에 상기 트렌치의 측벽 및 바닥에 상기 트렌치 형성시 발생하는 응력의 완화를 위하여 열산화막을 형성하는 단계를 더 포함할 수 있으다. 상기 제3 산화막을 형성하는 단계 후에 후공정에서 상기 제3 산화막이 응력을 받는 것을 줄이기 위하여 상기 반도체 기판을 열처리하는 단계를 더 포함할 수 있다.
또한, 본 발명은 반도체 기판 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상에 다결정실리콘막을 형성하는 단계와, 상기 다결정실리콘막 상에 산화방지막을 형성하는 단계와, 상기 산화방지막을 패터닝하여 비활성영역을 한정하는 산화방지막 패턴을 형성하는 단계와, 상기 비활성영역의 반도체 기판을 산화시켜 제1 산화막을 형성하는 단계와, 상기 제1 산화막의 양측부를 식각하여 상기 산화방지막과 상기 제1 산화막 사이의 반도체 기판을 노출하는 제2 산화막을 형성하는 단계와, 상기 산화방지막 패턴과 제2 산화막을 마스크로하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 산화방지막, 다결정실리콘막 및 패드 산화막을 제거하는 단계와, 상기 트렌치를 충분히 매립하도록 상기 반도체 기판의 전면에 제3 산화막을 형성하는 단계와, 상기 제3 산화막을 식각하여 평탄한 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리방법을 제공한다.
상기 트렌치를 형성하는 단계 후에 상기 트렌치의 측벽 및 바닥에 상기 트렌치 형성시 발생하는 응력의 완화를 위하여 열산화막을 형성하는 단계를 더 포함할 수 있다. 상기 제3 산화막을 형성하는 단계 후에 후공정에서 상기 제3 산화막이 응력을 받는 것을 줄이기 위하여 상기 반도체 기판을 열처리하는 단계를 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 6 내지 도 11은 본 발명의 제1 실시예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 6에서, 반도체 기판(21), 예컨대 실리콘 기판 상에 100200Å 정도의 패드 산화막(23)을 형성하고, 그 위에 다결정실리콘막(25)을 700Å의 두께로 형성한다. 이어서, 상기 다결정실리콘막(25) 상에 1500Å의 두께로 실리콘질화막을 형성한 후 패터닝하여 비활성영역을 한정하는 실리콘질화막 패턴(27)을 형성한다. 상기 실리콘질화막 패턴(27)에 의하여 한정되는 비활성영역을 제외한 부분, 즉 실리콘질화막 패턴(27)의 하부 부분은 상기 실리콘질화막 패턴들(27)의 간격에 따라 후 공정에서 좁은 활성영역과 넓은 활성영역이 된다. 상기 좁은 영역의 활성영역은 반도체 소자에서 셀어레이 영역이 되며, 넓은 영역의 활성영역은 주변회로 영역이 된다.
도 7에서, 상기 실리콘질화막 패턴(27)이 형성된 반도체 기판(21)을 1050℃에서 열산화시켜 3500Å의 두께로 제1 산화막(29)을 형성한다. 이때, 실리콘질화막 패턴(27)의 하부에 위치하는 기판(21)은 산화되지 않고 후공정에서 활성영역이 된다. 상기 제1 산화막(29)은 실리콘질화막 패턴들(27) 간의 간격에 따라 좁은 비활성영영과 넓은 비활성영역에 형성된다.
도 8에서, 상기 제1 산화막(29)의 양쪽 부분을 일부 이방성식각하여 상기 실리콘질화막 패턴(27)과 제1 산화막(29) 간의 반도체 기판(21)의 표면을 노출시키는 제2 산화막(31)을 형성한다.
도 9에서, 상기 실리콘질화막 패턴(27)과 제2 산화막(31)을 마스크로하여 상기 반도체 기판(21)을 3000Å의 깊이로 식각하여 트렌치(33)를 형성한다. 상기 트렌치(33)를 형성한 다음, 상기 트렌치(33)의 표면 손상을 완화시키기 위하여 트렌치(33)의 표면 및 측면에 열산화막(도시 안됨)을 형성할 수 도 있다.
도 10에서, 상기 트렌치(33)에 저압화학기상증착법으로 제3 산화막(도시 안됨)을 매립한다. 상기 제3 산화막을 형성하는 단계 후에, 상기 제3 산화막이 형성된 반도체 기판을 후속공정에서 받는 응력을 줄이기 위하여 열처리할 수 도 있다. 계속하여, 상기 실리콘질화막 패턴(27)을 식각저지막으로하여 상기 제3 산화막을 화학기계적 식각함으로써 평탄한 소자분리막(35)을 형성한다.
도 11에서, 상기 실리콘질화막 패턴(27)을 이방성식각공정으로 제거한 후 상기 다결정실리콘막(25) 및 패드 산화막(23)을 제거하여 반도체 장치의 소자분리를 완성한다.
도 12 및 도 13은 본 발명의 제2 실시예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도이다.
본 발명의 제2 실시예는 실리콘질화막 패턴 및 패드 산화막을 형성한 후 분리산화막을 형성하는 것을 제외하고는 상기 제1 실시예와 동일하다. 제2 실시예에서 상기 제1 실시예와 동일한 참조번호는 동일한 부재를 나타낸다.
먼저, 본 발명의 제2 실시예는 상기 제1 실시예와 마찬가지로 도 5 내지 도 9의 과정을 수행한다. 다음에, 상기 실리콘질화막 패턴(27)을 이방성식각공정으로 제거한 후 상기 다결정실리콘막(25) 및 패드 산화막(23)을 제거한다.
계속하여, 도 12도에서, 상기 트렌치(33)를 매립할 수 있도록 반도체 기판(21)의 전면에 저압화학기상증착법으로 제3 산화막(37)을 형성한다. 상기 제3 산화막(37)을 형성하는 단계 후에, 제3 산화막(37)이 형성된 반도체 기판(21)을 후속공정에서 받는 응력을 줄이기 위하여 열처리할 수 도 있다.
도13에서, 상기 제3 산화막(37)을 화학기계적 식각함으로써 소자분리막(39)을 형성하여 반도체 장치의 소자분리를 완성한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
본 발명에 의한 반도체 장치의 소자분리방법은 소자와 소자사이에 소자분리막으로 채위진 트렌치가 형성되어 좁은 면적에서 소자들 간을 분리하는 데 유리하다. 또한, 넓은 비활성영역에도 소자분리막이 형성됨으로 종래의 STI법에서 발생하는 디싱현상의 발생을 방지할 수 있다. 또한, 종래의 SALOT방법은 좁은 비활성영역의 산화막을 선택적으로 식각하기 위하여 사진공정이 추가되는 데 반하여, 본 발명은 넓은 비활성영역에도 산화막이 남아있으므로 사진공정의 추가 없이 주변회로의 넓은 비활성영역에 산화막을 남길 수 있는 장점이 있다.
Claims (8)
- 반도체 기판 상에 패드산화막을 형성하는 단계;상기 패드 산화막 상에 다결정실리콘막을 형성하는 단계;상기 다결정실리콘막 상에 산화방지막을 형성하는 단계;상기 산화방지막을 패터닝하여 비활성영역을 한정하는 산화방지막 패턴을 형성하는 단계;상기 비활성영역의 반도체 기판을 산화시켜 제1 산화막을 형성하는 단계;상기 제1 산화막의 양측부를 식각하여 상기 산화방지막과 상기 제1 산화막 사이의 반도체 기판을 노출하는 소자분리막을 형성하는 단계;상기 산화방지막 패턴과 소자분리막을 마스크로하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 충분히 매립하도록 상기 반도체 기판의 전면에 제2 산화막을 형성하는 단계;상기 산화방지막을 식각저지막으로 하여 상기 제2 산화막을 식각하여 소자분리막을 형성하는 단계; 및상기 산화방지막, 다결정실리콘막 및 패드 산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 산화방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제3 산화막의 식각은 화학기계적 식각방법으로 수행하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 트렌치를 형성하는 단계 후에 상기 트렌치의 측벽 및 바닥에 상기 트렌치 형성시 발생하는 응력의 완화를 위하여 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제3 산화막을 형성하는 단계 후에 후공정에서 상기 제3 산화막이 응력을 받는 것을 줄이기 위하여 상기 반도체 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 반도체 기판 상에 패드 산화막을 형성하는 단계;상기 패드 산화막 상에 다결정실리콘막을 형성하는 단계;상기 다결정실리콘막 상에 산화방지막을 형성하는 단계;상기 산화방지막을 패터닝하여 비활성영역을 한정하는 산화방지막 패턴을 형성하는 단계;상기 비활성영역의 반도체 기판을 산화시켜 제1 산화막을 형성하는 단계;상기 제1 산화막의 양측부를 식각하여 상기 산화방지막과 상기 제1 산화막 사이의 반도체 기판을 노출하는 제2 산화막을 형성하는 단계;상기 산화방지막 패턴과 제2 산화막을 마스크로하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 산화방지막, 다결정실리콘막 및 패드 산화막을 제거하는 단계;상기 트렌치를 충분히 매립하도록 상기 반도체 기판의 전면에 제3 산화막을 형성하는 단계; 및상기 제3 산화막을 식각하여 평탄한 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제6항에 있어서, 상기 트렌치를 형성하는 단계 후에 상기 트렌치의 측벽 및 바닥에 상기 트렌치 형성시 발생하는 응력의 완화를 위하여 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제6항에 있어서, 상기 제3 산화막을 형성하는 단계 후에 후공정에서 상기 제3 산화막이 응력을 받는 것을 줄이기 위하여 상기 반도체 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
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|---|---|---|---|
| KR1019960033046A KR100195227B1 (ko) | 1996-08-08 | 1996-08-08 | 반도체장치의 소자분리방법 |
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| Publication Number | Publication Date |
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1996
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