KR100235972B1 - 반도체 소자의 소자분리막 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 버즈빅(bird's beak)으로 인한 액티브영역의 손실을 보상할 수 있는 SIT(shallow trench isolation)에 의한 소자분리막을 형성함으로써 샤프코너 효과(sharp corner effect) 또는 샤프 에지 효과(sharp edge effect)를 최소화하여 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.
이를 위한 본 발명은 반도체 기판 상부에 제1 TEOS막패턴과, 질화막패턴, 패드산화막패턴을 형성하고 상기 패턴들을 식각장벽으로 반도체 기판의 하부가 노출되는 홈을 형성한 다음, 로코스 산화공정을 실시하여 소자분리 산화막을 형성하고 상기 제1 TEOS막 측벽에 제2 TEOS막을 형성하여 스페이서를 형성한 후, 상기 스페이서를 식각장벽으로 반도체 기판이 노출되는 트랜치를 형성하고 열산화공정을 실시하여 상기 노출된 트랜치에 열산화막을 형성한 다음, 상기 트랜치를 매립하는 HDP산화막을 형성하고 전표면을 CMP공정으로 연마하는 반도체 소자의 소자분리막 제조방법을 제공한다.

Description

반도체 소자의 소자분리막 제조방법
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 특히 버즈빅(bird's beak)으로 인한 액티브영역의 손실을 보상할 수 있는 SIT(shallow trench isolation)에 의한 소자분리막을 형성함으로써 샤프코너 효과(sharp corner effect) 또는 샤프에지 효과(sharp edge effect)를 최소화하여 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성 영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로 하여 실리콘 반도체 기판을 열산화시키는 통상의 LOCOS 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX)방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트랜치(trench)분리 등의 방법이 사용되고 있다.
그 중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자 결함이 발생되는 단점이 있다.
또한, 로코스 방법으로는 디바이스 밀도(density)가 높아짐에 따라 집적도를 향상시키는데 한계가 있다.
즉, 버즈빅(bird's beak)에 의한 샤프코너 효과 또는 샤프에지 효과를 발생하여 액티브영역 손실 등을 유발함으로 소자의 전기적 특성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 소자분리막으로 예정된 부위에 제1TEOS막패턴과, 질화막패턴, 패드산화막패턴을 구비하는 액티브영역을 형성한 다음, 로코스 산화공정을 실시하여 소자분리 산화막을 형성하고 제2 TEOS막을 형성하여 스페이서를 형성한후, 트랜치 식각하고 코너 라운딩 산화공정을 실시하여 손상된 부위를 보상시키고 HDP산화막을 형성하여 트랜치를 매립한 다음, CMP 공정을 실시하여 평탄화된 소자분리막을 형성함으로써 샤프코너 효과 또는 샤프에지 효과를 최소화하여 소자의 전기적 특성을 향상시키는 반도체 소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1f도는 발명에 따른 반도체 소자의 소자분리막 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 22 : 패드산화막
24 : 질화막 26 : 제 1TEOS산화막
28 : 소자분리산화막 30 : 스페이서
32 : 트랜치 34 : 열산화막
36 : HDP산화막
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 소자분리막 제조 방법은 반도체 기판 상부에 패드산화막과, 질화막, 제1TEOS막을 형성하는 공정과, 소자분리용 마스크를 이용하여 반도체 기판이 노출될때 까지 식각하여 제1 TEOS막패턴과, 질화막패턴, 패드산화막패턴을 형성하는 공정과, 상기 패턴들을 식각장벽으로 이용하여 반도체 기판의 하부가 노출되는 홈을 형성하는 공정과, 로코스 산화공정을 실시하여 상기 노출된 홈에 소자분리 산화막을 형성하는 공정과, 상기 제1TEOS 막 측벽에 제2TEOS 막을 형성하여 스페이서를 형성하는 공정과, 상기 스페이서를 식각장벽으로 이용하여 반도체 기판이 노출되는 트랜치를 형성하는 공정과, 산화공정을 실시하여 상기 노출된 트랜치에 열산화막을 형성하는 공정과, 상기 트랜치를 매립하는 HDP산화막을 형성하는 공정과, 상기 구조의 전표면을 CMP공정으로 연마하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 소자분리막 제조방법에 대하여 상세히 설명을 하기로 한다.
제1a도 내지 제1f도는 본 발명에 따른 반도체 소자의 소자분리막 제조공정도이다.
먼저, 반도체 기판(20) 상부에 패드산화막(22)과, 질화막(24), 제1TEOS 막(26)을 순차적으로 형성한다.
이 때, 상기 패드산화막(22)은 500 ∼ 600Å 두께로 형성되고, 상기 질화막(24)은 1300 ∼ 2000Å 두께로 형성되며, 상기 제1TEOS막(26)은 2500 ∼ 3500Å 두께로 형성한다.
다음, 소자분리용 마스크를 이용하여 상기 반도체 기판(20)이 노출될때 까지 식각하여 제1TEOS막(26)패턴과, 질화막(24)패턴, 패드산화막(22)패턴을 형성한다.
(제1a도 참조)
그 다음, 상기 패턴(26,24,22)들을 식각장벽으로 이용하여 반도체 기판(20)의 하부가 노출되는 홈을 형성한다.
다음, 로코스(LOCOS)산화공정을 실시하여 상기 노출된 홈에 소자분리 산화막(28)을 형성한다.
이 때, 상기 소자분리 산화막(28)은 500 ∼ 1000Å 두께로 형성한다.(제1b도 참조)
그 다음, 상기 제1TEOS막(26) 측벽에 제2TEOS막을 형성하여 스페이서(30)를 형성한다.
이 때, 상기 제2TEOS막은 300 ∼ 500Å 두께로 형성한다.(제1c도 참조)
다음, 상기 스페이서(30)를 식각장벽으로 이용하여 상기 반도체 기판(20)이 노출되는 트랜치(32)을 형성한다.
이 때, 상기 트랜치(32)는 3000 ∼ 7000Å 깊이로 형성한다.(제1d도 참조)
그 다음, 열산화공정을 실시하여 상기 노출된 트랜치(32)에 열산화막(34)을 형성한다.
여기서, 상기 트랜치(32)의 표면에 상기 열산화막(34)을 형성함으로써 상기 트랜치(32) 식각시 손상받은 부위를 보상하게 된다.(제1e도 참조)
다음, 상기 트랜치(32)를 매립하는 HDP(high density plasma)산화막(36)을 형성한 다음, 전표면을 CMP공정으로 연마한다.(제1f도 참조)
상기한 바와같이 본 발명에 따르면, 버즈빅으로 인한 액티브영역의 손실을 보상할 수 있는 SIT에 의한 소자분리막을 형성함으로써 샤프코너 효과 또는 샤프에지 효과를 최소화하여 소자의 전기적 특성을 향상시켜 반도체 소자의 신뢰성을 향상시키는 이점이 있다.

Claims (7)

  1. 반도체 기판 상부에 패드산화막과, 질화막, 제1TEOS 막을 형성하는 공정과, 소자분리용 마스크를 이용하여 반도체 기판이 노출될때 까지 식각하여 제1TEOS 막패턴과, 질화막패턴, 패드산화막패턴을 형성하는 공정과, 상기 패턴들을 식각장벽으로 이용하여 반도체 기판의 하부가 노출되는 홈을 형성하는 공정과, 로코스 산화공정을 실시하여 상기 노출된 홈에 소자분리 산화막을 형성하는 공정과, 상기 제1TEOS 막 측벽에 제2TEOS 막을 형성하여 스페이서를 형성하는 공정과, 상기 스페이서를 식각장벽으로 이용하여 반도체 기판이 노출되는 트랜치을 형성하는 공정과, 열산화공정을 실시하여 상기 노출된 트랜치에 열산화막을 형성하는 공정과, 상기 트랜치를 매립하는 HDP산화막을 형성하는 공정과, 상기 구조의 전표면을 CMP공정으로 연마하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  2. 제1항에 있어서, 상기 패드산화막은 500 ∼ 600Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  3. 제1항에 있어서, 상기 질화막은 1300 ∼ 2000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  4. 제1항에 있어서, 상기 제1TEOS 막은 2500 ∼ 3000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  5. 제1항에 있어서, 상기 소자분리 산화막은 500 ∼ 1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  6. 제1항에 있어서, 제2TEOS 막은 300 ∼ 500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  7. 제1항에 있어서, 상기 트랜치는 3000 ∼ 7000Å 깊이로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
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