KR100297170B1 - 반도체소자의소자분리산화막의제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리 산화막의 제조방법에 관한것으로서, 반도체기판에서 소자분리 영역으로 예정되어 있는 부분을 노출시키는 중첩되어진 패드산화막과 다결정실리콘층 및 제 1 질화막 패턴을 형성하고, 상기 제 1 질화막 패턴 양측의 반도체기판에 깊이가 얕은 트랜치를 형성한 후, 상기 노출되어 있는 패드산화막 패턴 양측을 예정된 깊이로 등방성식각하여 홈을 형성하고, 상기 홈과 트랜치를 제 2 질화막 패턴으로 메운 다음 노출되어 있는 반도체기판을 열산화시켜 소자분리 산화막을 형성하였으므로, 상기 홈을 메운 제 2 질화막 패턴에 의해 산소의 에너지가 상하 양측으로 분산되어 확산되는 정도가 감소되므로 버즈빅의 크기가 감소되어 소자의 고집적화에 유리하고, 상기 트랜치 상부의 제 2 질화막 패턴에 의해 단차의 증가가 억제되어 원만한 토폴로지의 변화를 얻을 수 있어 후속 공정수율이 증가된다.
Description
제 1a 도 및 제 1b 도는 종래 기술에 따른 반도체소자의 소자부리 산화막의 제조 공정도.
제 2a 도 내지 제 2b 도는 본 발명에 따른 반도체소자의 소자분리 산화막의 제조 공정도.
* 도면의 주요부분에 대한 부호의 명칭
1 : 반도체 기판 2 : 패드산화막
3 : 다결정실리콘층 4, 8 : 질화막
5 : 소자분리 산화막 6 : 트랜치
7 : 홈
본 발명은 반도체소자의 소자분리 산화막의 제조방법에 관한 것으로서, 특히 질화막 패턴과 패드산화막 패턴의 하부에 다결정실리콘층 패턴을 개재시켜 열산화를 실시하는 피.비.엘(polybuffered LOCOS; 이하 PBL이라 칭함) 공정에서 패드산화막의 양측을 등방성식각 방법으로 예정된 깊이 만큼 제거하고 이를 별도의 질화막 패턴으로 채우고, 열산화를 실시하여 산소의 에너지를 패드산화막 패턴 양측으로 분산시켜 패드산화막 패턴으로의 산소의 침투를 감소시켜 크기가 작은 버즈빅을 갖는 소자분리 산화막을 형성하여 소자의 고집적화에 유리하고, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 산화막의 제조방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로하여 실리콘 반도체 기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트렌치(trench) 분리등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자결함이 발생되는 단점이 있다.
상기 LOCOS 필드 산화막의 제조 방법을 살펴보면 다음과 같다.
먼저, 실리콘으로된 반도체기판의 표면을 열산화시켜 패드 산화막을 형성하고, 상기 패드 산화막 상에 상기 반도체기판의 소자 분리 영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로하여 반도체 기판을 소정 두께 열산화시켜 필드 산화막을 형성한다.
이러한 종래의 LOCOS 필드산화막은 활성영역과 필드 산화막 사이의 반도체 기판 경계에 산소가 측면 침투하여 버즈 빅이라는 경사면이 형성된다.
상기의 버즈빅에 의해 반도체 기판에 스트레스가 인가되어 격자결함이 발생되므로 누설전류가 증가되어 소자 동작의 신뢰성이 떨어지고, 활성영역의 면적이 감소되어 소자의 고집적화가 어려워지는 문제점이 있다.
이를 해결하기 위하여 질화막 패턴의 하부에 완충 역활을 하는 다결정실리콘층 패턴을 사용하는 PBL 방법이 사용되고 있다.
제 1a 도 및 제 1b 도는 종래 기술에 따른 반도체소자의 소자분리 산화막의 제조 공정도로서, PBL 공정의 예이다.
먼저, 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분을 노출시키는 순차적으로 적층되어 있는 패드산화막(2) 패턴과, 다결정실리콘층(3) 패턴 및 질화막(4) 패턴을 각각 150Å, 500Å 및 2000Å의 두께로 형성한다. (제 1a 도 참조).
그 다음 상기 질화막(4) 패턴에 의해 노출되어 있는 반도체기판(1)을 예정된 두께만큼 열산화시켜 소자분리 산화막(5)을 형성한다. (제 1b도 참조).
여기서 상기 다결정실리콘층 패턴이 완층막이 되어 반도체기판의 산화를 어느정도는 보상하지만, 버즈빅의 크기 감소에는 효과가 미약하여 소자의 고집적화가 어렵고, 단차의 증가에 의해 후속 공정의 신뢰성 및 공정수율이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해겨하기 위한 것으로서, 본 발명의 목적은 PBL 공정에서 반도체기판상에 소자분리 영역을 노출시키는 패드산화막 패턴과 질화막 패턴을 형성하고, 하측의 상기 패드산화막 패턴을 등방성식각하여 홈을 형성하고, 상기 홈을 별도의 질화막 패턴으로 메운후, 열산화를 실시하여 소자분리 절연막을 형성하므로 산소의 에너지를 패드산화막 패턴 상하측으로 분산시켜 패드산화막 패턴으로의 산소의 침투를 감소시켜 버즈빅의 크기가 감소되어 소자분리영역의 미세화가 가능하고, 반도체기판의 스트레스를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 산화막의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 상기의 홈이 형성된 패드산화막 패턴 양측의 반도체기판에 트랜치를 형성하고 이를 질화막으로 메우고 열산화시켜 단차의 크기를 감소시켜 공정수율을 향상시킬 수 있는 반도체소자의 소자분리 산화막의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리산화막의 제조방법의 특징은, 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 상에 제 1 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 제 1 질화막에서 패드산화막까지를 순차적으로 제거하여 반도체기판을 노출시키는 제 1 질화막과 다결정실리콘층 및 패드산화막 패턴을 형성하는 공정과, 상기 패드산화막 패턴을 노출되어 있는 양측을 예정된 깊이로 등방성식각하여 홈을 형성하되 상기 홈의 상하측벽에 자연산화막을 형성하는 공정과, 상기 홈을 제 2 질화막 패턴으로 메우는 공정과, 상기 제 1 질화막 패턴에 의해 노출되어 있는 반도체기판을 열산화시켜 소자분리 산화막을 형성하는 공정을 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리 산화막의 제조방법의 다른 특징은, 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 상에 제 1 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 제 1 질화막에서 패드산화막까지를 순차적으로 제거하여 반도체기판을 노출시키는 제 1 질화막과 다결정실리콘층 및 패드산화막 패턴을 형성하는 공정과, 상기 제 1 질화막 패턴 양측의 반도체기판에 트랜치를 형성하는 공정과, 상기 패드산화막 패턴을 노출되어 있는 양측을 예정된 깊이로 등방성식각하여 홈을 형성하되 상기 홈의 상하 측벽에 자연산화막을 형성하는 공정과, 상기 홈과 트랜치를 제 2 질화막 패턴으로 메우는 공정과, 상기 제 1 질화막 패턴에 의해 노출되어 있는 반도체기판을 열산화시켜 소자분리 산화막을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 소자분리 산화막의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제 2a 도 내지 제 2b 도는 본 발명에 따른 반도체소자의 소자분리 산화막의 제조 공정도로서, 패드산화막 패턴의 중간부분에 홈을 형성하고, 반도체기판에도 트랜치를 형성하여 이를 질화막으로 메워 열산화를 실시한 예이다.
먼저, 실리콘으로 된 반도체기판(1)상에 약 100∼300Å 정도 두께의 패드산화막(2)을 열산화방법으로 형성하며, 그 상측에 300∼800Å 정도 두께의 다결정실리콘층(3)과 1000∼2000Å 정도 두께의 제 1 질화막(4)을 순차적으로 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성한다.
그후, 상기 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분 상측의 제 1 질화막(4)에서 패드산화막(2) 패턴까지를 순차적으로 제거하여 제 1 질화막(4)과 다결정실리콘층(3) 및 패드산화막(2) 패턴을 형성한 후, 상기 제 1 질화막(4) 양측의 반도체기판(1)에 소정 깊이, 예를 들어 200∼600Å 정도의 깊이를 갖는 트랜치(6)를 형성한다.
그 다음 상기 패드산화막(2) 패턴의 노출되어 있는 양측을 등방성식각방법으로 예정된 깊이, 예를 들어 30∼300Å 정도를 제거하여 홈(7)을 형성한다. 이때 상기 홈(7)에 의해 노출된 반도체기판(1)과 다결정실리콘층(3) 패턴의 표면에 자연산화막이 약 30Å 정도의 두께로 형성된다.
그후, 상기 홈(7)과 트랜치(6)를 제 2 질화막(8) 패턴으로 메운다. 여기서 상기 제 2 질화막(8) 패턴으로 메우는 공정은 CVD 공정의 특성상 모서리나 오목한 부분에 빨리 도포되는 특성을 이용하여 공정시간을 조절하면 별도의 마스크 없이도 상기 홈(7)과 깊이가 얕은 트랜치(6)를 메울 수 있다. (제 2a 도 참조).
그 다음 상기 제 1 및 제 2 질화막(4), (8) 패턴에 의해 노출되어 있는 반도체기판(1)을 예정된 온도, 예를들어 800∼1200℃ 정도의 온도에서 건식 또는 습식으로 열산화시켜 소자분리 산화막(5)을 형성한다.
이때 상기 홈(7)을 메운 제 2 질화막(8) 패턴이 패드산화막(20 패턴으로 침투하는 산소의 에너지를 상하 양측으로 분산시켜 침투되는 정도를 감소시키며, 트랜치(6)를 메운 제 2 질화막(8) 패턴에 의해 버즈빅의 크기가 감소된다. (제 2B도 참조).
상기에서는 트랜치(6)와 홈(7)을 함께 형성하였으나, 상기 트랜치(7)는 형성하지 않을 수도 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 소자분리 산화막의 제조방법은 반도체기판에서 소자분리 영역으로 예정되어 있는 부분을 노출시키는 중첩되어진 패드산화막과 다결정실리콘층 및 제 1 질화막 패턴을 형성하고, 상기 제 1 질화막 패턴 양측의 반도체기판에 깊이가 얕은 트랜치를 형성한 후, 상기 노출되어 있는 패드산화막 패턴 양측을 예정된 깊이로 등방성식각하여 홈을 형성하고, 상기 홈과 트랜치를 제 2 질화막 패턴으로 메운 다음 노출되어 있는 반도체기판을 열산화시켜 소자부리 산화막을 형성하였으므로, 상기 홈을 메운 제 2 질화막 패턴에 의해 산소의 에너지가 상하 양측으로 분산되어 확산되는 정도가 감소되므로 버즈빅의 크기가 감소되어 소자의 고집적화에 유리하고, 상기 트랜치 상부의 제 2 질화막 패턴에 의해 단차의 증가가 억제되어 원만한 토폴로지의 변화를 얻을 수 있어 후속 공정수율이 증가되는 이점이 있다.
Claims (9)
- 반도체기판상에 패드산화막, 다결정실리콘층 및 제1질화막을 적층하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 제 1 질화막에서 패드산화막까지를 순차적으로 식각하여 반도체기판을 노출시키는 제 1 질화막과 다결정실리콘층 및 패드산화막 패턴을 형성하는 공정과, 상기 패드산화막 패턴 측면으로 예정된 깊이만큼 등방성식각하여 홈을 형성하고 상기 홈의 상, 하부 표면에 자연산화막을 형성하는 공정과, 상기 홈을 제 2 질화막 패턴으로 메우는 공정과, 상기 반도체기판의 노출된 부분을 열산화시켜 소자분리 산화막을 형성하는 공정을 구비하는 반도체소자의 소자분리 산화막의 제조방법.
- 제 1 항에 있어서, 상기 패드산화막을 100∼300Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 산화막의 제조방법.
- 제 1 항에 있어서, 상기 다결정실리콘층을 300∼800Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 산화막의 제조방법.
- 제 1 항에 있어서, 상기 제 1 질화막을 1000∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 산화막의 제조방법.
- 제 1 항에 있어서, 상기 소자분리 산화막 형성을 위한 열산화 공정을 900∼1200℃ 온도에서 실시하는 것을 특징으로 하는 반도체소자의 소자분리 산화막의 제조방법.
- 제 1 항에 있어서, 상기 소자분리 산화막 형성을 위한 열산화 공정을 건식이나 습식으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리 산화막의 제조방법.
- 반도체기판 상에 패드산화막, 다결정실리콘층 및 제 1 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 제 1 질화막에서 패드산화막까지를 순차적으로 식각하여 반도체기판을 노출시키는 제 1 질화막과 다결정실리콘층 및 패드산화막 패턴을 형성하는 공정과, 상기 제1질화막을 마스크로하여 상기 반도체기판을 식각하여 트랜치를 형성하는 공정과, 상기 패드산화막을 측면식각하는 등방성식각공정으로 홈을 형성하고 상기 홈의 상, 하부 표면에 자연산화막을 형성하는 공정과, 상기 홈과 트랜치를 매립하는 제2질화막 패턴으로 형성하는 공정과, 상기 반도체기판의 노출된 영역을 열산화시켜 소자분리 산화막을 형성하는 공정을 구비하는 반도체소자의 소자분리 산화막의 제조방법.
- 제 7 항에 있어서, 200∼600Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 산화막의 제조방법.
- 제 7 항에 있어서, 30∼300Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 산화막의 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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