KR100234408B1 - 반도체장치의 소자분리방법 - Google Patents

반도체장치의 소자분리방법 Download PDF

Info

Publication number
KR100234408B1
KR100234408B1 KR1019970004768A KR19970004768A KR100234408B1 KR 100234408 B1 KR100234408 B1 KR 100234408B1 KR 1019970004768 A KR1019970004768 A KR 1019970004768A KR 19970004768 A KR19970004768 A KR 19970004768A KR 100234408 B1 KR100234408 B1 KR 100234408B1
Authority
KR
South Korea
Prior art keywords
epitaxial layer
oxide film
pattern
trench
forming
Prior art date
Application number
KR1019970004768A
Other languages
English (en)
Other versions
KR19980068257A (ko
Inventor
홍석훈
안동호
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970004768A priority Critical patent/KR100234408B1/ko
Priority to JP20320497A priority patent/JP4418037B2/ja
Priority to US08/924,467 priority patent/US5926721A/en
Publication of KR19980068257A publication Critical patent/KR19980068257A/ko
Application granted granted Critical
Publication of KR100234408B1 publication Critical patent/KR100234408B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques

Abstract

고집적화된 반도체 장치의 소자 분리 방법에 관하여 개시한다. 본 발명은 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치의 표면에만 산화막을 형성하는 단계, 상기 산화막이 형성된 트렌치를 포함하는 반도체 기판 전면에 에피택셜층을 성장시켜서 상기 트렌치의 내부가 빈 공간이 되도록 하는 단계 및 상기 에피택셜층중 소자 분리 영역이 형성될 영역만 산화시켜 소자 분리 영역을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다. 본 발명에 의하면 트렌치의 측벽에 결정 결함이 발생하지 않으므로 누설 전류가 감소된다. 따라서 신뢰도가 향상된 소자를 제조할 수 있다. 또한 버즈 비크 발생 및 활성 영역과 소자 분리 영역간의 단차 발생 문제도 해결된다.

Description

반도체 장치의 소자 분리 방법{Isolatoin Method for Smiconductor Device}
본 발명은 마이크로 전자 공학 분야에 관련된 것으로, 특히 고집적화된 반도체 소자 분리 방법에 관한 것이다.
일반적으로 반도체 장치는 활성 영역을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화되고 미세화되어감에 따라 각 개별 소자의 크기를 축소시키는 것 뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 공정 단계에 있어서 초기 단계의 공정으로서 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 되기 때문이다.
일반적으로 반도체장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon: 이하 LOCOS)은 공정이 간단하다는 잇점이 있다. 그러나 256M DRAM급 이상의 고집적화되는 디바이스에 있어서는 소자 분리 영역의 폭이 감소함에 따라 전기적으로 소자 분리가 불가능할 뿐만 아니라 버저비크(Bird's Beak)에 의한 펀치쓰루(Punch-Through)와 필드산화막의 두께감소로 인하여 그 한계점에 이르고 있다.
이에 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트렌치를 이용한 소자 분리 방법이 제안되었다. 트렌치 소자 분리 방법은 필드산화막의 형성에 있어서 열산화 공정에 의하지 않고 화학 증착법을 이용하여 트렌치 내부를 산화막등 절연막으로 채움으로써 버즈비크가 형성되는 문제점을 어느 정도 줄일 수 있다. 또한 같은 폭의 소자 분리 영역에서도 LOCOS보다 효과적인 소자 분리 깊이를 형성할수 있다.
그러나 트렌치 소자 분리 방법에 의하여 제조된 반도체 소자는 활성 영역과 비활성 영역이 90도에 가까운 수직 형태로 연결되게 된다. 따라서 트렌치 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)되어 소오스/드레인 사이에 흐르는 전류를 증가시키게 된다. 따라서 트랜지스터의 문턱 전압이 낮아지는 효과 즉 역협폭 효과(Inverse Narrow Width Effect)가 심화되어 소자 특성을 열화시키게 된다.
이러한 문제를 해결하기 위하여 최근 들어 LOCOS법 또는 SEPOX법과 트렌치 소자 분리 방법을 조합시킨 새로운 소자 분리 방법이 제시되었다.
이하 도 1 내지 도 4를 참조하여 LOCOS법과 트렌치 소자 분리 방법을 조합한 소자 분리 방법을 설명한다.
도 1을 참고하면, 반도체 기판(10)상에 트렌치가 형성될 영역을 노출시키는 패턴(12)을 형성한다. 이어서 패턴(12)을 식각마스크로 이용하여 반도체 기판(10)을 부분적으로 식각하여 트렌치(13)를 형성한다. 계속해서 트렌치(13)의 표면에 얇은 산화막(14)을 형성한 후 패턴(12)을 제거한다.
이어서 도 2와 같이 산화막(14)이 형성된 트렌치(13) 내부를 다결정 실리콘(16)으로 채우고 반도체 기판 전면에 패드 산화막(18)을 형성한 후, 패드 산화막(18)위에 활성 영역을 정의하기 위한 질화막 패턴(20)을 형성한다.
다음에 도 3와 같이 질화막 패턴(20)에 의해 노출된 패드 산화막(18) 하부의 실리콘 기판(10)과 트렌치 내부를 채우고 있는 다결정 실리콘(16)을 열산화시켜 산화막(22A)을 형성한다.
마지막으로 질화막 패턴(20)을 제거하여 도 4와 같이 소자 분리 영역(22B)을 완성한다.
그러나 상술한 LOCOS법과 트렌치 분리 방법을 결합시킨 소자 분리 방법에 의하면, 패드 산화막(18)을 따라서 확산되는 산소 원소가 질화막 패턴(20)의 하면으로 도달하여 질화막 패턴(20)을 들어올리면서 버즈 비크(bird's beak) 형태로 산화막이 자라게 된다. 그 결과 소자 분리 영역의 면적이 증가하게 되어 활성 영역을 좁게 만들고 결과적으로 반도체 디바이스의 고집적화에 장애가 된다.
또한 트렌치(13)를 채우고 있는 물질인 다결정 실리콘(16)을 산화시키는 동안 실리콘 기판(10)과 실리콘 산화막(22A)의 열 팽창 계수의 차이 및 다결정 실리콘(16)의 산화정도에 따른 응력에 의하여 발생하는 스트레스에 의하여 트렌치와 실리콘 기판의 계면에서 결정결함이 발생한다. 이렇게 생성된 결정결함은 트랜지스터의 누설 전류를 증가시키는 문제점이 있다.
이러한 문제점은 SEPOX법과 트렌치 분리 방법을 결합시킨 소자 분리 방법에서도 동일하게 발생한다.
도 5를 참고하면, 반도체 기판(10)상에 트렌치 영역을 형성한 후, 트렌치 표면에 산화막(14)을 형성하고 트렌치 내부를 다결정 실리콘막(16)으로 채운다. 계속해서 패드 산화막(18)을 기판 전면에 형성한 후, 소자 분리 영역을 형성하기 위한 다결정 실리콘막(19)을 패드 산화막(18)위에 증착한다. 다음에 다결정 실리콘막(19)위에 활성 영역을 정의하기 위한 질화막 패턴(20)을 형성한다.
이어서 도 6와 같이, 질화막 패턴(20)이 형성된 반도체 기판을 열산화시키면 질화막 패턴(20)에 의해 노출된 다결정 실리콘막(19)과 트렌치 내부를 채우고 있는 다결정 실리콘막(16)이 산화막(22A)으로 전환되고 질화막 패턴(20) 하부에 있는 다결정 실리콘막(19A)은 산화되지 않고 그대로 남아있게 된다.
계속해서 질화막 패턴(20) 및 산화되지 않은 다결정 실리콘막(19A)을 이방성 식각으로 제거하여 도 7과 같이 소자 분리 영역(22B)을 완성한다.
도 5 내지 도 7에 도시된 바와 같이 SEPOX법과 트렌치 분리 방법을 결합시킨 소자 분리 방법에 따라 소자 분리 영역을 형성하면 LOCOS법과 트렌치 분리 방법을 결합시킨 소자 분리 방법에 비해 버즈 비크가 발생되는 비율은 감소한다. 그러나 트렌치(13)를 채우고 있는 물질은 다결정 실리콘((16)을 산화시키는 동안 트렌치 측벽에 생선되는 스트레스에 의하여 형성되는 결정결함에 기인한 누설 전류의 증가문제는 여전히 해결할 수가 없다. 또한, 산화되지 않은 다결정 실리콘막(19A)을 제거하는 단계에 의해 소자 분리 영역과 활성 영역 사이에 단차가 발생하며 LOCOS법과 트렌치 분리 방법을 결합한 소자 분리 방법에 비해 공정이 복잡해지는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술 갖는 문제점을 해결하기 위하여 트렌치 분리 방법과 선택적 에피택셜 층을 이용한 LOCOS법을 조합한 소자 분리 방법을 제공하는 것이다.
제1도 내지 제4도는 LOCOS법과 트렌치 소자 분리 방법을 조합한 종래의 소자 분리 방법을 차례대로 도시한 단면도들이다.
제5도 내지 제7도는 SEPOX법과 트렌치 소자 분리 방법을 조합한 종래의 소자 분리 방법을 차례대로 도시한 단면도들이다.
제8도 내지 제11도는 본 발명의 제1실시예에 의한 소자 분리 방법을 차례대로 도시한 단면도들이다.
제12도 내지 제16도는 본 발명의 제2실시예에 의한 소자 분리 방법을 차례대로 도시한 단면도들이다.
제17도 내지 제20도는 본 발명의 제3실시예에 의한 소자 분리 방법을 차례대로 도시한 단면도들이다.
제21도 내지 제23도는 본 발명의 제4실시예에 의한 소자 분리 방법을 차례대로 도시한 단면도들이다.
제24도 내지 제25도는 본 발명의 제5실시예에 의한 소자 분리 방법을 차례대로 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 의거 소자 분리 방법은, (a) 반도체 기판에 트렌치를 형성하는 단계; (b) 상기 트렌치의 표면에만 산화막을 형성하는 단계; (c) 상기 산화막이 형성된 트렌치를 포함하는 반도체 기판 전면에 에피택셜층을 성장시켜서 상기 트렌치의 내부가 빈 공간이 되도록 하는 단계; 및 (d) 상기 에피택셜층중 소자 분리 영역이 형성될 영역만 산화시켜 소자 분리영역을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
여기에서 상기 (a) 단계는 트렌치를 정의하는 패턴을 반도체 기판위에 형성하는 단계 및 상기 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계로 이루어진다.
상기 (b) 단계는 상기 트렌치가 형성된 상기 반도체 기판 전면에 산화막을 형성하는 단계 및 상기 반도체 기판 표면에 형성된 산화막을 제거하여 상기 트렌치의 표면에만 산화막이 남도록 하는 단계로 이루어진다.
상기 (c) 단계는 800~1000℃에서 수행되며 상기 에택셜층은 300~5000Å 두께로 형성되는 것이 바람직하다.
상기 (d) 단계는 상기 에피택셜층위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계, 상기 패턴에 의해 노출된 에피택셜층을 열산화시키는 단계 및 상기 패턴을 제거하는 단계로 이루어진다.
다른 실시예에 의하면, 상기 (d) 단계는 상기 에피택셜층위에 패드 산화막을 형성하는 단계, 상기 패드 산화막위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계, 상기 패턴에 의해 노출된 패드 산화막 하부의 에피택셜층을 열산화시키는 단계 및 상기 패턴 및 패드 산화막을 제거하는 단계로 이루어진다.
또 다른 실시예에 의하면, 상기 (d) 단계는 상기 에피택셜층위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계, 상기 패턴을 식각마스크로 사용하여 상기 에피택셜층을 식각하여 상기 에피택셜층내에 홈을 형성하는 단계, 상기 홈이 형성된 에피택셜층을 열산화시키는 단계 및 상기 패턴을 제거하는 단계로 이루어진다.
다른 실시예에 의하면, 상기 (d) 단계는 상기 에피택셜층위에 패드 산화막을 형성하는 단계, 상기 패드 산화막위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계, 상기 패턴을 식각마스크로 사용하여 상기 패드 산화막 및 상기 에피택셜층을 식각하여 상기 에피택셜층내에 홈을 형성하는 단계, 상기 홈이 형성된 에피택셜층을 열산화시키는 단계 및 상기 패턴 및 상기 패드 산화막을 제거하는 단계로 이루어진다.
상기 목적을 달성하기 위하여 본 발명은 또한, (a)반도체 기판상에 제1 산화막을 형성하는 단계; (b)상기 제1 산화막위에 트렌치를 정의하는 패턴을 형성하는 단계; (c)상기 패턴을 식각마스크로 사용하여 상기 제1 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; (d)상기 트렌치의 표면에만 제2 산화막을 형성하는 단계; (e)상기 패턴 및 상기 제1 산화막을 제거하는 단계; (f)상기 제2산화막이 형성된 트렌치를 포함하는 반도체 기판 전면에 에피택셜층을 성장시켜서 상기 트렌치의 내부가 빈 공간이 되도록 하는 단계; 및 (g) 상기 에피택셜층중 소자분리영역이 형성될 영역만 산화시켜 소자분리영역을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
본 발명에 있어서, 상기 제2 산화막의 두께는 상기 제1 산화막의 두께보다 두껍게 형성되는 것이 바람직하며, 상기 (e) 단계에 의해 상기 제2 산화막이 스페이서로 형성될 수도 있다.
그리고 상기 (f) 단계는 800~1000℃에서 수행되며, 상기 에피택셜층은 300~5000Å 두께로 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 (g) 단계는 상기 에피택셜층위에 제3 산화막을 형성하는 단계, 상기 제3 산화막위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계, 상기 패텬에 의해 노출된 제3 산화막 하부의 상기 에피택셜층을 열산화시키는 단계 및 상기 패턴 및 상기 제3 산화막을 제거하는 단계로 이루어진다.
상기 (g) 단계는 상기 에피택셜층위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계, 상기 패턴을 식각마스크로 사용하여 상기 에피택셜층을 식각하여 상기 에피택셜층내에 홈을 형성하는 단계, 상기 홈이 형성된 에피택셜층을 열산화시키는 단계 및 ㅅ아기 패턴을 제거 하는 단계로 이루어질수도 있다.
본 발명의 다른 실시예에 의하면, 상기 (g) 단계는 상기 에피택셜층위에 제3 산화막을 형성하는 단계, 상기 제3 산화막위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계, 상기 패턴을 식각마스크로 사용하여 상기 제3 산화막 및 상기 에피택셜층을 식각하여 상기 에피택셜층내에 홈을 형성하는 단계, 상기 홈이 형성된 에피택셜층을 열산화시키는 단계 및 상기 패턴 및 상기 패턴 하부의 상기 제3 산화막을 제거하는 단계로 이루어진다.
이하, 본 발명의 실시예에 의한 소자 분리 방법을 첨부한 도면을 참조하여 상세하게 설명한다.
[제1실시예]
도 8을 참고하면, 반도체 기판(100)위에 트렌치를 정의하기 위한 질화막 패턴(102)을 형성한 후, 질화막 패턴(102)을 식각마스크로 사용하여 반도체 기판(100)을 부분적으로 식각하여 트렌치(103)를 형성한다. 이어서 트렌치(103)의 표면에만 얇은 산화막(104)을 형성한 후, 질화막 패턴(102)을 제거한다.
이 때, 질화막 패턴(102)은 500~2500Å 두께로 형성하는 것이 바람직하고, 트렌치(103)의 깊이는 0.05~1.0㎛로 형성하는 것이 바람직하다. 그리고 트렌치(103)의 표면에 형성하는 산화막(104)은 500Å이하로 형성하는 것이 바람직하다. 트렌치(103) 표면에 형성하는 산화막(104)은 트렌치(103)를 형성하기 위한 식각공정시 기판이 받은 손상을 회복시키고 활성 영역의 가장자리 부분을 감싸는 기능을 할 뿐만 아니라 후속 공정에서 형성하는 에피택셜층이 기판(100)위에만 성장하도록 하는 효과가 있다.
도 9를 참고하면, 실리콘 기판(100) 전면에 실리콘위에서만 선택적으로 성장하는 에피택셜층(106)을 성장시킨다. 트렌치(103)의 표면에는 산화막(104)이 형성되어 있어서 트렌치(103)의 표면에는 에피택셜층(106)이 성장하지 않고 기판 표면에만 에피택셜층이 성장하게 된다. 이 때 에피택셜층(106)은 종방향으로만 성장하는 것이 아니라 횡방향으로도 성장하고 종방향 성장 두께 : 횡방향 성장 두께의 비는 1 : 0.5 정도가 된다. 따라서 에피택셜층(106)을 소정 두께 이상 성장시키면 트렌치(103) 입구가 에피택셜층(106)에 의해 덮혀지게 되어 트렌치(103) 내부는 빈 공간으로 남게된다. 에피택셜층(106)은 800~1000℃ 온도에서 300~5000Å 두께로 형성하는 것이 바람직하다. 다음에 에피택셜층(106)위에 활성영역을 정의하는 질화막 패턴(108)을 형성한다.
이어서 도 10과 같은 질화막 패턴(108)이 형성된 결과물을 산소 분위기에서 열처리하면 노출된 에피택셜층(106)만 산화막(106A)으로 전환되고 질화막 패턴(108)으로 덮여있는 부분은 여전히 에피택셜층(106B)으로 남아 있게 된다. 계속해서 상기 질화막 패턴(108)을 제거하여 도 11과 같이 소자 분리 영역(106A)을 완성하여 활성 영역(106B)을 한정한다.
본 발명의 제1실시예에 따른 소자 분리 영역 형성 방법에서는 에피택셜층(106)위에 패드 산화막을 형성하지 않는다. 따라서 필드 산화막을 형성하기 위한 산화 공정시 산소가 패드 산화막을 따라 측면으로 확산되면서 질화막 패턴을 들어올려 버즈 비크를 형성하는 문제점이 방지된다.
또한 트렌치(103) 내부가 빈 공간(105)으로 형성되어 있기 때문에 산화 공정시 트렌치(103)의 측벽에 스트레스가 발생하지 않는다. 따라서 트렌치(103) 측벽에 결정 결함이 발생되어 누설 전류의 원인이 되는 문제점이 방지된다. 그리고 SEPOX법과 트렌치 분리 방법을 결합시킨 소자 분리 방법에서와 달리 산화되지 않은 다결정 실리콘막을 제거할 필요가 없고 산화되지 않은 에피택셜층(106B)을 활성영역으로 사용한다. 따라서 활성 영역과 소자 분리 영역간에 단차가 발생하지 않고 소자 형성에 적합한 형태를 지니게 된다.
[제2실시예]
제2실시예는 트렌치를 형성하기 전에 반도체 기판(200) 전면에 패드 산화막(201)을 형성하여 에피택셜층(206)이 형성될 기판(200)의 손상을 방지한다는 점에 있어서 제1실시예와 차이가 있다.
도 12를 참조하면, 반도체 기판(200) 전면에 패드 산화막(201)을 형성한다. 다음에 패드 산화막(201)위에 트렌치가 형성될 영역을 노출시키는 질화막 패턴(202)을 500~2500Å 두께로 형성한다.
도 13을 참조하면, 질화막 패턴(202)을 식각마스크로하여 반도체 기판(200)을 0.05~1.0㎛ 깊이로 식각하여 트렌치(203)를 형성한다. 이어서 트렌치(203) 표면에 산화막(204)을 형성한다. 이 때 트렌치(203) 표면에 형성되는 산화막(204)의 두께는 패드 산화막(201)의 두께보다 두껍게 형성하는 것이 바람직하다.
다음에 도 14와 같이 질화막 패턴(202)을 제거한 후, 습식 식각법을 사용하여 패드 산화막(201)을 제거한다. 즉 본 발명의 제2실시예에 의하면, 패드 산화막(201)이 질화막 패턴(202)의 제거시 기판(200)에 발생하기 쉬운 손상을 차단시키는 효과가 있다. 따라서 후속 공정에서 손상되지 않은 반도체 기판(200)상에 양질의 에피택셜층(도 15의 206 참고)을 형성할 수가 있게 된다. 또한 트렌치(203) 표면에 형성하는 산화막(204)을 패드 산화막(201)보다 두껍게 형성하였기 때문에 패드 산화막(201)의 제거를 위한 습식 공정을 수행하더라도 트렌치(203) 표면에는 산화막(204)이 남아있게 된다.
그 이후의 에피택셜층 형성 및 소자 분리 영역 형성 공정은 제1실시예와 동일하게 진행된다. 즉 도 15와 같이 반도체 기판(200)의 전면에 선택적으로 에피택셜층(206)을 형성한 후, 활성 영역을 정의하는 질화막 패턴(208)을 에피택셜층(206)위에 형성한다.
계속해서 도 16과 같이 반도체 기판(200)을 산소 분위기에서 열처리하여 노출된 에피택셜층(206)을 산화막(206A)으로 전환시킨 후, 질화막 패턴(208)을 제거하여 소자 분리 영역(206A)을 완성한다.
[제3실시예]
제3실시예는 반도체 기판(300)상에 패드 산화막(301)을 형성하여 반도체 기판(300)의 손상을 방지한다는 점에 있어서는 제2실시예와 동일하다. 그러나 트렌치(303)의 표면에 형성된 산화막(304)을 패드 산화막(301)의 제거 공정시 스페이서(304A)로 변환시킨다는 점에 있어서 제2실시예와 차이가 있다.
먼저 도17과 같이 반도체 기판(300)상에 패드 산화막(301)을 형성한 후, 트렌치 영역을 정의하는 질화막 패턴(302)을 형성한다. 이어서 질화막 패턴(302)을 식각 마스크로하여 반도체 기판(300)을 식각하여 트렌치(303)를 형성한 후, 트렌치(303) 표면에 패드 산화막 두께보다 두껍게 산화막(304)을 형성한다.
계속해서 도 18과 같이 질화막 패턴(302)을 제거한다. 질화막 패턴(302) 제거후 건식식각법으로 패드 산화막(301)을 제거함과 동시에 트렌치(303) 바닥면에 형성된 산화막(304)도 제거하여 트렌치(303)의 측벽에만 산화막 스페이서(304A)가 남도록 한다.
다음에 도 19와 같이 반도체 기판(300)의 전면에 에피택셜층(306)을 성장시켜서 트렌치(303)의 입구가 에피택셜층으로 덮히도록 한다. 이 때, 트렌치(303)의 측벽에는 산화막 스페이서(304A)가 있어서 에피택셜층이 형성되지 않지만 바닥면에는 산화막이 없기 때문에 에피택셜층(306)이 형성되게 된다. 다음에 기판(300)위에 형성된 에피택셜층(306)위에 활성 영역을 정의하기 위한 질화막 패턴(308)을 형성한다.
질화막 패턴(308)이 형성된 기판(300)을 열산화시켜 질화막 패턴(308)에 의해 노출된 에피택셜층(306)과 트렌치(303) 바닥면의 에피택셜층(306)을 산화막(306A)으로 전환시킨다음 질화막 패턴(308)을 제거하여 도 20과 같이 소자 분리 영역(306A)을 완성한다.
제3실시예에 의하면 제2실시예와 마찬가지로 반도체 기판(300)의 전면에 형성된 패드 산화막(301)에 의해 기판(300)의 손상을 방지할 수 있다. 따라서 에피택셜층의 성장을 용이하게 하고 그 특성 또한 양호하게 형성할 수 있는 효과가 있다. 그리고 에피택셜층(306)이 트렌치(303) 내부에 형성되더라도 트렌치(303)의 바닥면에만 형성되고 트렌치(303)의 측벽에는 형성되지 않는다. 따라서 트랜지스터의 불순물 영역과 접합되게 되는 트렌치(303)의 측벽에서는 결정결함이 발생하지 않으므로 접합 누설 전류의 증가가 같은 종래의 문제점은 발생하지 않는다.
[제4실시예]
제4실시예는 활성 영역을 정의하는 질화막 패턴(408)을 형성하기 전에 에피택셜층(406)을 보호하기 위한 패드 산화막(407)을 더 형성한다는 점에 있어서 제1실시예와 차이가 있다.
도 21을 참고하면, 반도체 기판(400)내에 트렌치(403)를 형성하고 트렌치(403) 표면에 산화막(401)을 형성한 후, 에피택셜층(406)을 형성해서 트렌치(403) 내부를 빈 공간으로 형성하는 단계까지는 제1실시예와 동일하게 진행한다. 다음에 에피택셜층(406)위에 패드 산화막(407)을 형성한 후 활성 영역을 정의하는 질화막 패턴(408)을 형성한다.
이 후, 도 22와 같이 질화막 패턴(408)에 의해 노출된 패드 산화막(407) 하부의 에피택셜층(406)을 산화시켜 산화막(406A)으로 형성한다. 계속해서 도 23에 도시된 바와 같이 질화막 패턴(408)을 제거한다. 이러한 질화막 패턴(408) 제거를 위한 식각 공정시 패드 산화막(407)이 활성 영역으로 사용되게 되는 에피택셜층(406B)의 손상을 방지하는 역할을 한다. 따라서 제4실시예에 의하여 형성된 에피택셜층(406B)을 활성 영역으로 사용하면 특성이 향상된 소자를 형성할 수 있다.
[제5실시예]
제5실시예는 활성 영역을 정의하는 질화막 패턴(508)을 에피택셜층(506)위에 형성하는 공정까지는 제1실시예와 동일하다. 다만 도 24에 도시되어 있는 바와 같이 질화막 패턴(508)을 식각마스크로하여 에피택셜층(506)을 부분적으로 식각하여 홈(509)을 형성한다는 점에 있어서 차이가 있다. 이 때 홈은 200~5000Å 깊이로 형성하는 것이 바람직하다.
계속해서 도25와 같이 질화막 패턴(508)에 의해 노출되고 홈이 형성된 에피택셜층을 열산화시켜 산화막(506A)을 형성한 후, 질화막 패턴(508)을 제거하여 소자 분리 영역을 완성한다.
제5실시예에 의하면, 에피택셜층에 홈(509)을 형성함으로써 필드 산화막(506A)으로 형성하여야 할 에피택셜층의 두께를 줄임으로써 산화 공정 시간을 단축시킬 수 있는 장점이 있다.
[제6실시예]
도면에는 도시하지 않았지만, 제2실시예 또는 제3실시예와 제4실시예를 조합하여 반도체 기판상에 제1패드 산화막을 형성하여 에피택셜층이 형성될 기판의 손상을 방지하여 특성이 양호한 에피택셜층을 형성할 수 있으며, 에피택셜층위에는 제2패드 산화막을 형성하여 활성영역의 손상을 방지할 수 있다.
[제7실시예]
제2실시예 또는 제3실시예와 제5실시예를 조합하여 반도체 기판상에 패드 산화막을 형성하여 기판의 손상을 방지하고 필드 산화막이 형성될 에피택셜층을 부분적으로 식각하여 홈을 형성함으로써 산화 공정 시간을 단축시킬 수 있다.
[제8실시예]
제4실시예와 제5실시예를 조합하여 에피택셜층위에 패드 산화막을 형성하여 활성영역의 손상을 방지하고 필드 산화막이 형성될 에피택셜층을 부분적으로 식각하여 홈을 형성함으로써 산화 공정 시간을 단축시킬 수 있다.
[제9실시예]
제2실시예 또는 제3실시예, 제4실시예 및 제5실시예를 조합하여 반도체 기판상에 제1패드 산화막을 형성하여 반도체 기판의 손상을 방지하고 에피택셜층위에는 제2패드 산화막을 형성하여 활성영역의 손상을 방지할 뿐만 아니라 필드 산화막이 형성될 에피택셜층을 부분적으로 식각하여 홈을 형성함으로써 산화 공정 시간을 단축시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 의한 소자 분리 방법은 트렌치 분리 방법과 에피택셜층을 이용한 LOCOS법을 조합하여 소자 분리 영역을 형성한다. 본 발명에 의하면 트렌치 내부가 빈 공간으로 형성된다. 따라서 트렌치 입구를 덮고 있고 기판 전면에 형성되어 있는 에피택셜층을 필드 산화막으로 전환시키는 열산화 공정시 트렌치 내부를 채우고 있는 물질의 산화에 의한 스트레스가 발생하지 않는다. 그러므로 스트레스에 의하여 트렌치의 측벽에 결정 결함이 발생하는 문제점이 해소된다. 따라서 본 발명에 의한 반도체 소자 분리 방법을 사용하여 소자를 제조하게 되면 누설 전류가 감소되어 신뢰도가 향상된 소자를 제조할 수 있게 된다. 또한 SEPOX법과 트렌치 소자 분리법을 조합한 소자 분리 방법에서 발생하던 활성 영역과 소자 분리 영역간의 단차 발생 문제도 해결되며 소자 분리 영역 형성에 사용되는 다결정 실리콘층의 제거 공정도 필요하지 않아서 공정이 단순해지는 장점이 있다.

Claims (17)

  1. (a) 반도체 기판에 트렌치를 형성하는 단계; (b) 상기 트렌치의 표면에만 산화막을 형성하는 단계; (c) 상기 반도체 기판의 상면에 실리콘위에서만 선택적으로 성장하며 종방향 및 횡방향으로 동시에 성장하는 에피택셜층을 형성하되 상기 횡방향으로 성장하는 상기 에피택셜층이 상기 트렌치의 입구를 완전히 덮을 수 있는 두께로 상기 에피택셜층을 형성하여, 상기 트렌치의 내부가 빈 공간이 되도록 하는 단계; 및 (d) 상기 선택적 에피택셜층 중 소자 분리 영역이 형성될 영역만 산화시켜 소자 분리 영역을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  2. 제1항에 있어서, 상기 (a) 단계는 트렌치를 정의하는 패턴을 반도체 기판위에 형성하는 단계; 및 상기 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  3. 제1항에 있어서, 상기 (b) 단계는 상기 트렌치가 형성된 상기 반도체 기판 전면에 산화막을 형성하는 단계; 및 상기 반도체 기판 표면에 형성된 산화막을 제거하여 상기 트렌치의 표면에만 산화막이 남도록하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  4. 제1항에 있어서, 상기 (c) 단계는 800~1000℃에서 수행되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  5. 제1항에 있어서, 상기 (c) 단계에 의하여 형성되는 상기 에피택셜층은 300~5000Å 두께로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  6. 제1항에 있어서, 상기 (d) 단계는 상기 에피택셜층위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계; 상기 패턴에 의해 노출된 에피택셜층을 열산화시키는 단계; 및 상기 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  7. 제1항에 있어서, 상기 (d) 단계는 상기 에피택셜층위에 패드 산화막을 형성하는 단계; 상기 패드 산화막위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계; 상기 패턴에 의해 노출된 패드 산화막 하부에 에피택셜층을 열산화시키는 단계; 및 상기 패턴 및 패드 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  8. 제1항에 있어서, 상기 (d) 단계는 상기 에피택셜층위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계; 상기 패턴을 식각마스크로 사용하여 상기 에피택셜층을 식각하여 상기 에피택셜층내에 홈을 형성하는 단계; 상기 홈이 형성된 에피택셜층을 열산화시키는 단계; 및 상기 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  9. 제1항에 있어서, 상기 (d) 단계는 상기 에피택셜층위에 패드 산화막을 형성하는 단계; 상기 패드 산화막위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계; 상기 패턴을 식각마스크로 사용하여 상기 패드 산화막 및 상기 에피택셜층을 식각하여 상기 에피택셜층내에 홈을 형성하는 단계; 상기 홈이 형성된 에피택셜층을 열산화시키는 단계; 및 상기 패턴 및 상기 패드산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  10. (a)반도체 기판상에 제1 산화막을 형성하는 단계; (b)상기 제1 산화막위에 트렌치를 정의하는 패턴을 형성하는 단계; (c)상기 패턴을 식각마스크로 사용하여 상기 제1 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; (d)상기 트렌치의 표면에만 제2 산화막을 형성하는 단계; (e)상기 패턴 및 상기 제1 산화막을 제거하는 단계; (f)상기 제2 산화막이 형성된 트렌치를 포함하는 반도체 기판 전면에 에피택셜층을 성장시켜서 상기 트렌치의 내부가 빈 공간이 되도록 하는 단계; 및 (g)상기 에피택셜층중 소자분리영역이 형성될 영역만 산화시켜 소자분리영역을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  11. 제10항에 있어서, 상기 제2 산화막의 두께는 상기 제1 산화막의 두께보다 두껍게 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  12. 제10항에 있어서, 상기 (e) 단계에 의해 상기 제2 산화막이 스페이서로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  13. 제10항에 있어서, 상기 (f) 단계는 800~1000℃에서 수행되는 것을 특징으로 하는 반도체 장치의 소자 방법.
  14. 제10항에 있어서, 상기 (f) 단계에 의하여 형성되는 상기 에피택셜층은 300~5000Å 두께로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  15. 제10항에 있어서, 상기 (g) 단계는 상기 에피택셜층위에 제3 산화막을 형성하는 단계; 상기 제3 산화막위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계; 상기 패턴에 의해 노출된 제3 산화막 하부의 상기 에피택셜층을 열산화시키는 단계; 및 상기 패턴 및 상기 제3 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  16. 제10항에 있어서, 상기 (g) 단계는 상기 에피택셜층위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계; 상기 패턴을 식각마스크로 사용하여 상기 에패택셜층을 식각하여 상기 에피택셜층내에 홈을 형성하는 단계; 상기 홈이 형성된 에피택셜층을 열산화시키는 단계; 및 상기 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  17. 제10항에 있어서, 상기 (g) 단계는 상기 에피택셜층위에 제3 산화막을 형성하는 단계; 상기 제3 산화막위에 소자 분리 영역을 한정하는 패턴을 형성하는 단계; 상기 패턴을 식각마스크로 사용하여 상기 제3 산화막 및 상기 에피택셜층을 식각하여 상기 에피택셜층내에 홈을 형성하는 단계; 상기 홈이 형성된 에피택셜층을 열산화시키는 단계; 및 상기 패턴 및 상기 패턴 하부의 상기 제3 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
KR1019970004768A 1997-02-17 1997-02-17 반도체장치의 소자분리방법 KR100234408B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970004768A KR100234408B1 (ko) 1997-02-17 1997-02-17 반도체장치의 소자분리방법
JP20320497A JP4418037B2 (ja) 1997-02-17 1997-07-29 半導体装置の素子分離方法
US08/924,467 US5926721A (en) 1997-02-17 1997-08-21 Isolation method for semiconductor device using selective epitaxial growth

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970004768A KR100234408B1 (ko) 1997-02-17 1997-02-17 반도체장치의 소자분리방법

Publications (2)

Publication Number Publication Date
KR19980068257A KR19980068257A (ko) 1998-10-15
KR100234408B1 true KR100234408B1 (ko) 1999-12-15

Family

ID=19497254

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970004768A KR100234408B1 (ko) 1997-02-17 1997-02-17 반도체장치의 소자분리방법

Country Status (3)

Country Link
US (1) US5926721A (ko)
JP (1) JP4418037B2 (ko)
KR (1) KR100234408B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6268637B1 (en) * 1998-10-22 2001-07-31 Advanced Micro Devices, Inc. Method of making air gap isolation by making a lateral EPI bridge for low K isolation advanced CMOS fabrication
DE69930099T2 (de) * 1999-04-09 2006-08-31 Stmicroelectronics S.R.L., Agrate Brianza Herstellung von vergrabenen Hohlräumen in einer einkristallinen Halbleiterscheibe und Halbleiterscheibe
US6262472B1 (en) 1999-05-17 2001-07-17 National Semiconductor Corporation Bipolar transistor compatible with CMOS utilizing tilted ion implanted base
US6307247B1 (en) * 1999-07-12 2001-10-23 Robert Bruce Davies Monolithic low dielectric constant platform for passive components and method
JP3308245B2 (ja) * 1999-08-12 2002-07-29 住友ゴム工業株式会社 空気入りタイヤ
KR100567049B1 (ko) * 1999-10-26 2006-04-04 주식회사 하이닉스반도체 반도체소자의 격리영역 형성방법
KR100338938B1 (ko) * 1999-11-10 2002-05-31 박종섭 반도체 장치의 분리구조 제조방법
US7294536B2 (en) * 2000-07-25 2007-11-13 Stmicroelectronics S.R.L. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
KR100402100B1 (ko) 2001-04-30 2003-10-17 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법 및 그 구조
US6498069B1 (en) * 2001-10-17 2002-12-24 Semiconductor Components Industries Llc Semiconductor device and method of integrating trench structures
DE10157785A1 (de) * 2001-11-27 2003-06-12 Austriamicrocsystems Ag Schlos Isolationsgraben für eine intergrierte Schaltung und Verfahren zu dessen Herstellung
US6723618B2 (en) * 2002-07-26 2004-04-20 Micron Technology, Inc. Methods of forming field isolation structures
JP2005150522A (ja) * 2003-11-18 2005-06-09 Toshiba Corp 半導体装置及びその製造方法
JP5403862B2 (ja) * 2006-11-28 2014-01-29 チェイル インダストリーズ インコーポレイテッド 微細金属パターンの製造方法
DE102007052820A1 (de) * 2007-11-06 2009-05-14 Austriamicrosystems Ag Verfahren zur Herstellung eines Isolationsgrabens in einem Halbleitersubstrat und Halbleiterbauelement mit einem Isolationsgraben

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61113254A (ja) * 1984-11-08 1986-05-31 Matsushita Electronics Corp 絶縁分離方法
JPH02119238A (ja) * 1988-10-28 1990-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169000A (en) * 1976-09-02 1979-09-25 International Business Machines Corporation Method of forming an integrated circuit structure with fully-enclosed air isolation
US4356211A (en) * 1980-12-19 1982-10-26 International Business Machines Corporation Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon
KR920019450A (ko) * 1991-04-10 1992-11-19 라우에너 엔지니어링 악티엔게젤샤프트 롤 캐스팅 방법
US5324683A (en) * 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61113254A (ja) * 1984-11-08 1986-05-31 Matsushita Electronics Corp 絶縁分離方法
JPH02119238A (ja) * 1988-10-28 1990-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5926721A (en) 1999-07-20
KR19980068257A (ko) 1998-10-15
JPH10233440A (ja) 1998-09-02
JP4418037B2 (ja) 2010-02-17

Similar Documents

Publication Publication Date Title
US6326282B1 (en) Method of forming trench isolation in a semiconductor device and structure formed thereby
US4916086A (en) Method of manufacturing a semiconductor device having rounded trench corners
KR960016502B1 (ko) 집적 회로 분리 방법
KR100234408B1 (ko) 반도체장치의 소자분리방법
KR100428526B1 (ko) 절연체상실리콘기술을위한분리산화물을형성하는방법
JPH05102292A (ja) アイソプレーナ分離型活性領域の製造方法
KR100532406B1 (ko) 선택적 에피택셜 성장법 및 부분 산화를 이용한 반도체소자의트렌치 소자분리방법
JPH09289245A (ja) 半導体装置の製造方法
KR19980083840A (ko) 선택적 에피택셜 성장에 의한 소자분리방법
KR20010076846A (ko) 쉘로우 트렌치 분리(ｓｔｉ) 구조를 갖는 플래쉬 메모리소자의 제조방법
KR100203894B1 (ko) 반도체 소자의 소자분리막 제조방법
KR900001059B1 (ko) 반도체 장치의 소자 분리 방법
KR100249026B1 (ko) 반도체장치의 소자 격리 방법
KR100546752B1 (ko) 반도체 소자의 필드산화막 형성방법
KR100303438B1 (ko) 반도체장치의소자분리방법
KR20000020911A (ko) 스페이서로 보호되는 박막의 질화막 라이너를 갖는 트렌치 소자분리방법 및 구조
KR100674904B1 (ko) 선택적 에피택셜 성장을 이용한 반도체 장치의 소자 분리방법
KR0166500B1 (ko) 반도체 소자의 소자분리 산화막 제조방법
KR100389911B1 (ko) 트렌치 소자 분리 방법
KR100328707B1 (ko) 반도체장치의 소자격리 방법
KR19990057360A (ko) 반도체소자의 소자분리막 제조방법
KR940005720B1 (ko) 반도체 장치의 소자분리 제조방법
KR0170212B1 (ko) 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조
KR100289658B1 (ko) 반도체 소자 분리방법
KR100475047B1 (ko) 반도체장치의 소자분리방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080904

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee