JPH05102292A - アイソプレーナ分離型活性領域の製造方法 - Google Patents

アイソプレーナ分離型活性領域の製造方法

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JPH05102292A
JPH05102292A JP4070510A JP7051092A JPH05102292A JP H05102292 A JPH05102292 A JP H05102292A JP 4070510 A JP4070510 A JP 4070510A JP 7051092 A JP7051092 A JP 7051092A JP H05102292 A JPH05102292 A JP H05102292A
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JP
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layer
epitaxial layer
epitaxial
forming
masking
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JP4070510A
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Robert O Miller
オー． ミラー ロバート
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】集積回路において、アイソプレーナの分離領域
を製造する方法及びそれに基づいて製造される集積回路
が提供する。 【構成】（１００）結晶方位を持った基板１０上に第一
エピタキシャル層１２を形成する。該第一エピタキシャ
ル層上に第一マスキング層１４を形成する。該第一マス
キング層をパターン形成し且つ該第一エピタキシャル層
をエッチングして開口を形成する。これらの開口の側壁
は（１１１）結晶方位を有している。次いで、該第一マ
スキング層を除去し且つ該開口内に第二マスキング層を
形成する。該第一エピタキシャル層を陽極処理し且つ酸
化する。該第二マスキング層を除去し且つ該開口内に第
二エピタキシャル層を形成する。別の実施例によれば、
該第一エピタキシャル層を陽極処理した後に、該第二エ
ピタキシャル層を該開口内に形成し且つ次いで該第一エ
ピタキシャル層を酸化する。更に別の実施例によれば、
該第二エピタキシャル層を該開口内に形成した後に該第
一エピタキシャル層を陽極処理し且つ酸化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
及びその処理技術に関するものであって、更に詳細に
は、アイソプレーナ分離型活性領域を製造する方法及び
そのような領域を有する半導体集積回路に関するもので
ある。
【０００２】
【従来の技術】サブミクロンの特徴寸法を達成し且つ集
積回路上に製造されるデバイス数を増加させるために半
導体集積回路を小型化する傾向は垂直方向寸法よりも横
方向寸法をより早くダウンサイジング即ち縮小すること
を必要とし、その結果表面トポグラフィ即ち地形的形態
においてより大きなアスペクト比を発生させている。高
度に集積化した回路の場合、リーク電流を防止するため
に互いに隣接する構成要素を分離させる必要性がある。
ＭＯＳトランジスタの場合における如く、電流はソース
とドレインとの間において表面に沿って流れる。互いに
隣接して形成されたＭＯＳトランジスタは、分離膜下側
に流れるフィールドにより誘起された電流が存在するこ
とがないのに十分に厚い分離膜により分離されねばなら
ない。表面トポグラフィを最小とすべくこのような態様
で隣接する構成要素を分離する仕方はアイソプレーナ
（同一面）分離技術として知られている。
【０００３】シリコンの局所酸化（ＬＯＣＯＳ）プロセ
スの導入前においては、ウエハ全体に亘りフィールド酸
化物からなる厚い層を成長させ、次いでマスキングを行
ない且つ活性区域を形成すべき箇所において酸化物を除
去することによりＭＯＳフィールド分離を与えるのが一
般的であった。ウェットエッチングステップを使用する
ので、このプロセスは垂直酸化物側壁を形成することを
可能とするものではなかった。しかしながら、潜在的に
起こり得るステップカバレッジの問題はこのプロセスで
回避されているが、それはレイアウト空間の犠牲におい
て成されるものであって、デバイス性能を制限的なもの
としていた。
【０００４】ＬＯＣＯＳの出現は顕著な技術的進歩であ
った。しかしながら、ＬＯＣＯＳの場合にも幾つかの問
題が発生した。元のＬＯＣＯＳ形態におけるウエハ表面
の非一様な熱酸化は、常に、横方向のエンクローチメン
ト（侵入）即ち窒化物マスクの下側に成長する活性区域
内のフィールド酸化物のテーパ形状を発生していた。こ
のテーパ形状形成効果は「バードビーク」と呼ばれるも
のであり、活性区域を犠牲にするものであって、それは
１．５ミクロン未満の特徴寸法に対しては顕著なものと
なる場合がある。このバードビーク減少を押える試み
は、近くの基板内に応力に関連した欠陥を発生させた。
このような応力関連欠陥を回避せんとする試みにおいて
は処理上の複雑性が発生した。
【０００５】サブミクロンの幾何学的形状を得るために
は、バードビーク減少が発生する場合の活性区域の物理
的損失が発生するものであってはならない。従って、
１．５ミクロン以下の特徴寸法を有するデバイス即ち装
置を製造するために垂直壁が必要とされる場合には、従
来技術のアプローチを再検討することが必要である。垂
直壁から急激なトポグラフィが発生し、その後にウエハ
上に付着形成した膜のパターン形成及びエッチングを困
難なものとさせる。更に、垂直壁又はほぼ垂直な壁は、
酸化物のドライエッチングによってのみ得ることが可能
である。活性区域に対する損傷は僅かなオーバーエッチ
ング即ち過剰なエッチングから発生する場合もある。
【０００６】長年の間、完全に平坦な表面を達成するた
めに、フィールド酸化物を介してエッチング形成したコ
ンタクト孔を選択的にエピタキシャルで再充填すること
の潜在的な価値が認識されている。エピタキシャル層は
（１１１）方向に成長することはできないので、選択的
エピタキシャル再充填は、活性区域とフィールド酸化物
との界面近くで欠陥を発生する場合がある。エピタキシ
ャル再充填前の出発表面の何らかのエッチング損傷に起
因してエピタキシャル成長における異常が発生する場合
もある。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、アイソプレーナ即ち同一面上で分離さ
れた活性領域とフィールド領域とを製造する半導体処理
技術及びそのような構成を有する半導体集積回路を提供
することである。本発明の別の目的とするところは、フ
ィールド酸化物領域を陽極処理し且つ酸化し且つ残りの
区域をエピタキシャルシリコンで再充填することにより
半導体装置を製造する技術及びその結果得られる集積回
路を提供することである。本発明の更に別の目的とする
ところは、小型のデバイス幾何学的形状と共に使用する
のに適したアイソプレーナフィールド酸化物分離型領域
により分離されたアイソプレーナ活性領域を製造する半
導体製造処理技術及びその結果得られる半導体集積回路
を提供することである。
【０００８】
【課題を解決するための手段】本発明は、（１００）結
晶方位を持ったウエハの表面上にアイソプレーナ即ち同
一面上に分離された領域を製造することにより集積回路
を製造する方法及びそのような方法により製造された集
積回路を提供するものである。本発明によれば、基板上
に第一エピタキシャル層を形成し、次いでその層をパタ
ーン形成し且つエッチングして該層内に開口を形成す
る。次いで、この第一エピタキシャル層をアノダイズ即
ち陽極処理し且つ酸化する。次いで、該開口内に第二エ
ピタキシャル層を形成する。第一エピタキシャル層を陽
極処理した後で第一エピタキシャル層を酸化処理する前
に第二エピタキシャル層を形成することが可能である。
この第二エピタキシャル層は、第一エピタキシャル層を
陽極処理し且つ酸化処理する前に形成することも可能で
ある。
【０００９】
【実施例】以下に説明する処理ステップ及び構成は、集
積回路を製造するための完全な処理の流れを形成するも
のではない。本発明は、当該技術分野において現在使用
されている集積回路製造技術と関連して実施することが
可能なものであり、従って本発明の理解にとって必要と
思われる処理ステップのみについて説明する。製造過程
中における集積回路の一部の断面を表わす添付の図面は
縮尺通りに描かれたものではなく、本発明の重要な特徴
をより良く理解することが可能であるように描かれてい
る。
【００１０】図１を参照すると、その上に集積回路を形
成すべきシリコン基板１０が示されている。この基板
は、適切な結晶方位を持った単結晶構成体を有するウエ
ハでなければならない。特定の方位を持った面は一連の
３つの数字で表わされるミラー指数として当該技術分野
において知られている。シリコンウエハに対する最も一
般的な２つの結晶方位は（１００）面及び（１１１）面
である。本発明においては、基板は、好適には、（１０
０）方位を持ったウエハからのものとすべきである。該
基板は、爾後の非等方性エッチングプロセス期間中にエ
ッチストップとして作用する従来公知のＰ型ドーパント
でドープさせることが可能である。
【００１１】次いで、従来公知の如く、基板１０上にシ
リコンからなる第一エピタキシャル層１２を成長させ
る。該エピタキシャル層は、下側に存在する基板の結晶
方位と同一の結晶方位（１００）に適合する。該エピタ
キシャル層を、そのエッチング特性を改善するために、
従来公知の如く、Ｎ型ドーパントでドープすることが可
能である。次いで、従来公知の如く、第一エピタキシャ
ル層１２の上に第一マスキング層１４を付着形成する。
該第一マスキング層は、好適には、二酸化シリコン（Ｓ
ｉＯ2 ）か又は窒化シリコン（Ｓｉ3 Ｎ4 ）である。
【００１２】図２を参照すると、次いで、本集積回路を
パターン形成して該第一マスキング層内に開口を形成す
る。第一エピタキシャル層１２をエッチングして、図３
に示す如く、その層内に開口を形成する。このエッチン
グプロセスは、好適には、非等方性エッチングであっ
て、（１１１）結晶方位即ちほぼ５４．７４°の勾配を
もった第一エピタキシャル層の側壁が得られる。使用さ
れるマスキング層に依存してこのプロセスに使用するこ
とが可能な別の非等方性エッチャントとしては、エチレ
ンジアミン、ピロカテコール（ＥＤＰ）苛性ソーダ（Ｎ
ａＯＨ）、水酸化カリウム（ＫＯＨ）又はヒドラジン
（Ｎ2 Ｈ4 ）等がある。次いで、第一マスキング層１４
を公知の方法により除去する。
【００１３】別法としてのエッチングプロセスは、同一
の（１１１）結晶方位を発生するために当該技術分野に
おいて公知の如く、ウェットエッチングとドライエッチ
ングの組合わせからなるものである。ウェット／ドライ
エッチングプロセスは、第一エピタキシャル層１２の側
壁の結晶方位に欠陥を発生させる場合があるので、例え
ばボロン注入等のような該層のパッシベーションがこの
ような欠陥を除去するために必要とされる場合がある。
【００１４】図４を参照すると、ウエハ表面に亘って第
二マスキング層１６を付着形成し、次いで分離した第一
エピタキシャル層１２領域の間の開口内にパターン形成
させる。第二マスキング層１６のパターン形成は、非臨
界的なフォトリソグラフィアライメント（整合）が関与
する。この第二マスキング層１６は、好適には、窒化シ
リコン即ちＳｉ3 Ｎ4 である。第二マスキング層１６の
付着形成及びその後の除去の期間中に下側に存在する第
一エピタキシャル層１２及び基板１０を保護するため
に、第二マスキング層１６を付着形成する前に、第二マ
スキング層１６の下側に約１００乃至２００Åの酸化物
からなる薄い層を成長させるか又は付着形成させること
が可能である。次いで、第一エピタキシャル層１２をア
ノダイズ即ち陽極処理することにより、Ｎ型ドープ層を
有孔性のシリコンへ変換する。Ｎ型ドープエピタキシャ
ル層は、Ｐ型ドープ基板よりも一層早く陽極処理され
る。その後に、第一エピタキシャル層１２を酸化して、
５４．７３°の側壁角度即ち（１１１）結晶方位を持っ
た酸化物からなる分離領域を形成する。
【００１５】酸化前に第一エピタキシャル層１２の分離
された領域を陽極処理することにより、第一エピタキシ
ャル層１２がその同一の容積寸法を維持することを可能
としている。該酸化物は膨張して陽極処理されたエピタ
キシャルシリコンにより占有されていた元の空間を実質
的に充填し、従って集積回路の変形を殆ど又は全く発生
することはない。このシリコンを二酸化シリコンへ変換
する陽極処理は従来公知であり、例えば、発明者がＥ．
Ｊ． Ｚｏｒｉｎｓｋｙ及びＤ．Ｂ． Ｓｐｒａｔｔで
ある「有孔性シリコンの選択的酸化を使用したシリコン
内のエピタキシャル島状部の完全な酸化分離を得るため
の方法（Ｍｅｔｈｏｄ Ｆｏｒ Ｏｂｔａｉｎｉｎｇ
Ｆｕｌｌ Ｏｘｉｄｅ Ｉｓｏｌａｔｉｏｎ Ｏｆ Ｅ
ｐｉｔａｘｉａｌ Ｉｓａｌａｎｄｓ Ｉｎ Ｓｉｌｉ
ｃｏｎ Ｕｔｉｌｉｚｉｎｇ Ｓｅｌｅｃｔｉｖｅ Ｏ
ｘｉｄａｔｉｏｎ Ｏｆ Ｐｏｒｏｕｓ Ｓｉｌｉｃｏ
ｎ）」という名称の１９８６年１２月１６日付で発行さ
れた米国特許第４，６２８，５９１号（米国特許出願第
６６６，６９８号）により詳細に記載されている。この
第二マスキング層１６は、陽極処理用のマスクとして使
用されるものであり、後に除去される。
【００１６】次に、図５を参照すると、第一エピタキシ
ャル層１２の分離された領域の間の活性領域内にエピタ
キシャルシリコンからなる第二層１８を成長させる。こ
の時点において、エピタキシャル層１８からなる領域
は、エピタキシャル領域１２によって分離されたＭＯＳ
装置を製造するのに適したものである。
【００１７】別の実施例では、上述した如く第一エピタ
キシャル層１２を成長させ且つエッチングすることを包
含しており、この場合にも、好適には、第一エピタキシ
ャル層１２はＮ型ドーパントでドープされている。第二
マスキング層１６を付着形成させる。第一エピタキシャ
ル層１２を陽極処理した後に、第二マスキング層１６を
除去する。次いで、第一エピタキシャル層１２の残存す
る分離された領域の間に第二エピタキシャル層１８を成
長させる。次いで、第一エピタキシャル層１２を酸化し
て、図５に示した如く、第二エピタキシャル層１８の周
りに絶縁性領域を形成する。上述したプロセスの更に別
の実施例では、上述した如く、第一エピタキシャル層１
２の成長及びエッチングを包含している。第二マスキン
グ層１６は付着形成しない。第一エピタキシャル層１２
の分離した領域の間に第二エピタキシャル層１８を成長
させる。第一エピタキシャル層１２は、後に、陽極処理
し且つ酸化して、図５に示した如く、エピタキシャル領
域１８の周りに絶縁性領域を形成する。第一エピタキシ
ャル層１２の分離された領域はＮ型ドーパントでドープ
されているので、これらの領域は、第一エピタキシャル
層１２の領域の間の活性領域を再充填するために使用さ
れる第二エピタキシャル層１８よりも一層早い速度で陽
極処理される。
【００１８】図６を参照すると、更に別の方法が示され
ている。基板３０上に第一エピタキシャル層３２を成長
させ、第一マスキング層３４及びエッチ層３２を付着形
成し且つパターン形成する処理ステップは上述したもの
と同一である。結晶方位は上述したものと同一である。
この場合も、エッチング及び陽極処理特性を改善するた
めに、エピタキシャル層３２をＮ型ドーパントでドープ
させることが可能である。
【００１９】次に、第一マスキング層３４上に適合的に
第二マスキング層３６を形成する。この第二マスキング
層３６は、好適には、窒化シリコンか、又は酸化物の薄
い層の上に形成した窒化シリコンである。該窒化シリコ
ンを当該技術分野において公知の方法により付着形成す
る間に該酸化物を成長させるか又は付着形成させること
が可能である。該窒化シリコンの下側に最初に薄い酸化
物の層を形成する場合には、それは、通常、１００乃至
２００Åの間の厚さを有するものである。次いで、ウエ
ハの表面上にポリマ層３８を非適合的に即ち非共形的に
スピンオンさせる。ポリマ層３８は、典型的には、ポリ
イミド又はフォトレジストとすることが可能である。
【００２０】次に、図７を参照すると、好適にはプラズ
マエッチングにより、第二マスキング層３６及びポリマ
層３８をエッチングする。このプロセスの利点の１つ
は、ポリマ層３８をウエハ上にスピンオンさせた後に、
該エッチングステップが自己整合型となるということで
ある。図８を参照すると、第一マスキング層が除去され
ている。次いで、第一エピタキシャル層３２を陽極処理
する。
【００２１】図９を参照すると、好適には、第一エピタ
キシャル層３２の陽極処理の後であるが、その酸化の前
に、ポリマ層３８を除去する。次いで、第一エピタキシ
ャル層３２を酸化する。第二マスキング層３６を除去す
る。この処理段階において、第一エピタキシャル層３２
から形成される酸化物からなる分離された領域が存在し
ている。図１０を参照すると、分離された酸化物からな
る領域の間の活性領域内に第二エピタキシャル層４０を
成長させる。これらの第二エピタキシャル層４０の領域
は、エピタキシャル領域３２により分離されたＭＯＳ装
置を製造するのに適したものである。このプロセスは、
更に、酸化物により横方向が分離されることを必要とす
る任意の装置に対して使用することが可能である。例え
ば、厚いエピタキシャル層は、このプロセスが、高電圧
半導体装置を製造する場合に使用するのに適したものと
することが可能である。
【００２２】図５に示した如く、２つのエピタキシャル
層１２及び１８と図１０に示した如く２つのエピタキシ
ャル層３２及び４０を成長させることにより、爾後のプ
ロセスに対し平坦な表面を形成している。エピタキシャ
ルシリコンを陽極処理し且つ酸化することにより、活性
区域の周りに酸化物からなるアイソプレーナ即ち同一面
上の絶縁性領域を形成している。酸化物からなる絶縁性
領域の間のエピタキシャルシリコン成長即ちエピタキシ
ャル再充填は、装置性能を犠牲とすることなしに又は使
用可能なレイアウト空間を犠牲とすることなしに、装置
を製造するための分離された活性領域を与えている。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の一実施例に基づいた集積回路を製造
する方法の一段階における状態を示した概略断面図。
【図２】 本発明の一実施例に基づいた集積回路を製造
する方法の一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づいた集積回路を製造
する方法の一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づいた集積回路を製造
する方法の一段階における状態を示した概略断面図。
【図５】 本発明の一実施例に基づいた集積回路を製造
する方法の一段階における状態を示した概略断面図。
【図６】 本発明の別の実施例に基づいて集積回路を製
造する過程における一段階における状態を示した概略断
面図。
【図７】 本発明の別の実施例に基づいて集積回路を製
造する過程における一段階における状態を示した概略断
面図。
【図８】 本発明の別の実施例に基づいて集積回路を製
造する過程における一段階における状態を示した概略断
面図。
【図９】 本発明の別の実施例に基づいて集積回路を製
造する過程における一段階における状態を示した概略断
面図。
【図１０】 本発明の別の実施例に基づいて集積回路を
製造する過程における一段階における状態を示した概略
断面図。
【符号の説明】
１０ シリコン基板 １２ 第一エピタキシャルシリコン層 １４ 第一マスキング層 １６ 第二マスキング層 １８ 第二エピタキシャル層

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 集積回路においてアイソプレーナ分離型
    領域を製造する方法において、基板上に第一エピタキシ
    ャル層を形成し、前記第一エピタキシャル層上に第一マ
    スキング層を形成し、前記第一マスキング層をパターン
    形成し、前記第一エピタキシャル層をエッチングし、開
    口内に第二マスキング層を形成し、前記第一エピタキシ
    ャル層を陽極処理し、前記第一エピタキシャル層を酸化
    し、前記第二マスキング層を除去し、開口内に第二エピ
    タキシャル層を形成する、上記各ステップを有すること
    を特徴とする方法。
  2. 【請求項２】 請求項１において、前記基板内にＰ型ド
    ーパントが注入されていることを特徴とする方法。
  3. 【請求項３】 請求項１において、前記第一エピタキシ
    ャル層をＮ型ドーパントでドープすることを特徴とする
    方法。
  4. 【請求項４】 請求項１において、前記第一エピタキシ
    ャル層をエッチングした後に前記第一マスキング層を除
    去することを特徴とする方法。
  5. 【請求項５】 請求項１において、前記第一エピタキシ
    ャル層を陽極処理した後に前記第一マスキング層を除去
    することを特徴とする方法。
  6. 【請求項６】 請求項１において、前記第一マスキング
    層が二酸化シリコンであることを特徴とする方法。
  7. 【請求項７】 請求項１において、前記第一マスキング
    層が窒化シリコンであることを特徴とする方法。
  8. 【請求項８】 請求項１において、前記第二マスキング
    層が窒化シリコンであることを特徴とする方法。
  9. 【請求項９】 請求項１において、前記基板の結晶方位
    が（１００）面であることを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記エッチングス
    テップが、（１１１）面の結晶方位を持った側壁を形成
    することを特徴とする方法。
  11. 【請求項１１】 請求項１０において、前記エッチング
    ステップが、（１１１）結晶方位を持った側壁を発生す
    る非等方性エッチングであることを特徴とする方法。
  12. 【請求項１２】 請求項１１において、前記非等方性エ
    ッチャントがＥＤＰであることを特徴とする方法。
  13. 【請求項１３】 請求項１０において、前記エッチング
    ステップが、（１１１）結晶方位を持った側壁を発生す
    るウェットエッチングとドライエッチングとの結合エッ
    チングであることを特徴とする方法。
  14. 【請求項１４】 請求項１３において、更に、前記側壁
    をパッシベーションするステップを有することを特徴と
    する方法。
  15. 【請求項１５】 請求項１４において、前記パッシベー
    ションステップがボロン注入であることを特徴とする方
    法。
  16. 【請求項１６】 集積回路においてアイソプレーナ分離
    型領域を製造する方法において、基板上に第一エピタキ
    シャル層を形成し、前記第一エピタキシャル層をパター
    ン形成して分離型領域を形成し、前記分離型領域の間に
    第二エピタキシャル層を形成し、前記第一エピタキシャ
    ル層を酸化する、上記各ステップを有することを特徴と
    する方法。
  17. 【請求項１７】 請求項１６において、前記第二エピタ
    キシャル層を形成する前に前記第一エピタキシャル層を
    陽極処理することを特徴とする方法。
  18. 【請求項１８】 請求項１７において、窒化シリコンか
    らなる第二マスキング層を前記第一エピタキシャル層の
    陽極処理の前に付着形成し、且つ前記第一エピタキシャ
    ル層の陽極処理後に除去することを特徴とする方法。
  19. 【請求項１９】 請求項１６において、前記第二エピタ
    キシャル層を形成する前に前記第一エピタキシャルを陽
    極処理することを特徴とする方法。
  20. 【請求項２０】 請求項１６において、前記第一エピタ
    キシャル層をパターン形成する前に前記第一エピタキシ
    ャル層上に第一マスキング層を形成することを特徴とす
    る方法。
  21. 【請求項２１】 請求項２０において、前記第一エピタ
    キシャル層をパターン形成した後に前記第一マスキング
    層を除去することを特徴とする方法。
  22. 【請求項２２】 請求項１６において、前記基板の結晶
    方位が（１００）面であることを特徴とする方法。
  23. 【請求項２３】 請求項２２において、前記エッチング
    ステップが非等方性エッチングであり、側部が（１１
    １）面の結晶方位を有することを特徴とする方法。
  24. 【請求項２４】 集積回路において、基板が設けられて
    おり、酸化物領域により分離されて前記基板上に配設し
    てエピタキシャル領域が設けられており、前記エピタキ
    シャル領域は反転した台形形状を有しておりその底部に
    おけるよりもその頂部においてより幅広であることを特
    徴とする集積回路。
  25. 【請求項２５】 請求項２４において、前記基板が（１
    ００）面の結晶方位を有することを特徴とする集積回
    路。
  26. 【請求項２６】 請求項２４において、前記エピタキシ
    ャル領域の側壁が（１１１）面の結晶方位を有すること
    を特徴とする集積回路。
  27. 【請求項２７】 集積回路においてアイソプレーナ分離
    型領域を製造する方法において、基板上に第一エピタキ
    シャル層を形成し、前記第一エピタキシャル層をパター
    ン形成して分離された領域を形成し、前記第一エピタキ
    シャル層を酸化し、前記分離された領域の間に第二エピ
    タキシャル層を形成する、上記各ステップを有すること
    を特徴とする方法。
  28. 【請求項２８】 請求項２７において、前記第一エピタ
    キシャル層が酸化ステップの前に陽極処理されることを
    特徴とする方法。
  29. 【請求項２９】 集積回路においてアイソプレーナ分離
    型領域を製造する方法において、基板上に第一エピタキ
    シャル層を形成し、前記第一エピタキシャル層上に第一
    マスキング層を形成し、前記第一マスキング層をパター
    ン形成し、前記第一エピタキシャル層をエッチングし、
    ウエハの表面上にポリマ層を形成し、前記ポリマ層をエ
    ッチングし、前記第一マスキング層を除去し、前記第一
    エピタキシャル層を陽極処理し、前記第一エピタキシャ
    ル層を酸化し、開口内に第二エピタキシャル層を形成す
    る、上記各ステップを有することを特徴とする方法。
  30. 【請求項３０】 請求項２９において、前記第一エピタ
    キシャル層の陽極処理の後に前記ポリマ層を除去するこ
    とを特徴とする方法。
  31. 【請求項３１】 請求項２９において、前記ポリマ層を
    形成する前に第二マスキング層を形成することを特徴と
    する方法。
  32. 【請求項３２】 請求項３１において、前記第二マスキ
    ング層が窒化シリコンであることを特徴とする方法。
  33. 【請求項３３】 請求項３１において、前記第二マスキ
    ング層が酸化物層及びその上に形成した窒化シリコン層
    であることを特徴とする方法。
  34. 【請求項３４】 請求項３１において、前記第二マスキ
    ング層が形成される場合には前記第一エピタキシャル層
    の陽極処理の前に前記ポリマ層を除去することを特徴と
    する方法。
  35. 【請求項３５】 請求項３１において、前記第二マスキ
    ング層が形成される場合には前記第一エピタキシャル層
    を陽極処理した後に前記ポリマ層を除去することを特徴
    とする方法。
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