KR20020034471A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 베어 웨이퍼에 산화막을 증착한 후, 액티브 영역으로 사용하고자 하는 부분을 식각 공정으로 개방시키고, 선택적 실리콘 에피텍셜 성장 기술을 이용하여 개방된 부분에 에피 실리콘층을 형성하여 액티브 영역을 형성하므로, 액티브 영역의 크기를 임의로 조절할 수 있을 뿐만 아니라, 디자인 룰이 작아짐에 따라 나타나는 트렌치형 소자 분리막 형성에 필요한 산화막의 갭 필링의 어려움을 해결하여 트랜지스터의 제작을 용이하게 할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관하여 기술된다.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a device isolation film in a semiconductor device}

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 선택적 실리콘 에피텍셜 성장(selective silicon epitaxial growing) 기술을 이용하여 소자 분리막을 정의(define)하는 액티브 영역을 형성하므로, 액티브 영역의 크기를 임의로 조절할 수 있을 뿐만 아니라, 디자인 룰이 작아짐에 따라 나타나는 트렌치형 소자 분리막 형성에 필요한 산화막의 갭 필링의 어려움을 해결하여 트랜지스터의 제작을 용이하게 할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.

일반적으로, 반도체 소자의 제조 공정에서 소자와 소자간을 전기적으로 분리시키기 위한 소자 분리막 형성 공정이 필수 적이다. 가장 일반적인 소자 분리막 형성 공정은 소자간 분리 지역에 산화 방지층 패턴을 형성한 후 반응로에서 산화막을 성장시키는 필드 산화공정이다. 그런데, 이러한 공정 방법은 열확산 공정 방법을 사용하여 수직적 절연을 위한 산화시 수평으로의 확산으로 인하여 수직 방향을 전기적으로 절연하는 방법으로는 한계가 있다. 또한, 산화시 실리콘 표면으로부터 상단에 성장한 필드 산화막은 이후 평탄화 공정에 악 영향을 끼친다. 이러한 문제를 해결하기 위하여 소자간 분리 방법으로 트렌치 및 매립(trench and refill) 방법이 사용되나, 이러한 분리 공정 방법은 포토레지스트막 형성, 트렌치 식각, 산화막 매립, 폴리 실리콘 증착 등의 다 단계의 공정을 거쳐야만 소자간 분리가 가능하여 이러한 공정의 복잡성으로 인하여 생산성이 낮아지는 단점이 있고, 또한 이러한 분리 공정 방법은 소자의 고집적화로 디자인 룰이 작아짐에 따라 나타나는 트렌치형 소자 분리막 형성에 필요한 산화막의 갭 필링의 어려움으로 소자의 고집적화 실현을 불가능하게 한다.

따라서, 본 발명은 선택적 실리콘 에피텍셜 성장 기술을 이용하여 소자 분리막을 정의하는 액티브 영역을 형성하므로, 액티브 영역의 크기를 임의로 조절할 수 있을 뿐만 아니라, 디자인 룰이 작아짐에 따라 나타나는 트렌치형 소자 분리막 형성에 필요한 산화막의 갭 필링의 어려움을 해결하여 트랜지스터의 제작을 용이하게 할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 그 목적이 있다.

본 발명의 다른 목적은 소자의 고집적화를 실현할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 웨이퍼 전체면에 산화막을 형성하는 단계; 상기 산화막의 일부분을 식각하여 액티브 영역의 상기 웨이퍼 부분을 개방시키는 단계: 상기 웨이퍼의 개방된 부분에 에피-실리콘층을 형성하는 단계; 상기 에피-실리콘층을 포함한 전체 구조상에 절연막을 형성하는 단계; 및 상기 절연막을 화학적 기계적 연마 공정으로 상기 에피-실리콘층의 상단면이 노출될때까지 연마하여 상기 에피-실리콘층으로 된 액티브 영역을 형성하고, 이로 인하여 액티브 영역과 액티브 영역사이에 존재하는 상기 산화막이 소자 분리막이 되는 단계를 포함하여 이루어지는 것을 특징으로 한다.

상기에서, 산화막은 400 내지 5000Å의 두께로 형성하고, 절연막은 열 산화막이나 질화막 또는 얇은 열 산화막과 두꺼운 질화막의 조합으로 형성한다.

도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 도시한 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11: 웨이퍼12: 산화막

13: 포토레지스트 패턴14: 에피-실리콘층

15: 위크 포인트16: 절연막

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.

도 1a를 참조하면, 베어(bare) 상태의 웨이퍼(11) 전체면에 산화막(12)을 형성한다. 산화막(12) 상에 액티브 영역이 형성될 부분이 개방된 포토레지스트 패턴(13)을 형성한다. 포토레지스트 패턴(13)을 식각 마스크로 한 식각 공정으로 산화막(12)을 패터닝하여 액티브 영역의 웨이퍼(11) 부분을 개방시킨다.

상기에서, 산화막(12)은 400 내지 5000Å의 두께로 형성하며, 이 두께가 실제 소자 분리막의 두께가 되기 때문에 각 소자의 특성에 따라 조절 가능하다. 웨이퍼(11)와 산화막(12)과의 경계면의 특성을 향상시키기 위해 열 산화막(thermal oxide film)을 20 내지 2000Å의 두께로 형성시킬 수 있다.

도 1b를 참조하면, 포토레지스트 패턴(13)을 제거한 후, 선택적 실리콘 에피텍셜 성장 기술을 적용하여 웨이퍼(11)의 개방된 부분에 에피-실리콘층(14)을 성장시킨다.

상기에서, 선택적 실리콘 에피텍셜 성장은 전도체만이 에피텍셜 성장이 가능하고 부도체는 에피텍셜 성장이 불가능한 특성이 있어, 에피-실리콘층(14)은 실리콘이 아래 웨이퍼(11)의 실리콘과 에피텍셜하게 성장하여 형성된다. 그런데, 실리콘이 성장되면서 산화막(12)과의 경계면, 특히 장축 코너(corner)의 경계면에서 실리콘이 적게 성장하는 부분이 발생하여 위크 포인트(weak points; 15)가 형성된다.

도 1c를 참조하면, 위크 포인트(15)의 골 부분을 메워주기 위하여, 에피-실리콘층(14)을 포함한 전체 구조상에 절연막(16)을 형성한다.

상기에서, 위크 포인트(15)를 메워주는 이유는 코너 부분에 후속 비트 라인 콘택(bit line contact) 또는 스토러지 노드 콘택(storage node contact)이 형성될 때 실리콘의 과도 손실(over loss)을 막기 위해서이다. 절연막(16)은 열 산화막이나 질화막 또는 얇은 열 산화막과 두꺼운 질화막의 조합으로 형성한다. 얇은 열 산화막은 그 두께를 20 내지 500Å의 범위로 하고, 두꺼운 질화막은 100 내지 5000Å의 범위로 한다.

도 1d를 참조하면, 절연막(16)을 화학적 기계적 연마(CMP) 공정으로 에피-실리콘층(14)의 상단면이 노출될때까지 연마하여 에피-실리콘층(14)으로 된 액티브 영역을 형성하고, 이로 인하여 액티브 영역과 액티브 영역사이에 존재하는 산화막(12)이 소자 분리막이 된다.

상술한 바와 같이, 본 발명은 베어 웨이퍼에 산화막을 증착한 후, 액티브 영역으로 사용하고자 하는 부분을 식각 공정으로 개방시키고, 선택적 실리콘 에피텍셜 성장 기술을 이용하여 개방된 부분에 에피 실리콘층을 형성하여 액티브 영역을 형성하므로, 액티브 영역의 크기를 임의로 조절할 수 있을 뿐만 아니라, 디자인 룰이 작아짐에 따라 나타나는 트렌치형 소자 분리막 형성에 필요한 산화막의 갭 필링의 어려움을 해결하여 트랜지스터의 제작을 용이하게 할 수 있고, 소자의 고집적화를 실현할 수 있다.

Claims (6)

1. 웨이퍼 전체면에 산화막을 형성하는 단계;

   상기 산화막의 일부분을 식각하여 액티브 영역의 상기 웨이퍼 부분을 개방시키는 단계:

   상기 웨이퍼의 개방된 부분에 에피-실리콘층을 형성하는 단계;

   상기 에피-실리콘층을 포함한 전체 구조상에 절연막을 형성하는 단계; 및

   상기 절연막을 화학적 기계적 연마 공정으로 상기 에피-실리콘층의 상단면이 노출될때까지 연마하여 상기 에피-실리콘층으로 된 액티브 영역을 형성하고, 이로 인하여 액티브 영역과 액티브 영역사이에 존재하는 상기 산화막이 소자 분리막이 되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
2. 제 1 항에 있어서,

   상기 산화막은 400 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
3. 제 1 항에 있어서,

   상기 웨이퍼와 상기 산화막과의 사이에 열 산화막을 형성하는 단계를 더 포함하는 것을 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
4. 제 3 항에 있어서,

   상기 열 산화막은 20 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
5. 제 1 항에 있어서,

   상기 절연막은 열 산화막이나 질화막 또는 얇은 열 산화막과 두꺼운 질화막의 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
6. 제 5 항에 있어서,

   상기 얇은 열 산화막은 그 두께를 20 내지 500Å의 범위로 하고, 상기 두꺼운 질화막은 100 내지 5000Å의 범위로 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.