KR100400286B1 - 반도체 소자의 소자 분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 스페이서 식각특성을 이용하여 트랜치 식각시 스페이서를 희생시키면서 식각이 진행되도록 하여 소자분리용 산화막의 토폴로지를 개선할 수 있고, 이로 인하여 트랜지스터의 실패율을 감소시킬 뿐 아니라 차세대 리소그라피 기술을 채용하지 않고도 액티브 영역의 면적을 크게 확보할 수 있어 얕은 트랜치를 이용한 소자분리공정을 사용하는 반도체 소자의 개발 기간을 경제적으로 단축시킬 수 있다.

Description

반도체 소자의 소자 분리막 형성방법

본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 특히 얕은 깊이의 트랜치(shaloow trench)를 이용한 소자분리공정시 소자 분리 산화막의 토폴로지(Topology)를 개선할 수 있고 액티브 영역의 면적을 확보함으로써 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리 방법에 관한 것이다.

일반적으로 얕은 깊이의 트랜치를 이용하여 소자분리를 하는 공정에 있어서는 소자분리용 산화막의 토폴로지를 개선시킴과 동시에 액티브 면적을 확보하기 위한 방법 중의 하나로서 스페이서(spacer)를 식각 장벽(barrier)으로 하여 트랜치 식각을 수행한다.

이 경우 스페이서로 인해 트랜치의 단차비(aspect ratio)가 커지게 되어 후속 소자분리용 산화막의 스텝 커버리지(tep coverage)가 나빠지는 결과를 초래하게 된다.

상기와 같은 현상을 방지하기 위해 종래에는 트랜치 식각 후에 스페이서를 제거하는 공정을 추가로 실시하게 되는데, 이 경우 스페이서 제거 공정이 추가됨에 따라 수율이 저하되고 제조경비 또한 증가되어 생산성을 저하시키게 되는 문제점이 있다.

이하, 종래의 기술에 따라 얕은 깊이의 트랜치를 이용한 반도체 소자의 소자 분리 기술에 대해 첨부 도면을 참조하여 설명하면 다음과 같다.

도 1a 내지 도 1e 는 종래의 기술에 따른 반도체 소자의 소자분리 제조 공정도이다.

도 1a 를 참조하면, 먼저 실리콘 기판(11) 상부에 하부 패드 산화막(12)과 상부 절연막(pad layer)(13)을 형성하고, 상기 상부 절연막(13)을 식각하여 소자분리용 패턴을 형성한다.

그 다음 상기 소자분리용 패턴의 절연막(13) 식각부위의 측면에 스페이서를 형성한다.

이때 상기에서 상부 절연막(13)으로는 실리콘 질화막 또는 실리콘 산화막을 사용할 수 있으며, 스페이서(14)도 질화막 또는 산화막을 사용할 수 있다.

도 1b 를 참조하면, 상부 패드 산화막(12)과 스페이서(14)를 식각 장벽으로하여 노출된 실리콘 기판(11)을 식각하여 트랜치(15)를 형성한다.

도 1c 를 참조하면, 전체구조 상부에 소자 분리용 산화막(16)을 소정두께로 증착한다.

이때 형성된 트랜치(15)의 높은 단차비(high aspect ratio)에 기인한 스텝 카버리지 불량으로 소자분리용 산화막(16)내에 보이드(void)(17)가 형성된다.

도 1d 를 참조하면, 상기 소자분리 산화막(16)을 평탄화 식각하여 상부 절연막(13)이 노출되도록 한다.

도 1e 를 참조하면, 상기 노출된 상부 절연막(13)을 제거하여 얕은 깊이의 트랜치를 이용한 소자분리 공정이 완료된다.

그러나 상기와 같은 종래의 기술에 있어서는 소자분리용 산화막(16) 증착시 트랜치의 높은 단차비에 의한 스텝커버리지가 불량하여 증착된 소자분리 산화막(16) 내에 보이드(17)가 형성되며, 상기 내재된 보이드는 결국 반도체 소자의 제조수율 및 신뢰성을 저하시키는 요인으로 작용하게 되는 문제점이 있다.

따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 본 고안의 목적은 스페이서 식각특성을 이용하여 트랜치 식각시 스페이서를 희생시키면서 식각이 진행되도록 하여 소자분리용 산화막의 토폴로지를 개선할 수 있고 액티브 영역의 면적을 확보함으로써 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리 방법을 제공함에 있다.

도 1a 내지 도 1e 는 종래의 기술에 따른 반도체 소자의 소자분리막 제조 공정도

도 2a 내지 도 2e 는 본 발명의 기술에 따른 반도체 소자의 소자분리막 제조 공정도

◈ 도면의 주요부분에 대한 부호의 설명

11,31 : 실리콘 기판 12,32 : 패드 산화막

13,33 : 상부 절연층 14,34 : 스페이서막

15,35 : 트랜치

상기 목적을 달성하기 위하여, 본 발명은

실리콘 기판 상부에 하부 패드 산화막과 상부 절연막을 차례로 형성하는 단계와,

상기 상부 절연막을 식각하여 소자분리용 절연막 패턴을 형성하는단계와,

상기 상부 절연막 패턴에 대한 고 선택비 식각이 가능한 스페이서를 형성하는 단계와,

상기 패드 산화막과 스페이서를 식각 장벽으로 하여 노출된 실리콘 기판을 소정깊이까지 식각하여 트랜치를 형성하되, 상기 트랜치 식각시 상기 스페이서도 함께 식각되어 없어지도록 하는 단계와,

전체구조 상부에 소자 분리용 산화막을 소정두께로 증착하는 단계와,

상기 소자분리 산화막을 상부 절연막이 노출되기까지 평탄화 식각하는 단계와,

상기 노출된 상부 절연막을 제거하는 단계로 구성되는 반도체 소자의 소자 분리막 형성방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.

도 2a 내지 도 2e 는 본 발명의 기술에 따른 반도체 소자의 소자분리 제조 공정도이다.

도 2a 를 참조하면, 실리콘 기판(31) 상부에 하부 패드 산화막(32)과 상부 절연막(pad layer)(33)을 형성하고, 상기 상부 절연막(33)을 식각하여 소자분리용 절연막 패턴을 형성한다.

그 다음 상기 상부 절연막 패턴(33)에 대한 고 선택비 식각이 가능한 스페이서(34)를 소자분리용 패턴의 절연막(33) 식각부위의 측면에 형성한다. 이때 상기 스폐이서(34)의 폭은 게이트 산화막 형성 전 까지의 크리닝 공정을 거치더라도 소자분리 산화막(36)의 하부 측면에 마이크로 트랜치(micro trench) 발생을 억제할 수 있을 정도의 크기로 한다.

한편, 상기에서 상부 절연막(33)으로는 실리콘 질화막 또는 실리콘 산화막을 사용할 수 있으며, 상기 스페이서(34)도 질화막이나 산화막 또는 폴리실리콘을 사용할 수 있다.

도 2b 를 참조하면, 상부 패드 산화막(32)과 스페이서(34)를 식각 장벽으로하여 노출된 실리콘 기판(31)을 식각하여 트랜치(35)를 형성한다.

이때, 상기 트랜치 식각시 상기 스페이서(34)도 함께 식각되어 없어지게 되므로 스페이서(34) 폭에 의한 개방영역(Open Area)이 좁아지는 것이 없어지게된다.

따라서 후속 공정에서 이루어질 소자분리용 산화막 증착시 스텝 커버리지 불량에 따른 보이드의 형성을 방지할 수 있는 토폴로지를 형성할 수 있게 된다.

또한 상기 트랜치 식각은 비등방성 식각 조건으로 수행되므로 식각 도중에 스페이서(34) 폭은 변하지 않아 상부 절연막(33)과 스페이서(34)는 실리콘 기판(31)에 대한 식각장벽의 역할을 계속 수행할 수 있게 되고, 스페이서(34)의 폭이 변하기 시작하여 스페이서(34)가 완전히 제거되는 식각 말기의 단계에서는 높은 식각 선택비를 가지고 있는 하부 패드 산화막(32)이 실리콘 기판(31)에 대한 식각장벽 역할을 하게 되어 원하는 형상의 트랜치 프로파일을 유지하게 된다.

도 2c 를 참조하면, 전체구조 상부에 소자 분리용 산화막(36)을 소정두께로 증착한다.

이때 상기 트랜치(35)는 그 단차비가 최초의 높은 상태에서 스페이서가 식각되어짐에 따라 완화되어 소자분리용 산화막(36) 증착시 양호한 스텝 커버리지를 나타낸다.

도 2d 를 참조하면, 상기 소자분리 산화막(36)을 평탄화 식각하여 상부 절연막(33)이 노출되도록 한다.

도 2e 를 참조하면, 상기 노출된 상부 절연막(33)을 제거한다.

상기와 같이 트랜치를 이용하여 소자분리막을 형성한 본 발명의 기술에서는 상기 도 2e 에 도시된 바와같이, 소자분리용 산화막(36) 측면부분(t 부분)이 확보되어 후속 습식 산화막 제거시 소자분리용 산화막(36)의 토폴로지가 악화되는 것을 방지함과 동시에, 액티브 영역의 면적이 보다 크게 확보됨을 알 수 있다.

또한 소자분리용 산화막(36)내에는 보이드가 전혀 형성되지 않게된다.

이상 상술한 바와같이, 본 발명에 따른 반도체 소자의 소자분리 방법은 스페이서 식각특성을 이용하여 트랜치 식각시 스페이서를 희생시키면서 식각이 진행되도록 하여 소자분리용 산화막의 토폴로지를 개선할 수 있고, 이로 인하여 트랜지스터의 실패율(fail rate)을 감소시킬 뿐 아니라 차세대 리소그라피( lithograph)기술을 채용하지 않고도 액티브 영역의 면적을 크게 확보할 수 있어 얕은 트랜치를 이용한 소자분리공정을 사용하는 반도체 소자의 개발 기간을 경제적으로 단축시킬 수 있다.

Claims (7)

1. 반도체 소자의 소자 분리막 형성방법에 있어서,

   실리콘 기판 상부에 하부 패드 산화막과 상부 절연막을 차례로 형성하는 단계와,

   상기 상부 절연막을 식각하여 소자분리용 절연막 패턴을 형성하는단계와,

   상기 상부 절연막 패턴에 대한 고 선택비 식각이 가능한 스페이서를 형성하는 단계와,

   상기 패드 산화막과 스페이서를 식각 장벽으로 하여 노출된 실리콘 기판을 소정깊이까지 식각하여 트랜치를 형성하되, 상기 트랜치 식각시 상기 스페이서도 함께 식각되어 없어지도록 하는 단계와,

   전체구조 상부에 소자 분리용 산화막을 소정두께로 증착하는 단계와,

   상기 소자분리 산화막을 상부 절연막이 노출되기까지 평탄화 식각하는 단계와,

   상기 노출된 상부 절연막을 제거하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
2. 제 1 항에 있어서, 상기 스페이서 식각과 트랜치 식각은 동일한 식각조건으로 하여 연속적으로 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
3. 제 1 항에 있어서, 상기 상부 절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
4. 제 1 항에 있어서, 상기 스페이서는 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
5. 제 1 항에 있어서, 상기 스페이서 식각과 트랜치 식각이 이루어지는 동안 실리콘 기판에 대한 식각장벽 역할을 계속 수행할 수 있도록 스페이서 폭이 유지되도록 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
6. 제 1 항에 있어서, 상기 트랜치 식각시 스페이서의 폭이 변화되기 시작하는 식각 말기 단계에서 고 식각 선택비를 갖는 하부 패드 산화막이 실리콘 기판에 대한 식각장벽이 되도록 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
7. 제 1 항에 있어서, 상기 스페이서의 폭은 소자분리용 산화막의 하부 측면부에 마이크로 트랜치 발생을 억제할 수 있을 정도의 크기로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.