KR980012259A - 트랜치를 이용한 반도체 장치의 소자분리방법 - Google Patents

Abstract

트랜치를 이용한 반도체 장치의 소자분리 방법을 개시하고 있다. 반도체 기판 상에 제1 물 질층, 상기 제1 물질층에 비해 식각선택비가 큰 제2 물질층, 및 제3 물질층을 차례로 형성하고, 상기 적층된 층들을 차례로 식각하여 상기 기판을 부분적으로 노출시킴으로써 소자분리영역을 한정한 다음, 패터닝된 상기 제1 물질층, 제2 물질층 및 제3 물질층 측벽에 스페이서를 형성한다. 이어서, 상기 제1물질층, 제2 물질층 및 제3 물질층과 그 측벽에 형성된 스페이서를 마스크로하여 소자분리영역 내에 노출된 상기 기판을 소정깊이와 폭을 갖도록 식각하고, 다시 소정깊이로 식각하여 소자분리를 위한 트랜치를 형성한 다음, 상기 제3 물질층만을 선택적으로 습식식각하여 제3 물질층 아래에 언더컷을 형성한다. 다음, 언더컷이 형성된 상기 결과물 상에 절연물을 침적한 다음, 평탄화공정을 수행하여 상기 트랜치 및 언더컷을 매몰하는 소자분리막을 형성하고, 상기 질화막을 제거한다. 따라서, 누설전류 발행을 억제하여 소자 특성 저화를 방지할 수 있다.

Description

트랜치 이용한 반도체 장치의 소자분리방법

본 발명은 반도체 장치의 소자분리 방법에 관한 것으로, 특히 트랜치를 채우고 있는 필드산화막 모서리 부분의 프로파일을 개선하여 소자의 특성을 향상시킬 수 있는 반도체 장치의 트랜치 소자분리방법에 관한 것이다.

반도체 장치의 소자분리 기술로서 종래에는, 국부적 산화(LOCaL Oxidation of Silicon, 이하 LOCOS라 한다)방법이 일반적으로 사용되어 왔다. 이는, 비활성영역, 즉 소자분리영역의 실리콘 기판에 세미리세스(semi-recess)된 소자분리막을 형성하는 방식으로서, 그 제조방법이 간단하나 활성영역 측으로 파고드는 모양으로 형성되는 버즈빅(Bird's beak)을 발생시키기 때문에 서브 마이크론급의 소자분리막 제조방법으로는 부적당하다.

상기 LOCOS 방법의 문제점을 개선하기 위하여 반도체 기판 내에 트랜치를 형성한 소자분리방법이 제안되어있다.

도 1 내지 도 4를 참조하여 종래 기술에 의한 반도체 장치의 트랜치 소자분리방법을 설명한다.

먼저, 반도체 기판(1) 상에 패드 산화막(3), 질화막(5)을 차례로 증착하고, 질화막(5)위에 포토레지스트를 도포한 후, 노광 및 현상하여 트랜치 형성을 위한 포토레지스트 패턴(7)을 형성한다(도 1).

이어서, 상기 포토레지스트패턴(7)을 식각마스크로하여 질화막(5) 및 패드 산화막(3)을 차례로 식각한 다음, 반더체 기판(1)을 건식 식각하여 트랜치(t)를 형성한다(도 2).

다음, 상기 포토레지스트 패턴(7)을 제거하고, 그 결과물 상에 절연물을 증착한 다음 상기 질화막(5)이 노출될때까지 화학-기계적 연마 공정을 실시하여 상기 트랜치(t)를 매몰하는 절연층(9)을 형성한다(도 3).

상기 질화막(5) 및 패드 산화막(3)을 차례로 제거한다(도 4).

상기와 같은 종래의 트랜치 소자분리방법에 따르면, 트랜치 형성시 활성 영역을 보호하기 위해 사용된 질화막이나 패드산화막을 제거하기 위한 식각공정시, 트랜치를 채우고 있는 물질의 측면이 식각되어 트랜치 상단모서리에 "v" 자형의 홈이 형성된다.

이로 인해, 활성 영역과 소자분리영역의 경계부분에 형성되는 게이트 산화막이 얇게 형성되고, 게이트전극에 전압이 인가되면, 이 모서리에 전계가 집중되게 된다. 따라서, 누설전류 증가 등 소자의 특성이 저하된다.

본 발명의 이루고자하는 기술적 과제는 트랜치를 채우고 있는 필드산화막 모서리 부분의 프로파일을 개선하여 소자의 특성 저하를 방지할 수 있는 반도체 장치의 트랜치 소자분리방법을 제공하는 것이다.

제1도 내지 제4도는 종래 기술에 의한 반도체 장치의 트랜치 소자분리방법을 설명하기 위해

도시한 단면도들이다.

제5도 내지 제11도는 본 발명의 일 실시예에 따른 반도체 장치의 트랜치 소자분리방법을 설명하기 위해 도시한 단면도들이다.

상기 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 제1 물질층, 상기 제1 물질층에 비해 식각선택비가 큰 제2 물질층, 및 제3 물질층을 차례로 형성하는 제1 단계; 상기 제3 물질층, 제2 물질층을 차례로 식각하여 상기 기판을 부분적으로 노출시킴으로써 소자분리영역을 한정하는 제2 단계; 패터닝된 상기 제1 물질층, 제2 물질층 및 제3 물질층 측별에 스페이서를 형성하는 제3 단계; 상기 제1 물질층, 제2 물질층 및 제3물질층과 그 측벽에 형성된 스페이서를 마스크로하여 소자분리영역 내에 노출된 상기 기판을 소정깊이와 폭을 갖도록 식각하는 제4 단계; 상기 제1 물질층, 제2 물질층 및 제3 물질층과 그 측벽에 형성된 스페이서를 마스크로하여 상기 기판을 소정깊이로 식각하여 소자분리를 위한 트랜치를 형성하는 제5 단계; 상기 제2 물질층만을 선택적으로 습식하여 제3 물질층 아래에 언더컷을 형성하는 제6 단계; 언더컷이 형성된 상기 결과물 상에 절연물을 침적한 다음, 평탄화공정을 수행하여 상기 트랜치 및 언더컷을 매몰하는 소자분리막을 형성하는 제7단계; 및 상기 질화막을 제거하는 제8 단계를 구비하는 것을 특징으로 하는 트랜치 소자분리방법을 제공한다.

여기서, 상기 제4 단계에서의 상기 기판 식각은 등방성 건식식각을 이용하고, 상기 제5 단계에서의 상기 기판식각은 이방성 건식식각을 이용하는 것이 바람직하다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 상세히 설명한다.

도 5 내지 도 11는 본 발명의 일 실시예에 따른 반도체 장치의 트랜치 소자분리방법을 설명하기 위한 단면도들이다.

도 5를 참조하면, 먼저 반도체 기판(50) 상에 절연물들, 예컨대 산화물, 질화물 및 산화물을 순차적으로 적층하여 100Å 두께의 제1 산화막(52), 2000Å 두께의 질화막(54) 및 1500Å 두게의 제2 산화막(56)을 차례로 형성한다. 이어서, 상기 제2 산화막(56) 상에 포토레지스트를 도포하고 패터닝하여 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이를 마스크로하여 제2 산화막(56), 질화막(54) 및 제1 산화막(52)을 패터닝함으로써 소자분리영역의 상기 기판을 부분적으로 노출시킨다.

도 6를 참조하면, 상기 결과물 상에 절연물, 예컨대 PSG를 700Å 정도의 두께를 갖도록 침적한 다음 이방성 건식식각을 수행하여 그 폭이 600Å∼700Å 정도되는 스페이서(58)를 상기 패터닝된 제2 산화막(56), 질화막(54) 및 제1 산화막 (52)의 측벽에 형성한다.

도 7를 참조하면, 상기 제2 산화막(56)과 스페이서(58)를 마스크로하고 화학건식식각(Chemical Dry Etch)과 같은 등방성 건식식각 방법을 이용하여 상기 기판(50) 표면을 약 1500Å 정도 식각한다. 이때, 수평방향으로도 약 700Å 정도가 식각된다.

도 8를 참조하면, 상기 제2 산화막(56)과 스페이서(58)를 마스크로 그대로 사용하고 식각방법을 이방성 건식식각 방법으로 바꾼 다음 상기 기판(50)을 3500Å∼4000Å 정도의 깊이를 갖는 트랜치(T)를 형성한다.

도 9를 참조하면, 산화물과 PSG 와의 습식식각 선택비가 큰 에쳔트, 예를 들어 산화물과 PSG 와의 식각선택비가 1:40인 SC1과 같은 에쳔트를 이용하여 상기 스페이서(58)를 제거한다. 다음, 질화막 에쳔트, 예를 들면 인산(H2PO4)을 이용하여 상기 질화막(54)을 선택적으로 식각하여 제2 산화막(56) 아래에 언더컷(C)을 형성한다. 이때, 700Å 정도의 언더컷을 형성하기 위해서는 150℃에서 15분 정도 끓인 인산을 사용한다.

이때, 상기 스페이서(58)를 제거한 후, 트랜치 형성시 실리콘 기판이 받은 손상의 영향을 감소시키고 트랜치표면을 균일하게 하기 위하여, 예컨대 열산화공정을 진행하여 산화막을 형성하는 공정을 수행할 수 있다. 이 경우, 질화막 언더컷(C)을 만들기 전, 산화물 에쳔트를 이용하여 질화막 표면에 형성된 산화막을 먼저 제거한다.

도 10를 참조하면, 언더컷(C)이 형성된 결과물 상에 절연물, 예컨대 불순물이 도우프되지 않은 산화물을 7000Å 정도의 두께 침적한 다음 상기 질화막(54)이 드러나도록 CMP 공정을 수행하여 상기 트랜치(T) 및 언더컷(C)을 매몰하는 필드산화막(60)을 형성한다.

도 11을 참조하면, 상기 질화막(54)을 제거한다. 이때, 상기 질화막(54)의 제거에는 건식식각 또는 인산용액을 이용한 습식식각방법이 사용될 수 있다.

본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 상기 제2 산화막 제거를 위한 공정에서 트랜치 표면 주위에 충분한 절연막이 남게되어 트랜치의 가장자리 부분이 드러나지 않는다. 또한 드러난다 하더라도 트랜치 형성전 실시하는 기판 표면의 등방성 식각에 의해 트랜치 상단이 둥글게 형성되어 있으므로 게이트전극 바이어스 인가시 전계가 집중되는 것을 방지할 수 있다.

따라서, 누설전류 발생을 억제하여 소자 특성 열화를 방지할 수 있다.

Claims (2)

1. 반도체 기판 상에 제1 물질층, 상기 제1 물질층에 비해 식각선택비가 큰 제2 물질층, 및 제3 물질층을 차례로 형성하는 제1 단계; 상기 제3 물질층, 제2 물질층 및 제1 물질층을 차례로 식각하여 상기 기판을 부분적으로 노출시킴으로써 소자분리영역을 한정하는 제2 단계; 패터닝된 상기 제1 물질층, 제2 물질층 및 제3 물질층 측벽에 스페이서를 형성하는 제3 단계; 상기 제1 물질층, 제2 물질층 및 제3 물질층과 그 측벽에 형성된 스페이서를 마스크로하여 소자분리영역 내에 노출된 상기 기판을 소정깊이와 폭을 갖도록 식각하는 제4 단계; 상기 제1 물질층, 제2 물질층 및 제3 물질층과 그 측벽에 형성된 스페이서를 마스크로하여 상기 기판을 소정깊이로 식각하여 소자분리를 위한 트랜치를 형성하는 제5 단계; 상기 제2 물질층만을 선택적으로 습식식각하여 제3물질층 아래에 언더컷을 형성하는 제6 단계; 언더컷이 형성된 상기 결과물 상에 절연물을 침적한 다음, 평탄화공정을 수행하여 상기 트랜치 및 언더컷을 매몰하는 소자분리막을 형성하는 제7 단계; 및 상기 질화막을 제거하는 제8 단계를 구비하는 것을 특징으로 하는 트랜치 소자분리방법.
2. 제1항에 있어서, 상기 제4 단계에서의 상기 기판 식각은 등방성 건식식각을 이용하고, 상기 제5 단계에서의 상기 기판 식각은 이방성 건식식각을 이용하는 것을 특징으로 하는 트랜치 소자분리방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임