KR100984853B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시 필드 영역에서의 산화막 디싱(dishing) 발생을 효과적으로 방지할 수 있는 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역 및 필드 영역을 갖는 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막을 패터닝하여 기판 필드 영역 상의 패드산화막 부분을 노출시키는 단계와, 상기 노출된 패드산화막 부분 및 그 아래의 기판 부분을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 제1산화막을 증착하는 단계와, 상기 제1산화막 상에 균일한 두께로 질화막을 증착하는 단계와, 상기 질화막 상에 제2산화막을 증착하는 단계와, 상기 기판 액티브 영역 상의 질화막 부분이 노출될 때까지 제2산화막을 CMP하는 단계와, 상기 노출된 기판 액티브 영역 상의 질화막 부분을 제거하는 단계와, 상기 패드질화막이 노출될 때까지 잔류된 제2산화막 및 질화막과 제1산화막을 CMP하는 단계와, 상기 패드질화막을 제거하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}

도 1a 내지 도 1d는 종래의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 패드산화막

23 : 패드질화막 24 : 트렌치

25 : 열산화막 26 : HDP-산화막

27 : 질화막 28 : TEOS 산화막

30 : 소자분리막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, 필드영역에서의 산화막 디싱 발생을 방지할 수 있는 소자분리막 형성방법에 관한 것이다.

주지된 바와 같이, 최근의 반도체 소자는 소자들간을 전기적으로 분리시키는 소자분리막을 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고 있다.

이것은 기존의 로코스(LOCOS) 공정의 경우 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 도 1a 내지 도 1d를 참조하여 설명하도록 한다.

도 1a를 참조하면, 반도체 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 필드 영역에 해당하는 패드산화막 부분이 노출되도록 공지의 공정에 따라 상기 패드질화막(3)을 패터닝한다. 그런다음, 노출된 패드산화막 부분 및 그 아래의 기판 부분, 즉, 기판 필드 영역을 식각하여 트렌치(4)를 형성한다.

이어서, 열산화 공정 및 세정 공정을 반복 수행하여 트렌치 식각시의 식각 데미지를 회복시킨다. 도면부호 5는 열산화 공정의 결과로 형성된 열산화막을 나타낸다. 그런다음, 트렌치(4)를 매립하도록 기판 결과물 상에 두껍게 트렌치 매립 산화막, 예를들어, HDP-CVD 방식에 따른 산화막(6 : 이하, "HDP-산화막"이라 칭함)을 증착한다.

도 1b를 참조하면, 패드질화막(3)이 노출되도록 상기 HDP-산화막(6)의 표면을 CMP(Chemical Mechanical Polishing)한다.

도 1c를 참조하면, 공지의 습식 식각 공정에 따라 패드질화막을 제거하고, 이를 통해, 트렌치형의 소자분리막(6a)을 형성한다.

도 1d를 참조하면, 세정(cleaning) 공정을 행하여 기판 액티브 영역 상의 패드산화막을 제거하고, 이 결과로서, 소자분리막(6a)의 형성을 완성한다.

그러나, 전술한 바와 같은 종래의 소자분리막 형성방법에 따르면, HDP-산화막의 CMP 공정시 질화막과 산화막간의 연마선택비 차이(1:4)로 인해 필드 영역의 산화막에서 디싱(dishing)이 발생된다. 이러한 현상은 후속 세정 공정에서 더욱 심해지며, 이에 따라, 소자분리막의 표면이 기판 액티브 영역에 형성되는 실리사이드 보다 낮아지는 결과가 초래됨은 물론 소자분리막 상단 가장자리에서 모트(moat)가 발생됨으로써, 결국, 접합 누설전류의 증가 및 험프(hump) 발생 등의 소자 특성 저하가 일어난다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 질화막과 산화막간의 연마선택비 차이에 기인하는 필드 영역에서의 디싱 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명은 필드 영역에서의 디싱 발생을 억제함으로써 소자 특성 저하가 일어나는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역 및 필드 영역 을 갖는 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 패터닝하여 기판 필드 영역 상의 패드산화막 부분을 노출시키는 단계; 상기 노출된 패드산화막 부분 및 그 아래의 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 제1산화막을 증착하는 단계; 상기 제1산화막 상에 균일한 두께로 질화막을 증착하는 단계; 상기 질화막 상에 제2산화막을 증착하는 단계; 상기 기판 액티브 영역 상의 질화막 부분이 노출될 때까지 제2산화막을 CMP하는 단계; 상기 노출된 기판 액티브 영역 상의 질화막 부분을 제거하는 단계; 상기 패드질화막이 노출될 때까지 잔류된 제2산화막 및 질화막과 제1산화막을 CMP하는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

여기서, 상기 제1산화막은 HDP-산화막이고, 상기 제2산화막은 TEOS 산화막이다. 상기 질화막은 500∼1000Å의 두께로 증착한다.

상기 기판 액티브 영역 상의 질화막 부분이 노출될 때까지 제2산화막을 CMP하는 단계는, 종점검출(EPD) 방법을 이용한 질화막의 노출을 검출하여 종결한다.

상기 노출된 기판 액티브 영역 상의 질화막 부분을 제거하는 단계는 인산(H2PO4) 용액을 이용한 습식 식각 공정으로 수행한다.

본 발명에 따르면, 트렌치 매립 산화막을 일정 두께만큼 증착한 후, 질화막을 증착하고, 다시 산화막을 증착한 상태에서, 기판 액티브 영역 상의 질화막 부분이 노출되는 시점과 패드질화막이 노출되는 시점으로 나누어 2회에 걸쳐 CMP를 수행함으로써 필드 영역에서의 산화막 디싱 발생을 효과적으로 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 액티브 영역과 필드 영역을 갖는 반도체 기판(21) 상에 각각 100∼200Å과 1000∼2000Å의 두께로 패드산화막(22)과 패드질화막(23)을 차례로 형성한다. 그런다음, 공지의 공정에 따라 패드질화막(23)을 식각하여 기판 필드 영역 상의 패드산화막 부분을 노출시킨다.

다음으로, 노출된 패드산화막 부분 및 그 아래의 기판 필드 영역을 소정 깊이만큼 식각하여 트렌치(24)를 형성한다. 그런다음, 트렌치 식각시의 식각 데미지를 회복시키기 위해 열산화 공정 및 세정 공정을 반복적으로 수행하고, 최종적으로 열산화 공정을 행하여 트렌치(24) 표면에 박막의 열산화막(25)을 형성한다.

계속해서, 트렌치(24)를 매립하도록 기판 결과물 상에 제1산화막(26)을 소정 두께만큼 증착한 후, 상기 제1산화막(26) 상에 균일한 두께로 질화막(27)을 증착하고, 그런다음, 상기 질화막(27) 상에 제2산화막(28)을 증착한다.

여기서, 상기 제1산화막(26)으로서는 매립 특성이 우수하면서 식각율이 낮아 후속 세정 공정에서 산화막 손실을 적게 할 수 있는 HDP-산화막을 이용하며, 상기 제2산화막(28)으로서는 매립 특성 및 식각율을 고려함이 없이 TEOS 산화막 등의 저가의 물질을 이용한다. 상기 질화막(27)은 후속하는 1차 CMP 공정에서 연마정지층 으로 이용하기 위한 것으로서, 그 증착 두께는 패드질화막(23) 두께의 절반에 해당하는 두께, 즉, 500∼1000Å 정도로 증착한다.

도 2b를 참조하면, 기판 액티브 영역 상의 질화막 부분이 노출될 때까지 제2산화막(28)을 1차로 CMP한다. 이때, 상기 1차 CMP 공정은 종점검출(EPD) 방법을 이용한 질화막의 노출을 검출하여 종결될 수 있도록 한다. 상기 1차 CMP의 결과, 표면 단차로 인해 기판 액티브 영역 상의 제2산화막 부분은 제거되는 반면 기판 필드 영역 상의 제2산화막은 일부 잔류한다.

도 2c를 참조하면, 인산(H3PO4) 용액을 이용한 습식 식각 공정을 통해 노출된 기판 액티브 영역 상의 질화막 부분을 제거한다. 이때, 기판 필드 영역 상의 질화막 부분은 그 위에 잔류된 제2산화막(28)에 의해 식각되지 않고 잔류된다.

도 2d를 참조하면, 패드질화막(23)이 노출될 때까지 잔류된 제2산화막과 질화막의 일부분 및 기판 액티브 영역 상의 노출된 제1산화막 부분을 2차로 CMP한다. 상기 2차 CMP의 결과, 기판 필드 영역 상에 질화막이 잔류된 것과 관련해서 그 아래의 제1산화막을 연마되지 않는다.

도 2e를 참조하면, 기판 결과물에 대해 공지의 식각 공정을 행하여 기판 액티브 영역 상의 패드질화막 및 기판 필드 영역 상의 잔류된 질화막을 제거하고, 이를 통해, 트렌치형의 소자분리막(30)을 형성한다.

여기서, 상기 소자분리막(30)은 이전 2차 CMP 공정 단계에서 질화막에 의해 기판 필드 영역 상의 제1산화막이 연마되지 않은 것과 관련해서 그 표면이 기판 액티브 영역의 표면 보다 높게 되며, 또한, 그 상단 가장자리의 단차 역시 높아 모트 도 발생되지 않는다.

이후, 후속 세정 공정을 행하여 기판 액티브 영역 상의 패드산화막을 제거하여 소자분리막(30)의 형성을 완성하고, 연이어, 공지된 일련의 후속 공정들을 진행한다.

이상에서와 같이, 본 발명은 트렌치 매립 산화막을 소정 두께만큼 증착한 후에 질화막을 증착하고 다시 산화막을 증착한 상태에서, 기판 액티브 영역 상의 질화막 부분이 노출되도록 CMP하고, 노출된 질화막 부분을 제거하며, 그리고나서, 패드질화막이 노출될 때까지 CMP를 행한 후, 잔류된 패드질화막과 질화막을 제거함으로써, 기판 필드 영역에서의 산화막 디싱을 방지할 수 있으며, 아울러, 소자분리막 상단 가장자리에서의 모트 발생을 방지할 수 있다.

따라서, 본 발명은 접합 누설전류 및 험프 발생을 방지할 수 있는 바, 소자 특성을 향상시킬 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

1. 액티브 영역 및 필드 영역을 갖는 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막을 패터닝하여 기판 필드 영역 상의 패드산화막 부분을 노출시키는 단계;

   상기 노출된 패드산화막 부분 및 그 아래의 기판 부분을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치를 매립하도록 제1산화막을 증착하는 단계;

   상기 제1산화막 상에 균일한 두께로 질화막을 증착하는 단계;

   상기 질화막 상에 제2산화막을 증착하는 단계;

   상기 기판 액티브 영역 상의 질화막 부분이 노출될 때까지 제2산화막을 1차 CMP하는 단계;

   상기 노출된 기판 액티브 영역 상의 질화막 부분을 제거하는 단계;

   상기 패드질화막이 노출될 때까지 잔류된 제2산화막 및 질화막과 제1산화막을 2차 CMP하는 단계; 및

   상기 패드질화막을 제거하여 상기 기판 필드 영역 상의 제1산화막이 상기 기판 액티브 영역의 표면보다 높게 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 제1산화막은 HDP-산화막이고, 제2산화막은 TEOS 산 화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 1 항에 있어서, 상기 질화막은 500∼1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 1 항에 있어서, 상기 기판 액티브 영역 상의 질화막 부분이 노출될 때까지 제2산화막을 CMP하는 단계는, 종점검출(EPD) 방법을 이용한 질화막의 노출을 검출하여 종결하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 노출된 기판 액티브 영역 상의 질화막 부분을 제거하는 단계는 인산(H3PO4) 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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