KR19990011953A - 2종류의 산화막을 사용하는 트렌치 소자분리방법 - Google Patents

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Abstract

2 종류의 산화막을 사용하는 트렌치 소자 분리 방법에 관하여 개시한다. 본 발명에서는 반도체 기판의 트렌치 영역을 노출시키는 마스크층이 상면에 형성된 반도체 기판상에 스트레스 특성이 서로 다른 2개의 층이 차례로 적층된 복합막으로 이루어지는 트렌치 매립용 산화막을 형성한다. 상기 트렌치 매립용 산화막을 치밀화한다. 상기 마스크층의 상면을 노출시키도록 상기 트렌치 매립용 산화막을 평탄화하여 상기 트렌치 영역 내에 트렌치 매립층을 형성한다.

Description

2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 실리콘 기판에서 발생되는 스트레스를 완화시키기 위한 트렌치(trench) 소자 분리 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트렌치를 이용한 소자 분리 방법이 오래전부터 연구되어 왔고, 이를 응용한 소자들이 개발되고 있다.
통상의 트렌치 소자 분리 방법에서는 반도체 기판의 소정 영역을 식각하여 단면이 사각형인 트렌치 영역을 형성하고, 상기 트렌치 영역 내에 절연 물질로 이루어진 소자 분리막을 형성한다. 이 때, 상기 트렌치 영역을 형성하기 위한 식각시 손상된 부분을 큐어링(curing)하기 위하여 실시하는 트렌치 내측벽의 산화 과정에서, 또는 상기 트렌치 영역 내부에 채워진 절연 물질을 치밀화(densification)하는 과정에서 상기 소자 분리막과 반도체 기판과의 열팽창 계수 차이에 기인하여 발생되는 스트레스가 상기 소자 분리막 주위, 특히 트렌치의 코너 부분의 주위에서 반도체 기판에 집중적으로 축적된다. 이와 같이, 반도체 기판에 축적된 스트레스는 반도체 기판 내에서 실리콘 결함을 유발시키고, 이러한 실리콘 결함에 의하여 반도체 소자의 접합 누설 전류가 증가하게 되고, 결국 반도체 소자의 오동작이 유발되거나 전력 소모가 증가된다.
본 발명의 목적은 소자 분리 영역에서 반도체 기판에 가해지는 스트레스를 완화시킬 수 있는 트렌치 소자 분리 방법을 제공하는 것이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 6은 트렌치 매립용 산화막의 치밀화를 위한 열처리 공정을 행할 때 온도 변화에 따라 발생되는 스트레스 히스테리시스(hysteresis)를 보여주는 그래프이다.
도 7은 다양한 조건으로 트렌치 소자 분리막을 형성한 반도체 기판상에 형성된 트랜지스터의 오프-커런트(off-current) 특성의 축적 분포율을 나타낸 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판, 12 : 패드 산화막 패턴
14 : 질화막 패턴, 16 : 희생층
20 : 마스크층 22 : 제1 산화막
24 : 제2 산화막, 25 : 트랜치 매립용 산화막
26 : 트랜치 매립층, 28 : 소자 분리막
상기 목적을 달성하기 위한 본 발명에 따른 트렌치 소자 분리 방법에서는 반도체 기판의 트렌치 영역을 노출시키는 마스크층이 상면에 형성된 반도체 기판상에 스트레스 특성이 서로 다른 2개의 층이 차례로 적층된 복합막으로 이루어지는 트렌치 매립용 산화막을 형성한다. 상기 트렌치 매립용 산화막을 치밀화한다. 상기 마스크층의 상면을 노출시키도록 상기 트렌치 매립용 산화막을 평탄화하여 상기 트렌치 영역 내에 트렌치 매립층을 형성한다.
상기 복합막은 제1 산화막 및 제2 산화막을 차례로 적층하여 형성되고, 상기 제1 산화막 및 제2 산화막은 각각 증착 직후에 서로 반대의 스트레스 특성을 가진다.
본 발명에 의하면, 트렌치 매립용 산화막의 초기 증착시 및 후속 열처리 공정시에 트렌치 매립용 산화막에서의 스트레스 및 그로부터 반도체 기판에 인가되는 스트레스가 감소된다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 1은 반도체 기판(10)상에 마스크층(20)과 희생층(16)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10)상에 300Å 이하의 두께를 가지는 패드 산화막, 2,000Å 이하의 두께를 가지는 질화막 및 3,000Å 이하의 두께를 가지는 희생 산화막을 차례로 형성한다. 상기 희생 산화막은 후속 공정에서 트렌치 영역 형성시 질화막을 보호하기 위한 희생층 역할을 하는 것으로서 열산화법에 의하여 형성한다. 상기 희생 산화막은 경우에 따라 생략 가능하다. 다음에, 상기 희생 산화막, 질화막 및 패드 산화막을 차례로 패터닝하여 상기 반도체 기판(10)의 소정 영역을 노출시키는 패드 산화막 패턴(12) 및 질화막 패턴(14)으로 이루어지는 마스크층(20)과 희생층(16)을 형성한다.
도 2는 트렌치 영역(T)을 형성하는 단계를 설명하기 위한 단면도이다. 상기 마스크층(20)을 식각 마스크로 하여 상기 반도체 기판(10)의 노출된 부분을 선택적으로 건식 식각하여 약 10,000Å 이하의 깊이를 가지는 트렌치 영역(T)을 형성한다. 이 때, 상기 트렌치 영역(T)의 형성과 동시에 상기 희생층(16)도 식각되어 거의 제거되고 상기 마스크층(20)의 표면에 아주 얇은 두께의 산화막(도시 생략)만 남게 된다. 그 후, 상기 트렌치 영역(T) 형성을 위한 식각 과정에서 손상받은 부분을 치유하기 위하여, 열산화법에 의하여 상기 트렌치 영역(T)의 측벽 및 저면에 산화막(18)을 형성한다.
도 3은 트렌치 매립용 산화막(25)을 형성하는 단계를 설명하기 위한 도면이다. 본 발명에서는 상기 트렌치 매립용 산화막(25)을 증착 직후의 스트레스 특성이 각각 서로 다른 2개의 산화막으로 이루어지는 복합막으로 형성한다. 즉, 트렌치 매립용 산화막(25)을 형성하기 위하여, 먼저 트렌치 매립 특성이 우수한 산화막으로서 인장 응력(tensile stress)이 큰 제1 산화막(22)을 상기 트렌치 영역(T) 내부 및 상기 질화막 패턴(22)의 상면에 소정의 두께로 형성한 후, 상기 제1 산화막(22) 위에 상기 제1 산화막(22)에 비하여 압축 응력(compressive stress)이 큰 제2 산화막(24)을 소정의 두께로 형성한다. 이 때, 상기 제1 산화막(22)과 제2 산화막(24)의 두께의 합은 상기 트렌치 영역(T)의 깊이와, 상기 패드 산화막 패턴 및 질화막 패턴의 두께와, 후속의 평탄화 공정에서 식각에 의하여 제거될 두께의 합에 해당하는 두께로 형성한다. 예를 들면, 상기 트렌치 영역(T)의 깊이가 6,000Å이고, 상기 패드 산화막 패턴(12) 및 질화막 패턴(14)의 두께의 합이 2,000Å인 경우에는, 후속의 평탄화 공정에서 제거될 약 2,000Å의 두께를 고려하여 상기 제1 산화막(22)과 제2 산화막(24)의 두께의 합을 약 10,000Å으로 한다.
상기 제1 산화막(22)은 예를 들면 TEOS(tetra-ethyl-orthosilicate)-O3를 기본으로 하여 CVD(Chemical Vapor Deposition) 방법에 의하여 형성되는 산화막(이하, TEOS-O3를 기본으로 하는 CVD 산화막(TEOS-O3based CVD oxide film)이라 함)으로 형성한다. 상기 제2 산화막(24)은 예를 들면 TEOS를 기본으로 하여 PECVD(plasma enhanced CVD) 방법에 의하여 형성되는 산화막(이하, TEOS를 기본으로 하는 PECVD 산화막(TEOS based PECVD oxide film)이라 함)으로 형성하거나, SiH4를 기본으로 하여 PECVD 방법에 의하여 형성되는 산화막(이하, SiH4를 기본으로 하는 PECVD 산화막 이라 함)으로 형성하거나, HDP(High Density Plasma) 산화막으로 형성한다. 또는, 상기 제1 산화막(22)을 HDP 산화막으로 형성할 수도 있으며, 이와 같은 경우에는 상기 제2 산화막(24)은 TEOS-O3를 기본으로 하는 CVD 산화막으로 형성한다.
상기와 같이 트렌치 매립용 산화막(25)을 2중층으로 이루어지는 복합막으로 형성하는 이유는 다음과 같다. 통상의 방법에 의하여 트렌치 영역을 매립하는 매립 물질, 예를 들면 TEOS-O3를 기본으로 하는 CVD 산화막만을 증착하여 트렌치 매립층을 형성하는 경우에는 상기 트렌치 매립층은 증착된 직후의 상태에서는 다공성(porous) 막질을 가진다. 따라서, 상기 트렌치 매립층을 후처리하지 않고 HF 용액 등과 같은 식각액을 사용하여 후속의 습식 식각 공정을 바로 진행하면, 상기 트렌치 매립층에서의 식각량이 과다하게 되고, 그 결과 원하는 프로파일을 갖는 트렌치 소자 분리막을 얻기 어렵다. 따라서, 상기 트렌치 매립층을 형성한 후 1,000℃ 이상의 고온 열처리를 행하여 상기 트렌치 매립층을 치밀화(densification)하는 기술을 종종 이용한다. 그러나, 상기 트렌치 매립층이 형성된 직후의 초기 스트레스 및 상기한 바와 같은 열처리 과정중에 발생되는 열적 스트레스에 대하여는 일반적으로 잘 인식되어 있지 않다. 트렌치 영역을 매립하기 위한 매립 물질로서 통상의 방법에서와 같이 단일의 산화막만을 사용하고, 그 단일의 산화막으로서 인장 응력의 거동을 나타내는 TEOS-O3를 기본으로 하는 CVD 산화막을 형성하여 상기 산화막에서의 스트레스를 측정하는 실험을 행한 결과, 상기 산화막은 증착된 직후에는 109dyne/cm2차수(order) 정도의 높은 인장 응력을 가지고, 상기 산화막을 치밀화하기 위한 열처리 과정에서 온도가 약 700℃에 이르면 1010dyne/cm2차수 정도의 높은 인장 응력을 나타내어 실리콘 기판에 스트레스를 가하게 되는 것을 확인하였다. 결과적으로, 어느 한가지 양상의 스트레스 특성을 가지는 산화막, 예를 들면 인장 응력의 거동을 나타내는 TEOS-O3를 기본으로 하는 CVD 산화막만으로 이루어지는 단일막에 의하여 트렌치 매립층을 형성하는 경우에는 증착 직후의 초기 스트레스 및 치밀화를 위한 열처리 과정중에 스트레스가 높아져서 반도체 소자에서의 결함 발생 확률이 높아지게 된다. 이에 대한 구체적인 실험적 데이터에 대하여는 후술한다.
따라서, 본 발명에서는 트렌치 영역 매립 물질층의 초기 스트레스와 열처리 과정중에 발생되는 과다한 스트레스를 낮추기 위하여, 트렌치 매립용 산화막(25)을 각각 증착 직후에 서로 다른 스트레스 특성, 구체적으로는 서로 반대의 스트레스 특성을 가지는 2개의 산화막, 즉 인장 응력 특성을 가지는 제1 산화막(22)과 압축 응력 특성을 가지는 제2 산화막(24)으로 구성되는 복합막으로 형성한다. 반대로, 압축 응력 특성을 가지는 제1 산화막 및 인장 응력 특성을 가지는 제2 산화막으로 구성되는 복합막에 의하여 트렌치 매립용 산화막을 형성하는 것도 가능하다.
그 후, 상기 트렌치 매립용 산화막(25)을 약 1,000 ∼ 1,200℃의 온도로 열처리하여 상기 트렌치 매립용 산화막(25)을 치밀화한다.
도 4는 상기 트렌치 매립용 산화막의 평탄화 단계를 설명하기 위한 단면도이다. 상기 질화막 패턴(14)을 식각 저지층으로 하여 상기 질화막 패턴(14)이 노출될 때까지 상기 트렌치 매립용 산화막(25)을 CMP(Chemical Mechanical Polishing) 방법 또는 에치백(etch back) 방법에 의하여 평탄화하여 상기 트렌치 영역(T) 내부에 트렌치 매립층(26)을 형성한다.
도 5는 소자 분리막을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 노출된 질화막 패턴(14)을 질화막 식각 용액으로 제거한 후, 상기 패드 산화막 패턴(12)을 산화막 식각 용액으로 제거하여, 반도체 기판(10) 표면 즉 활성 영역을 노출시킨다. 그 결과, 활성 영역의 표면 높이와 대략 일치하는 높이를 가지는 소자 분리막(28)이 형성된다.
상술한 바와 같이 본 발명의 바람직한 실시예에 의하면, 스트레스 특성이 서로 반대인 2개의 산화막으로 이루어지는 복합막에 의하여 트렌치 매립용 산화막을 형성한다. 따라서, 트렌치 매립용 산화막의 초기 증착시 및 후속 열처리 공정시에 트렌치 매립용 산화막에서의 스트레스 및 그로부터 반도체 기판에 인가되는 스트레스가 감소된다. 결과적으로, 반도체 기판 내에서 스트레스로 인하여 실리콘 결함이 발생되는 현상을 억제할 수 있다.
표 1은 본 발명에 따른 트렌치 소자 분리 방법의 효과를 평가하기 위하여 실험한 결과를 나타낸 것이다. 이 실험에서는 트렌치 매립용 산화막을 구성하는 제1 산화막 및 제2 산화막을 각각 다양한 두께로 증착하여 트렌치 매립용 산화막의 총 두께를 10,000Å으로 하고, 그 직후에 트렌치 매립용 산화막에서의 초기 스트레스를 측정하였다. 여기서, 상기 제1 산화막은 압축 응력 특성을 가지는 TEOS-O3를 기본으로 하는 CVD 산화막으로 형성하고, 상기 제2 산화막은 인장 응력 특성을 가지는 TEOS를 기본으로 하는 PECVD 산화막으로 형성하였다.
샘플 제1 산화막 두께(nm) 제2 산화막 두께(nm) 트렌치 매립용 산화막에서의 초기 스트레스(dyne/cm2)
P0 1000 0 4.0 × 109
P1 900 100 2.9 × 109
P4 600 400 1.5 × 109
P7 300 700 1.7 × 108
P10 0 1000 -8.6 × 108
표 1의 결과로부터, 제1 산화막의 두께에 비하여 제2 산화막의 두께가 두꺼울수록 초기 스트레스가 작아지는 것을 알 수 있다.
도 6은 상기 표 1의 각 샘플에 대하여 트렌치 매립용 산화막의 치밀화를 위한 열처리 공정을 행할 때 온도 변화에 따라 발생되는 스트레스 히스테리시스(hysteresis)를 보여주는 그래프이다. 도 6의 결과는 상기 표 1의 결과를 측정한 후 약 30분 경과한 뒤에 측정하기 시작한 데이터이다. 여기서, P0의 경우에 초기 스트레스, 즉 상온에서의 스트레스가 상기 표 1의 결과와 다르게 나타난 것을 발견할 수 있다. 그 이유는 트렌치 매립용 산화막을 TEOS-O3를 기본으로 하는 CVD 산화막으로만 형성하였을 때 상기 산화막이 형성된 직후부터 시간이 경과함에 따라 대기중의 수분이 상기 산화막에 흡수되고, 이와 같이 수분이 흡수된 상태에서 도 6의 결과를 측정하였기 때문이다.
도 6의 결과에서는 열처리 과정중의 스트레스 피크치가 P0 P1 P4 P7 P10으로 나타났다. 즉, 제1 산화막의 두께에 비하여 제2 산화막의 두께가 두꺼울수록 열처리 과정중 보다 작은 스트레스가 발생되는 것을 알 수 있다.
도 7은 표 1의 각 샘플의 조건으로 트렌치 소자 분리막을 형성한 반도체 기판상에 트랜지스터를 형성한 후, 각 트랜지스터의 오프-커런트(off-current) 특성의 축적 분포율(cumulative distribution rate)을 나타낸 그래프이다.
도 7의 결과에서는 반도체 기판에서의 결함 밀도가 감소함에 따라 오프-커런트가 감소한다. 즉, 트렌치 매립용 산화막에서의 스트레스가 클 때 반도체 기판에 결함이 많이 생겨서 오프-커런트 페일(fail)도 증가하는 것을 알 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예에 의하면, 스트레스 특성이 서로 반대인 2개의 산화막으로 이루어지는 복합막에 의하여 트렌치 매립용 산화막을 형성한다. 따라서, 트렌치 매립용 산화막의 초기 증착시 및 후속 열처리 공정시에 트렌치 매립용 산화막에서의 스트레스 및 그로부터 반도체 기판에 인가되는 스트레스가 감소된다. 결과적으로, 반도체 기판 내에서 스트레스로 인하여 실리콘 결함이 발생되는 현상을 억제할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (17)

  1. 반도체 기판의 트렌치 영역을 노출시키는 마스크층이 상면에 형성된 반도체 기판상에 스트레스 특성이 서로 다른 2개의 층이 차례로 적층된 복합막으로 이루어지는 트렌치 매립용 산화막을 형성하는 단계와,
    상기 트렌치 매립용 산화막을 치밀화하는 단계와,
    상기 마스크층의 상면을 노출시키도록 상기 트렌치 매립용 산화막을 평탄화하여 상기 트렌치 영역 내에 트렌치 매립층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
  2. 제1항에 있어서, 상기 트렌치 매립용 산화막을 형성하는 단계에서,
    상기 복합막은 제1 산화막 및 제2 산화막을 차례로 적층하여 형성되고,
    상기 제1 산화막 및 제2 산화막은 각각 증착 직후에 서로 반대의 스트레스 특성을 가지는 것을 특징으로 하는 트렌치 소자 분리 방법.
  3. 제2항에 있어서, 상기 제1 산화막은 인장 응력(tensile stress) 특성을 가지고, 상기 제2 산화막은 압축 응력(compressive stress) 특성을 가지는 것을 특징으로 하는 트렌치 소자 분리 방법.
  4. 제3항에 있어서, 상기 제1 산화막은 TEOS(tetra-ethyl-orthosilicate)-O3를 기본으로 하는 CVD(Chemical Vapor Deposition) 산화막으로 형성되는 것을 특징으로 하는 트렌치 소자 분리 방법.
  5. 제3항에 있어서, 상기 제2 산화막은 TEOS를 기본으로 하는 PECVD(plasma enhanced CVD) 산화막, SiH4를 기본으로 하는 PECVD 산화막 및 HDP(High Density Plasma) 산화막으로 이루어지는 군에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 트렌치 소자 분리 방법.
  6. 제2항에 있어서, 상기 제1 산화막은 압축 응력 특성을 가지고, 상기 제2 산화막은 인장 응력 특성을 가지는 것을 특징으로 하는 트렌치 소자 분리 방법.
  7. 제6항에 있어서, 상기 제1 산화막은 HDP 산화막으로 형성되는 것을 특징으로 하는 트렌치 소자 분리 방법.
  8. 제6항에 있어서, 상기 제2 산화막은 TEOS-O3를 기본으로 하는 CVD 산화막으로 형성되는 것을 특징으로 하는 트렌치 소자 분리 방법.
  9. 제1항에 있어서, 상기 트렌치 매립용 산화막을 형성하는 단계 전에,
    반도체 기판에 상기 반도체 기판의 소정 영역을 노출시키는 마스크층을 형성하는 단계와,
    상기 마스크층을 식각 마스크로 하여 상기 노출된 반도체 기판을 소정의 깊이로 건식 식각하여 트렌치 영역을 형성하는 단계와,
    상기 트렌치 영역의 측벽 및 저면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
  10. 제9항에 있어서, 상기 마스크층을 형성하는 단계는
    상기 반도체 기판상에 패드 산화막을 형성하는 단계와,
    상기 패드 산화막 위에 질화막을 형성하는 단계와,
    상기 질화막 및 패드 산화막을 차례로 패터닝하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
  11. 제10항에 있어서, 상기 질화막을 형성하는 단계 후에 상기 질화막 위에 희생 산화막을 형성하는 단계를 더 포함하고,
    상기 마스크층은 상기 희생 산화막, 질화막 및 패드 산화막을 차례로 패터닝하여 형성되는 것을 특징으로 하는 트렌치 소자 분리 방법.
  12. 제11항에 있어서, 상기 희생 산화막은 열산화법으로 형성되는 것을 특징으로 하는 트렌치 소자 분리 방법.
  13. 제9항에 있어서, 상기 트렌치 영역의 측벽 및 저면에 형성되는 산화막은 열산화법으로 형성되는 것을 특징으로 하는 트렌치 소자 분리 방법.
  14. 제1항에 있어서, 상기 트렌치 매립용 산화막을 치밀화하는 단계는 상기 트렌치 매립용 산화막을 1,000 ∼ 1,200℃의 온도에서 열처리하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
  15. 제1항에 있어서, 상기 트렌치 매립용 산화막을 평탄화하는 단계는 CMP(Chemical Mechanical Polishing) 방법에 의하여 행하는 것을 특징으로 하는 트렌치 소자 분리 방법.
  16. 제1항에 있어서, 상기 트렌치 매립용 산화막을 평탄화하는 단계는 에치백(etch back) 방법에 의하여 행하는 것을 특징으로 하는 트렌치 소자 분리 방법.
  17. 제1항에 있어서, 상기 트렌치 매립층을 형성하는 단계 후에,
    상기 마스크층을 습식 식각 방법에 의하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자 분리 방법.
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