JP2932552B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の素子間絶縁分離の方法に係
わり特にトレンチ内に絶縁膜を埋め込む絶縁素子分離の
方法に関する。
わり特にトレンチ内に絶縁膜を埋め込む絶縁素子分離の
方法に関する。
従来、シリコン半導体集積回路の素子間の絶縁分離法
としてLOCOS（Local Oxidation of Silicon）法が広く
使用されている。更に又、半導体集積回路の微細化に対
応すべくLOCOSの変形した構造、或いは、トレンチを半
導体表面に形成した後にこのトレンチ内部にシリコン酸
化膜を埋め込んだ構造のものが提案されている。ここで
第９図をもとに現在用いられている素子間絶縁分離法に
ついて説明する。この図はＮ−チャネルの絶縁ゲート電
界効果トランジスタの一般構造を示す断面図である。即
ち導電型がＰ型シリコン基板91表面にシリコン基板の不
純物濃度より高いP+型のチャネルストッパ領域92を設
け、この領域に窒化膜をマスクとした公知の選択的熱酸
化法を用いて厚いシリコン酸化膜を形成し素子分離絶縁
膜93を設けている。このチャネルストッパ領域92及び素
子分離絶縁膜93が絶縁ゲート電界効果トランジスタの周
辺を囲い、隣接するトランジスタとの電気的絶縁を保証
する。ここで絶縁ゲート電界効果トランジスタはN+層で
形成したソース／ドレイン領域94,ゲート絶縁膜95,ゲー
ト電極96及び層間絶縁膜97を介して形成したソース／ド
レインの引き出し用金属配線98で成り立つ。このような
素子は信頼性を保証するため最後にパッシベーション膜
99で被覆されている。
としてLOCOS（Local Oxidation of Silicon）法が広く
使用されている。更に又、半導体集積回路の微細化に対
応すべくLOCOSの変形した構造、或いは、トレンチを半
導体表面に形成した後にこのトレンチ内部にシリコン酸
化膜を埋め込んだ構造のものが提案されている。ここで
第９図をもとに現在用いられている素子間絶縁分離法に
ついて説明する。この図はＮ−チャネルの絶縁ゲート電
界効果トランジスタの一般構造を示す断面図である。即
ち導電型がＰ型シリコン基板91表面にシリコン基板の不
純物濃度より高いP+型のチャネルストッパ領域92を設
け、この領域に窒化膜をマスクとした公知の選択的熱酸
化法を用いて厚いシリコン酸化膜を形成し素子分離絶縁
膜93を設けている。このチャネルストッパ領域92及び素
子分離絶縁膜93が絶縁ゲート電界効果トランジスタの周
辺を囲い、隣接するトランジスタとの電気的絶縁を保証
する。ここで絶縁ゲート電界効果トランジスタはN+層で
形成したソース／ドレイン領域94,ゲート絶縁膜95,ゲー
ト電極96及び層間絶縁膜97を介して形成したソース／ド
レインの引き出し用金属配線98で成り立つ。このような
素子は信頼性を保証するため最後にパッシベーション膜
99で被覆されている。
しかし、この様な素子分離の方法では、VLSIのような
超微細な素子には不適当となってくる。これは、素子分
離絶縁膜93を熱酸化法で形成する時、横方向への酸化膜
成長（バーズビーク）も同時に生じ微小領域の選択酸化
ができないためである。このため近年、シリコン溝をシ
リコン基板表面に形成しその中にシリコン酸化膜を埋め
込む手法が提案されているが未だ使用できる状況にな
い。
超微細な素子には不適当となってくる。これは、素子分
離絶縁膜93を熱酸化法で形成する時、横方向への酸化膜
成長（バーズビーク）も同時に生じ微小領域の選択酸化
ができないためである。このため近年、シリコン溝をシ
リコン基板表面に形成しその中にシリコン酸化膜を埋め
込む手法が提案されているが未だ使用できる状況にな
い。
素子分離領域の幅が0.5μｍ以下と微細になってくる
と、従来使用されてきたLOCOSあるいは変形LOCOS法で
は、バーズビークあるいは熱ストレスによる結晶欠陥の
発生が顕著になり64MDRAM（Dynamic Random Access Mem
ory）級の超LSIに対応できなくなる。
と、従来使用されてきたLOCOSあるいは変形LOCOS法で
は、バーズビークあるいは熱ストレスによる結晶欠陥の
発生が顕著になり64MDRAM（Dynamic Random Access Mem
ory）級の超LSIに対応できなくなる。
更に又従来から提案されているシリコン半導体基板表
面にトレンチを形成しその中にシリコン酸化膜を埋め込
む方法では、この基板の熱処理時、シリコン酸化膜と当
基板の熱膨張係数の違いによって大きな応力（＞109dyn
e/cm2）がシリコン基板に発生すると共に基板内に結晶
欠陥が生じ易いという問題が出てくる。
面にトレンチを形成しその中にシリコン酸化膜を埋め込
む方法では、この基板の熱処理時、シリコン酸化膜と当
基板の熱膨張係数の違いによって大きな応力（＞109dyn
e/cm2）がシリコン基板に発生すると共に基板内に結晶
欠陥が生じ易いという問題が出てくる。
更に又この方法では、半導体デバイス製造工程で不可
欠の弗酸液処理工程においてトレンチ内に埋め込んだシ
リコン酸化膜の一部が除去されトレンチ上部の角が露出
して絶縁ゲート電界トランジスタのチャネル領域がトレ
ンチ上部内壁にも形成されると言うことが起る。このよ
うに形成されるチャネル領域ではリーク電流が多くトラ
ンジスタ特性の劣化をもたらす。
欠の弗酸液処理工程においてトレンチ内に埋め込んだシ
リコン酸化膜の一部が除去されトレンチ上部の角が露出
して絶縁ゲート電界トランジスタのチャネル領域がトレ
ンチ上部内壁にも形成されると言うことが起る。このよ
うに形成されるチャネル領域ではリーク電流が多くトラ
ンジスタ特性の劣化をもたらす。
本発明の素子間絶縁分離の構造は、半導体基板表面か
ら半導体基板内部の延在するトレンチとこのトレンチ内
に埋め込んだシリコンボロンナイトライド膜を有してい
る。
ら半導体基板内部の延在するトレンチとこのトレンチ内
に埋め込んだシリコンボロンナイトライド膜を有してい
る。
更には又、この変形態として、半導体基板表面上に形
成したトレンチとこのトレンチ内壁に形成した薄い絶縁
膜層と、この薄い絶縁膜層で被覆したトレンチ内部に埋
め込んだシリコンボロンナイトライド膜とで構成した素
子間絶縁分離構造を有する。
成したトレンチとこのトレンチ内壁に形成した薄い絶縁
膜層と、この薄い絶縁膜層で被覆したトレンチ内部に埋
め込んだシリコンボロンナイトライド膜とで構成した素
子間絶縁分離構造を有する。
また、本発明の素子間絶縁分離の構造は、半導体基板
表面上に形成したトレンチと、トレンチ内壁に薄い絶縁
膜層を形成した後、トレンチ内に埋め込むものとしてシ
リコン酸化膜（多孔質でもよい）、SiON膜の２層の絶縁
膜を有する。
表面上に形成したトレンチと、トレンチ内壁に薄い絶縁
膜層を形成した後、トレンチ内に埋め込むものとしてシ
リコン酸化膜（多孔質でもよい）、SiON膜の２層の絶縁
膜を有する。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の縦断面図である。以
下Ｎチャネル絶縁ゲート電界効果トランジスタの素子間
絶縁分離に適用した場合について述べる。
下Ｎチャネル絶縁ゲート電界効果トランジスタの素子間
絶縁分離に適用した場合について述べる。
Ｐ型シリコン基板11表面にドライエッチング法で幅0.
5μｍ以下、深さ２μｍ以下のトレンチを形成後、後述
する手法にてシリコンボロンナイトライド膜12をトレン
チ内に埋め込む。かくして後工程で形成する絶縁ゲート
電界効果トランジスタの周辺を囲うように素子間絶縁分
離領域を形成する。このトランジスタの形成は従来例と
同様である。即ちソース／ドレイン領域13,ゲート絶縁
膜14,ゲート電極15,層間絶縁膜16,ソース／ドレイン引
き出し用の金属配線17,パッシベーション膜18でもって
構成される。
5μｍ以下、深さ２μｍ以下のトレンチを形成後、後述
する手法にてシリコンボロンナイトライド膜12をトレン
チ内に埋め込む。かくして後工程で形成する絶縁ゲート
電界効果トランジスタの周辺を囲うように素子間絶縁分
離領域を形成する。このトランジスタの形成は従来例と
同様である。即ちソース／ドレイン領域13,ゲート絶縁
膜14,ゲート電極15,層間絶縁膜16,ソース／ドレイン引
き出し用の金属配線17,パッシベーション膜18でもって
構成される。
このシリコンボロンナイトライド膜の組成即ちシリコ
ンとボロンの量を制御することで、膜の比誘電率（ε）
及び弗酸薬液耐性を種々に変えることが可能となる。更
に又膜の熱膨張係数も種々に変え得る。このシリコボロ
ンシナイトライド形成については後述する。
ンとボロンの量を制御することで、膜の比誘電率（ε）
及び弗酸薬液耐性を種々に変えることが可能となる。更
に又膜の熱膨張係数も種々に変え得る。このシリコボロ
ンシナイトライド形成については後述する。
第２図は本発明の第２の実施例の縦断面図である。第
１図で説明した第１の実施例との違いは、Ｐ型シリコン
基板21表面に形成したトレンチ内壁に例えば熱酸法で膜
厚が1000Å以下の薄いシリコン酸化膜或いはNH3ガス，
窒素を含むプラズマガス雰囲気での熱処理で100Å以下
のシリコン窒化膜等を成膜し第１の絶縁膜22を予め形成
した後にシリコンボロンナイトライド膜23が埋め込むと
ころにある。その他は第１の実施例と同じであり説明を
省く。
１図で説明した第１の実施例との違いは、Ｐ型シリコン
基板21表面に形成したトレンチ内壁に例えば熱酸法で膜
厚が1000Å以下の薄いシリコン酸化膜或いはNH3ガス，
窒素を含むプラズマガス雰囲気での熱処理で100Å以下
のシリコン窒化膜等を成膜し第１の絶縁膜22を予め形成
した後にシリコンボロンナイトライド膜23が埋め込むと
ころにある。その他は第１の実施例と同じであり説明を
省く。
この第２の実施例では、第１の実施例の場合のよう
に、溝内においてシリコンボロンナイトライド膜23がＰ
型シリコン基板21に直接接触することがなく界面準位密
度の増加を抑止できる。このために、界面準位を介した
リーク電流の低減が可能となり、信頼性の高い素子絶縁
分離形成を容易にするという利点を有する。
に、溝内においてシリコンボロンナイトライド膜23がＰ
型シリコン基板21に直接接触することがなく界面準位密
度の増加を抑止できる。このために、界面準位を介した
リーク電流の低減が可能となり、信頼性の高い素子絶縁
分離形成を容易にするという利点を有する。
次に第３図を基に本発明の第３の実施例である製造方
法について詳述する。第３図（ａ）〜（ｈ）は各製造工
程での縦断面図である。
法について詳述する。第３図（ａ）〜（ｈ）は各製造工
程での縦断面図である。
第３図（ａ）に示すようにＰ型シリコン基板31表面
に、公知のリソグラフィ技術により形成したレジストマ
スク32を用い、シリコン酸化膜のエッチング処理を施し
パターニングしたシリコン酸化膜33を形成する。引き続
いて第３図（ｂ）に示すようにレジストマスク32及びパ
ターニングしたシリコン酸化膜33をエッチングマスクと
して使用しシリコンのトレンチ34をドライエッチングで
形成する。次にレジストマスク32を酸素プラズマ中で除
去し洗浄を行って第３図（ｃ）状態にする。このように
した後、第３図（ｄ）に示すように酸素雰囲気ガスの高
温炉中（例えば900℃温度）にて熱酸化をしトレンチ内
壁に膜厚100Åの厚いシリコン酸化膜、或いはアンモニ
アガス，窒素を含むプラズマガス雰囲気で熱処理を行い
50Åのシリコン窒化膜等を成膜し、第１の絶縁膜35を形
成する。次に第３図（ｅ）に示すようにシリコンボロン
ナイトライド膜36をＰ型シリコン基板31表面全面に堆積
させる。このシリコンボロンナイトライド膜46の堆積
は、反応ガスとしてモノシラン，ジボラン，アンモニ
ア，アルゴン等のガスをプラズマCVD炉に導入しプラズ
マ状態にして基板温度300〜800℃で行う。あるいは反応
ガスとしてテトラメチルシラン，トリメチルボロン，の
有機系ソースを用いても同様に形成できる。このシリコ
ンボロンナイトライド膜の形成においてこの組成制御が
重要であるが、膜中の窒素量は40〜50％，ボロン量は20
〜40％，シリコン量は10〜40％の間で行うと効果的であ
る。当膜においてボロン量の増加と共に膜の比誘電率は
低下し、弗酸液耐性は向上する。しかし耐湿性が悪くな
るためボロン量増加には限界があり、ボロン量として20
〜30％が望ましい値となる。又この場合シリコン量も20
〜30％となる。
に、公知のリソグラフィ技術により形成したレジストマ
スク32を用い、シリコン酸化膜のエッチング処理を施し
パターニングしたシリコン酸化膜33を形成する。引き続
いて第３図（ｂ）に示すようにレジストマスク32及びパ
ターニングしたシリコン酸化膜33をエッチングマスクと
して使用しシリコンのトレンチ34をドライエッチングで
形成する。次にレジストマスク32を酸素プラズマ中で除
去し洗浄を行って第３図（ｃ）状態にする。このように
した後、第３図（ｄ）に示すように酸素雰囲気ガスの高
温炉中（例えば900℃温度）にて熱酸化をしトレンチ内
壁に膜厚100Åの厚いシリコン酸化膜、或いはアンモニ
アガス，窒素を含むプラズマガス雰囲気で熱処理を行い
50Åのシリコン窒化膜等を成膜し、第１の絶縁膜35を形
成する。次に第３図（ｅ）に示すようにシリコンボロン
ナイトライド膜36をＰ型シリコン基板31表面全面に堆積
させる。このシリコンボロンナイトライド膜46の堆積
は、反応ガスとしてモノシラン，ジボラン，アンモニ
ア，アルゴン等のガスをプラズマCVD炉に導入しプラズ
マ状態にして基板温度300〜800℃で行う。あるいは反応
ガスとしてテトラメチルシラン，トリメチルボロン，の
有機系ソースを用いても同様に形成できる。このシリコ
ンボロンナイトライド膜の形成においてこの組成制御が
重要であるが、膜中の窒素量は40〜50％，ボロン量は20
〜40％，シリコン量は10〜40％の間で行うと効果的であ
る。当膜においてボロン量の増加と共に膜の比誘電率は
低下し、弗酸液耐性は向上する。しかし耐湿性が悪くな
るためボロン量増加には限界があり、ボロン量として20
〜30％が望ましい値となる。又この場合シリコン量も20
〜30％となる。
このようにシリコンボロンナイトライド膜をトレンチ
内に埋め込むまで堆積した後第３図（ｆ）に示すように
ホトレジスト等の有機高分子膜による平坦化材37を塗布
法にて形成する。
内に埋め込むまで堆積した後第３図（ｆ）に示すように
ホトレジスト等の有機高分子膜による平坦化材37を塗布
法にて形成する。
次にCF4/O2混合ガス中でのドライエッチによる全面エ
ッチバックを行い平坦化材37及びシリコンボロンナイト
ライド膜36の一部を除去する。このようにして第３図
（ｇ）のようになる。ここでパターニングしたシリコン
酸化膜33はシリコンボロンナイトライド膜36のエッチバ
ック時のバッファとしての役割を持つ。このエッチバッ
クの条件はシリコンボロンナイトライド膜36,平坦化材3
7共にほぼ同一のエッチグレートになるように設定す
る。
ッチバックを行い平坦化材37及びシリコンボロンナイト
ライド膜36の一部を除去する。このようにして第３図
（ｇ）のようになる。ここでパターニングしたシリコン
酸化膜33はシリコンボロンナイトライド膜36のエッチバ
ック時のバッファとしての役割を持つ。このエッチバッ
クの条件はシリコンボロンナイトライド膜36,平坦化材3
7共にほぼ同一のエッチグレートになるように設定す
る。
最後に第３図（ｈ）のようにパターニングされたシリ
コン酸化膜33をバッファード弗酸薬液中で除去する。こ
のようにしてトレンチ内にシリコンボロンナイトライド
膜36を埋め込んだ素子絶縁分離構造が形成される。これ
以後の工程で素子絶縁分離領域内に絶縁ゲート電界効果
トランジスタを形成し第２図に示したような半導体デバ
イスが形成される。
コン酸化膜33をバッファード弗酸薬液中で除去する。こ
のようにしてトレンチ内にシリコンボロンナイトライド
膜36を埋め込んだ素子絶縁分離構造が形成される。これ
以後の工程で素子絶縁分離領域内に絶縁ゲート電界効果
トランジスタを形成し第２図に示したような半導体デバ
イスが形成される。
第４図は本発明の第４の実施例の縦断面図である。以
下Ｎチャネル絶縁ゲート電界効果トランジスタの素子間
絶縁分離に適用した場合について述べる。
下Ｎチャネル絶縁ゲート電界効果トランジスタの素子間
絶縁分離に適用した場合について述べる。
Ｐ型シリコン基板41表面にドライエッチング法で幅0.
5μｍ以下、深さ２μｍ以下のトレンチを形成後、後述
する手法にてシリコンオキシナイトライド（SiON）膜42
をトレンチ内に埋め込む。このようにしてあとで形成す
るトランジスタの周辺を囲うように素子間絶縁分離領域
を形成する。絶縁ゲート電界効果トランジスタの形成は
従来例と同様である。即ち、ソース／ドレイン領域43,
ゲート絶縁膜44,ゲート電極45,層間絶縁膜46,ソース／
ドレイン引き出し用の金属配線47,パッシベーション膜4
8でもって構成される。
5μｍ以下、深さ２μｍ以下のトレンチを形成後、後述
する手法にてシリコンオキシナイトライド（SiON）膜42
をトレンチ内に埋め込む。このようにしてあとで形成す
るトランジスタの周辺を囲うように素子間絶縁分離領域
を形成する。絶縁ゲート電界効果トランジスタの形成は
従来例と同様である。即ち、ソース／ドレイン領域43,
ゲート絶縁膜44,ゲート電極45,層間絶縁膜46,ソース／
ドレイン引き出し用の金属配線47,パッシベーション膜4
8でもって構成される。
このシリコンオキシナイトライド膜の組成即ち酸素と
窒素の量を制御することで膜ストレスを108dyne/cm2程
度に制御することが可能でありシリコン基板への結晶欠
陥の誘起を抑制できる。
窒素の量を制御することで膜ストレスを108dyne/cm2程
度に制御することが可能でありシリコン基板への結晶欠
陥の誘起を抑制できる。
第５図は本発明の第５の実施例の縦断面図である。第
４図で説明した第４の実施例との違いは、Ｐ型シリコン
基板51表面に形成したトレンチ内壁を一度熱処理し膜厚
が1000Å以下の薄い第１の絶縁膜52例えばシリコン酸化
膜，シリコン窒化膜を形成した後にシリコンオキシナイ
トライド膜53を埋め込むところにある。その他は第４の
実施例と同じあり説明を省略する。
４図で説明した第４の実施例との違いは、Ｐ型シリコン
基板51表面に形成したトレンチ内壁を一度熱処理し膜厚
が1000Å以下の薄い第１の絶縁膜52例えばシリコン酸化
膜，シリコン窒化膜を形成した後にシリコンオキシナイ
トライド膜53を埋め込むところにある。その他は第４の
実施例と同じあり説明を省略する。
この第５の実施例で第１の絶縁膜53としてシリコン酸
化膜を用いる場合には第４の実施例の場合に比べシリコ
ンオキシナイトライド膜組成において、窒素元素を多く
含有させることができる。即ちシリコンオキシナイトラ
イド膜に近づけることあるいはシリコンナイトライド膜
使用が可能となり、半導体デバイス製造工程（弗酸処理
工程）での膜べりを抑止することがより容易となる。こ
の理由は、一般にシリコン酸化膜、シリコン窒化膜はそ
れぞれシリコン基板に圧縮応力，引張り応力を与える傾
向にあり２層構造にすることで応力の相殺が可能となる
こと、及びシリコンオキシナイトライド膜はシリコン窒
化膜に近づくにつれ弗酸液での溶解が減少することによ
る。
化膜を用いる場合には第４の実施例の場合に比べシリコ
ンオキシナイトライド膜組成において、窒素元素を多く
含有させることができる。即ちシリコンオキシナイトラ
イド膜に近づけることあるいはシリコンナイトライド膜
使用が可能となり、半導体デバイス製造工程（弗酸処理
工程）での膜べりを抑止することがより容易となる。こ
の理由は、一般にシリコン酸化膜、シリコン窒化膜はそ
れぞれシリコン基板に圧縮応力，引張り応力を与える傾
向にあり２層構造にすることで応力の相殺が可能となる
こと、及びシリコンオキシナイトライド膜はシリコン窒
化膜に近づくにつれ弗酸液での溶解が減少することによ
る。
第６図は本発明の第６の実施例を示す縦断面図であ
る。本実施例の第５図で説明した第５の実施例との違い
は、Ｐ型シリコン基板61表面に形成したトレンチ内壁に
第１の絶縁膜62を形成した後、トレンチ内に埋め込む材
料としてトレンチ下部の多孔質シリコン膜63,トレンチ
上部のシリコンオキシナイトライド膜64の２層の異種絶
縁膜を用いるところにある。その他は第５の実施例と同
じであり説明は省略する。
る。本実施例の第５図で説明した第５の実施例との違い
は、Ｐ型シリコン基板61表面に形成したトレンチ内壁に
第１の絶縁膜62を形成した後、トレンチ内に埋め込む材
料としてトレンチ下部の多孔質シリコン膜63,トレンチ
上部のシリコンオキシナイトライド膜64の２層の異種絶
縁膜を用いるところにある。その他は第５の実施例と同
じであり説明は省略する。
トレンチ内に埋め込むシリコンオキシナイトライド膜
の比誘電率εはその組成によってシリコン酸化膜のε＝
3.9からシリコン窒化膜のε＝7.4の中間の値を種々にと
る。いずれにしろシリコンオキシナイトライド膜のεは
シリコン酸化膜のそれよりも大きくなる。これに対し多
孔質シリコン酸化膜のεは２以下に低減することが可能
であり、第６の実施例では、シリコンオキシナイトライ
ド膜と多孔質シリコン酸化膜の複合膜とすることで素子
絶縁分離域の寄生容量値の大幅な低減が可能となる。
の比誘電率εはその組成によってシリコン酸化膜のε＝
3.9からシリコン窒化膜のε＝7.4の中間の値を種々にと
る。いずれにしろシリコンオキシナイトライド膜のεは
シリコン酸化膜のそれよりも大きくなる。これに対し多
孔質シリコン酸化膜のεは２以下に低減することが可能
であり、第６の実施例では、シリコンオキシナイトライ
ド膜と多孔質シリコン酸化膜の複合膜とすることで素子
絶縁分離域の寄生容量値の大幅な低減が可能となる。
このように第６の実施例では、第4,第５の実施例の場
合のように素子絶縁分離域の寄生容量が従来のシリコン
酸化膜埋め込みの場合より増加することを回避すること
ができる。
合のように素子絶縁分離域の寄生容量が従来のシリコン
酸化膜埋め込みの場合より増加することを回避すること
ができる。
次に本発明の製造方法に関する第7,第８の実施例につ
いて第７図，第８図をもとにそれぞれ説明する。両図と
も各形成工程での縦断面図である。初めに第７図をもと
に第７の実施例について詳述する。
いて第７図，第８図をもとにそれぞれ説明する。両図と
も各形成工程での縦断面図である。初めに第７図をもと
に第７の実施例について詳述する。
第７図（ａ）に示すようにＰ型シリコン基板71表面に
酸素雰囲気での熱酸化で膜厚2000Åのシリコン酸化膜72
を形成する。次に第７図（ｂ）のように公知のリソグラ
フィ技術でパターニングされたレジストマスク73を形成
後、シリコン酸化膜72をドライエッチングする。引き続
いて第７図（ｃ）に示すようにレジストマスク73をエッ
チングマスクとして使用しシリコンのトレンチ74をドラ
イエッチングで形成する。次にレジストマスク73を酸素
プラズマ中で除去し（ｄ）図になった後、第７図（ｅ）
に示すように、シリコンオキシナイトライド膜75をシリ
コン基板表面に堆積させる。ここでシリコンオキシナイ
トライド膜の形成は、SiH4,NH3,N2Oガスプラズマ中での
プラズマCVD法、あるいは、TEOS（テトラエトキシシラ
ン）、励起したNH2ガス中での熱CVD法にて行なう。この
ようにした後、熱酸化雰囲気炉に入れシリコン基板表面
のトレンチ内壁とシリコンオキシナイトライド膜との界
面の改善の行った後第７図（ｆ）に示すようにホトレジ
スト等の有機高分子膜による平坦化材76を塗布法にて形
成する。このシリコンオキシナイトライド膜75の堆積に
おいて膜組成としてSi含有量を40〜50％窒素含有量を30
〜40％、酸素含有量を10〜30％に制御すると膜ストレス
低減、弗酸耐性向上に効果的である。
酸素雰囲気での熱酸化で膜厚2000Åのシリコン酸化膜72
を形成する。次に第７図（ｂ）のように公知のリソグラ
フィ技術でパターニングされたレジストマスク73を形成
後、シリコン酸化膜72をドライエッチングする。引き続
いて第７図（ｃ）に示すようにレジストマスク73をエッ
チングマスクとして使用しシリコンのトレンチ74をドラ
イエッチングで形成する。次にレジストマスク73を酸素
プラズマ中で除去し（ｄ）図になった後、第７図（ｅ）
に示すように、シリコンオキシナイトライド膜75をシリ
コン基板表面に堆積させる。ここでシリコンオキシナイ
トライド膜の形成は、SiH4,NH3,N2Oガスプラズマ中での
プラズマCVD法、あるいは、TEOS（テトラエトキシシラ
ン）、励起したNH2ガス中での熱CVD法にて行なう。この
ようにした後、熱酸化雰囲気炉に入れシリコン基板表面
のトレンチ内壁とシリコンオキシナイトライド膜との界
面の改善の行った後第７図（ｆ）に示すようにホトレジ
スト等の有機高分子膜による平坦化材76を塗布法にて形
成する。このシリコンオキシナイトライド膜75の堆積に
おいて膜組成としてSi含有量を40〜50％窒素含有量を30
〜40％、酸素含有量を10〜30％に制御すると膜ストレス
低減、弗酸耐性向上に効果的である。
次にCF4/O2混合ガス中でのドライエッチによる全面エ
ッチバックを行ない平坦化材76及びシリコンオキシナイ
トライド膜75の一部を除去する。このようにして第７図
（ｇ）のようになる。ここでシリコン酸化膜72はシリコ
ンオキシナイトライド膜75のエッチバック時のバッファ
としての役割も持つ。このエッチバックの条件はシリコ
ンオキシナイトライド膜75,平坦化材76共にほぼ同一の
エッチングレートになるように設定する。最後に第７図
（ｈ）のようにシリコン酸化膜72をバッファード弗酸液
中に浸漬し除去する。このようにしてトレンチ内にシリ
コンオキシナイトライド膜を埋め込んだ素子絶縁分離構
造が形成される。これ以後の工程で素子絶縁分離領域内
に絶縁ゲート電界効果トランジスタを形成し、第４図に
示したような半導体デバイスが形成される。
ッチバックを行ない平坦化材76及びシリコンオキシナイ
トライド膜75の一部を除去する。このようにして第７図
（ｇ）のようになる。ここでシリコン酸化膜72はシリコ
ンオキシナイトライド膜75のエッチバック時のバッファ
としての役割も持つ。このエッチバックの条件はシリコ
ンオキシナイトライド膜75,平坦化材76共にほぼ同一の
エッチングレートになるように設定する。最後に第７図
（ｈ）のようにシリコン酸化膜72をバッファード弗酸液
中に浸漬し除去する。このようにしてトレンチ内にシリ
コンオキシナイトライド膜を埋め込んだ素子絶縁分離構
造が形成される。これ以後の工程で素子絶縁分離領域内
に絶縁ゲート電界効果トランジスタを形成し、第４図に
示したような半導体デバイスが形成される。
次に第８図をもとに第８の実施例について詳述する。
第８図（ａ）〜（ｄ）は第７図で説明したのと同様であ
るため説明を省略する。第８図（ｄ）にした後、洗浄を
行ない酸素雰囲気ガスの高温炉中にて熱酸化をしトレン
チ内壁に膜厚100Åの薄いシリコン酸化膜或いはアンモ
ニアガス、窒素を含むプラズマガス雰囲気での熱処理を
行い50Åのシリコン窒化膜等を成膜し第１の絶縁膜85を
形成する。次に第８図（ｆ）に示すように有機系シリカ
膜86を塗布法にて形成する。ここで有機系シリカ膜86の
形成は塗布／ベーク（400℃）を何回か順次繰り返して
行うと効果的である。次にNH3ガス或いは、NH2ガス等の
窒素含む活性種ガス雰囲気での高温処理（例えば900
℃）を行なう。このようにして第８図（ｇ）のように有
機シリカ膜86の表面部はシリコンオキシナイトライド膜
87に変換されると共にトレンチ下部の有機シリカは多孔
質シリコン酸化膜88に変換される。ここで多孔質シリコ
ン酸化膜88が形成されるのは、もともとの有機シリカ膜
中にSi-O結合の他Si-CH3,O-CH3結合があり900℃の熱処
理時CH3基が膜外に出るためである。ここで有機シリカ
中にCH3を40wt％程度含有させれば良好な多孔質膜がで
きる。又シリコンオキシナイトライド膜87はCH3基が出
た後にNH3,NH2ガス等が入り込みシリコンと結合するた
めに形成される。このためシリコンオキシナイトライド
膜の形成速度はこの窒化ガスのシリコンオキシナイトラ
イド膜中拡散速度で律速される。
第８図（ａ）〜（ｄ）は第７図で説明したのと同様であ
るため説明を省略する。第８図（ｄ）にした後、洗浄を
行ない酸素雰囲気ガスの高温炉中にて熱酸化をしトレン
チ内壁に膜厚100Åの薄いシリコン酸化膜或いはアンモ
ニアガス、窒素を含むプラズマガス雰囲気での熱処理を
行い50Åのシリコン窒化膜等を成膜し第１の絶縁膜85を
形成する。次に第８図（ｆ）に示すように有機系シリカ
膜86を塗布法にて形成する。ここで有機系シリカ膜86の
形成は塗布／ベーク（400℃）を何回か順次繰り返して
行うと効果的である。次にNH3ガス或いは、NH2ガス等の
窒素含む活性種ガス雰囲気での高温処理（例えば900
℃）を行なう。このようにして第８図（ｇ）のように有
機シリカ膜86の表面部はシリコンオキシナイトライド膜
87に変換されると共にトレンチ下部の有機シリカは多孔
質シリコン酸化膜88に変換される。ここで多孔質シリコ
ン酸化膜88が形成されるのは、もともとの有機シリカ膜
中にSi-O結合の他Si-CH3,O-CH3結合があり900℃の熱処
理時CH3基が膜外に出るためである。ここで有機シリカ
中にCH3を40wt％程度含有させれば良好な多孔質膜がで
きる。又シリコンオキシナイトライド膜87はCH3基が出
た後にNH3,NH2ガス等が入り込みシリコンと結合するた
めに形成される。このためシリコンオキシナイトライド
膜の形成速度はこの窒化ガスのシリコンオキシナイトラ
イド膜中拡散速度で律速される。
以上説明したように本発明は半導体基板表面にトレン
チを形成しその内部に絶縁物としてシリコンボロンナイ
トライド膜を埋め込む。この様な構造にすることで、特
に２つの大きな効果が出てくる。即ちその１として、超
微細の高集積ダバイスに必須となるトレンチ型の素子絶
縁分離が容易に形成できること。この理由は半導体集積
回路を作製する工程で使用される弗酸薬液に対し当膜の
耐性が強く（例えばシリコン酸化膜に比し）当トレンチ
内に埋め込んだシリコンボロンナイトライド膜はそのま
ま製造工程を経てもトレンチ内に残在することによる。
チを形成しその内部に絶縁物としてシリコンボロンナイ
トライド膜を埋め込む。この様な構造にすることで、特
に２つの大きな効果が出てくる。即ちその１として、超
微細の高集積ダバイスに必須となるトレンチ型の素子絶
縁分離が容易に形成できること。この理由は半導体集積
回路を作製する工程で使用される弗酸薬液に対し当膜の
耐性が強く（例えばシリコン酸化膜に比し）当トレンチ
内に埋め込んだシリコンボロンナイトライド膜はそのま
ま製造工程を経てもトレンチ内に残在することによる。
その２として当シリコンボロンナイトライド膜の比誘
電率εをシリコン窒化膜、或いはシリコン酸化膜のそれ
ぞれ約７あるいは約４からε＝３近くまで低下させるこ
とが可能となるため、素子絶縁分離域に浮遊する寄生容
量値を下げることができ、64MDRAM級の超微細高集積デ
バイスの高速化を容易にすることである。
電率εをシリコン窒化膜、或いはシリコン酸化膜のそれ
ぞれ約７あるいは約４からε＝３近くまで低下させるこ
とが可能となるため、素子絶縁分離域に浮遊する寄生容
量値を下げることができ、64MDRAM級の超微細高集積デ
バイスの高速化を容易にすることである。
また、以上説明したように本発明は半導体基板表面に
トレンチを形成し、その内部に絶縁物としてシリコンオ
キシナイトライド膜を埋め込む。半導体集積回路の素子
間分離をこのようにすることで例えば64MDRAM（Dynamic
Randon Access Memory）以上の超微細な高集積デバイ
スの実現が容易となる。
トレンチを形成し、その内部に絶縁物としてシリコンオ
キシナイトライド膜を埋め込む。半導体集積回路の素子
間分離をこのようにすることで例えば64MDRAM（Dynamic
Randon Access Memory）以上の超微細な高集積デバイ
スの実現が容易となる。
これは、トレンチ内に埋め込み絶縁膜として用いるシ
リコンオキシナイトライド膜の熱膨張係数をその組成を
制御することで半導体膜のそれと同じにすることが容易
であり、半導体結晶に欠陥を導入しないこと、更に又、
半導体集積回路を作製する工程で使用され弗酸薬液に対
し耐性が強く（例えばシリコン酸化膜に比し）トレンチ
内に埋め込んだ後はそのまま製造工程を経ても残在させ
ることができるためである。
リコンオキシナイトライド膜の熱膨張係数をその組成を
制御することで半導体膜のそれと同じにすることが容易
であり、半導体結晶に欠陥を導入しないこと、更に又、
半導体集積回路を作製する工程で使用され弗酸薬液に対
し耐性が強く（例えばシリコン酸化膜に比し）トレンチ
内に埋め込んだ後はそのまま製造工程を経ても残在させ
ることができるためである。
第１図，第２図はそれぞれ本発明の第1,第２の実施例を
示す縦断面図であり、第３図（ａ）〜（ｈ）は本発明の
第３の実施例の製造方法を示す工程縦面図である。 11,21,31……Ｐ型シリコン基板、12,23,36……シリコン
ボロンナイトライド膜、22,35……第１の絶縁膜、13,24
……ソース／ドレイン領域、14,25……ゲート絶縁膜、1
5,26……ゲート電極、16,27……層間絶縁膜、17,28……
金属配線、18,29……パッシベーション膜、32……レジ
スタマスク、33……パターニングしたシリコン酸化膜、
34……シリコンのトレンチ、37……平坦化材、 第４図乃至第６図はそれぞれ本発明の第４乃至第６の実
施例を示す縦断面図であり更に又第７図（ａ）〜
（ｈ）、第８図は（ａ）〜（ｈ）はそれぞれ本発明の第
7,第８の実施例である製造方法を示す工程縦断面図であ
る。第９図は従来の構造を示す縦断面図である。 41,51,61,71,81,91……Ｐ型シリコン基板、42,53,64,7
5,87……シリコンオキシナイトライド膜、52,62,85……
第１の絶縁膜、43,54,65,94……ソース／ドレイン領
域、44,55,66,95……ゲート絶縁膜、45,56,67,96……ゲ
ート電極、46,57,68,97……層間絶縁膜、47,58,69,98…
…金属配線、48,59,90,99……パッシベーション膜、72,
82……シリコン酸化膜、73,83……レジストマスク、74,
84……シリコンのトレンチ、76……平坦化材、86……有
機系シリカ膜、63,88……多孔質シリコン酸化膜、92…
…チャネルストッパ領域、93……素子分離絶縁膜。
示す縦断面図であり、第３図（ａ）〜（ｈ）は本発明の
第３の実施例の製造方法を示す工程縦面図である。 11,21,31……Ｐ型シリコン基板、12,23,36……シリコン
ボロンナイトライド膜、22,35……第１の絶縁膜、13,24
……ソース／ドレイン領域、14,25……ゲート絶縁膜、1
5,26……ゲート電極、16,27……層間絶縁膜、17,28……
金属配線、18,29……パッシベーション膜、32……レジ
スタマスク、33……パターニングしたシリコン酸化膜、
34……シリコンのトレンチ、37……平坦化材、 第４図乃至第６図はそれぞれ本発明の第４乃至第６の実
施例を示す縦断面図であり更に又第７図（ａ）〜
（ｈ）、第８図は（ａ）〜（ｈ）はそれぞれ本発明の第
7,第８の実施例である製造方法を示す工程縦断面図であ
る。第９図は従来の構造を示す縦断面図である。 41,51,61,71,81,91……Ｐ型シリコン基板、42,53,64,7
5,87……シリコンオキシナイトライド膜、52,62,85……
第１の絶縁膜、43,54,65,94……ソース／ドレイン領
域、44,55,66,95……ゲート絶縁膜、45,56,67,96……ゲ
ート電極、46,57,68,97……層間絶縁膜、47,58,69,98…
…金属配線、48,59,90,99……パッシベーション膜、72,
82……シリコン酸化膜、73,83……レジストマスク、74,
84……シリコンのトレンチ、76……平坦化材、86……有
機系シリカ膜、63,88……多孔質シリコン酸化膜、92…
…チャネルストッパ領域、93……素子分離絶縁膜。
Claims (9)
- 【請求項１】半導体集積回路の素子間の電気的絶縁分離
構造が、半導体基板表面から前記半導体基板内部に延在
する溝と前記溝内壁に形成された第１の絶縁物と前記溝
内に埋め込まれたシリコンオキシナイトライド絶縁物と
を有して形成され、前記溝の下部に多孔質シリコン酸化
膜が形成されていることを特徴とした半導体装置。 - 【請求項２】半導体集積回路の素子間の電気的絶縁分離
構造が半導体基板表面から前記半導体基板内部に延在す
る溝と前記溝内に埋め込まれたシリコンオキシナイトラ
イド絶縁物とを有して形成される半導体装置の製造方法
であって、前記半導体基板表面に溝を掘る工程と、前記
溝内壁に第１の絶縁膜を形成する工程と、前記溝内に有
機系シリカ膜を塗布する工程と、窒素元素を含むガス雰
囲気で熱処理をする工程とを含むことを特徴とした半導
体装置の製造方法。 - 【請求項３】半導体集積回路の素子間の電気的絶縁分離
構造が半導体基板表面から前記半導体基板内部に延在す
る溝と前記溝内に埋め込まれたシリコンオキシナイトラ
イド絶縁物とを有して形成される半導体装置の製造方法
であって、前記半導体基板表面に溝を掘る工程と、前記
溝内壁に第１の絶縁膜を形成する工程と、前記溝内に有
機系シリカ膜を塗布する工程と、窒素元素を含むガス雰
囲気で熱処理をし前記溝の下部に多孔質シリコン酸化膜
を形成する工程を含むことを特徴とした半導体装置の製
造方法。 - 【請求項４】前記第１の絶縁膜がシリコン酸化膜あるい
はシリコン窒化膜であることを特徴とした請求項１記載
の半導体装置。 - 【請求項５】半導体集積回路の素子間の電気的絶縁分離
が半導体基板表面から前記半導体内部に延在する溝と、
前記溝内に埋め込んだシリコンボロンナイトライド絶縁
物とで少なくとも形成されることを特徴とした半導体装
置。 - 【請求項６】前記半導体表面に形成した溝内壁に予め薄
い第１の絶縁膜が形成され且つ前記第１の絶縁膜で表面
を被覆した溝内にシリコンボロンナイトライド絶縁物が
埋め込まれていることを特徴とした請求項５記載の半導
体装置。 - 【請求項７】半導体基板表面に溝を掘る工程とシリコン
ボロンナイトライド絶縁物を堆積する工程と前記シリコ
ンボロンナイトライド膜をエッチバックする工程とを含
むことを特徴とした半導体装置の製造方法。 - 【請求項８】前記第１の絶縁膜がシリコン酸化膜あるい
はシリコン窒化膜であることを特徴とした請求項６記載
の半導体装置。 - 【請求項９】前記第１の絶縁膜がシリコン酸化膜あるい
はシリコン窒化膜であることを特徴とした請求項７記載
の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342841A JP2932552B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及びその製造方法 |
| US07/635,688 US5168343A (en) | 1989-12-29 | 1990-12-28 | Semiconductor integrated circuit device having improved trench isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342841A JP2932552B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203351A JPH03203351A (ja) | 1991-09-05 |
| JP2932552B2 true JP2932552B2 (ja) | 1999-08-09 |
Family
ID=18356910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342841A Expired - Lifetime JP2932552B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5168343A (ja) |
| JP (1) | JP2932552B2 (ja) |
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| JP3653107B2 (ja) * | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR950034673A (ko) * | 1994-04-20 | 1995-12-28 | 윌리엄 이. 힐러 | 로우-케이 유전체를 사용하는 트랜지스터 분리 방법 및 장치 |
| US6008526A (en) * | 1995-05-30 | 1999-12-28 | Samsung Electronics Co., Ltd. | Device isolation layer for a semiconductor device |
| US5780346A (en) | 1996-12-31 | 1998-07-14 | Intel Corporation | N2 O nitrided-oxide trench sidewalls and method of making isolation structure |
| JP3058112B2 (ja) * | 1997-02-27 | 2000-07-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100259610B1 (ko) * | 1997-06-24 | 2000-06-15 | 구본준 | 액정표시장치 및 그 제조방법 |
| US6531193B2 (en) | 1997-07-07 | 2003-03-11 | The Penn State Research Foundation | Low temperature, high quality silicon dioxide thin films deposited using tetramethylsilane (TMS) for stress control and coverage applications |
| KR100230431B1 (ko) * | 1997-07-25 | 1999-11-15 | 윤종용 | 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법 |
| US5969382A (en) | 1997-11-03 | 1999-10-19 | Delco Electronics Corporation | EPROM in high density CMOS having added substrate diffusion |
| US5972804A (en) * | 1997-08-05 | 1999-10-26 | Motorola, Inc. | Process for forming a semiconductor device |
| US6146973A (en) * | 1997-12-12 | 2000-11-14 | Advanced Micro Devices, Inc. | High density isolation using an implant as a polish stop |
| US6727569B1 (en) * | 1998-04-21 | 2004-04-27 | Advanced Micro Devices, Inc. | Method of making enhanced trench oxide with low temperature nitrogen integration |
| US6194321B1 (en) * | 1998-08-19 | 2001-02-27 | Micron Technology, Inc. | Semiconductor processing methods utilizing boron and nitrogen, and semiconductor wafers comprising boron and nitrogen |
| US6437424B1 (en) * | 1999-03-09 | 2002-08-20 | Sanyo Electric Co., Ltd. | Non-volatile semiconductor memory device with barrier and insulating films |
| JP2002050767A (ja) * | 2000-08-04 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2005340327A (ja) * | 2004-05-25 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP5524443B2 (ja) * | 2006-03-24 | 2014-06-18 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US20080145536A1 (en) * | 2006-12-13 | 2008-06-19 | Applied Materials, Inc. | METHOD AND APPARATUS FOR LOW TEMPERATURE AND LOW K SiBN DEPOSITION |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727048A (en) * | 1981-03-16 | 1988-02-23 | Fairchild Camera & Instrument Corporation | Process for making isolated semiconductor structure |
| US4549338A (en) * | 1983-11-18 | 1985-10-29 | Harris Corporation | Method of fabricating an IC including electro-optical transmitters and receivers |
| US4621414A (en) * | 1985-03-04 | 1986-11-11 | Advanced Micro Devices, Inc. | Method of making an isolation slot for integrated circuit structure |
| US4825277A (en) * | 1987-11-17 | 1989-04-25 | Motorola Inc. | Trench isolation process and structure |
| US4791073A (en) * | 1987-11-17 | 1988-12-13 | Motorola Inc. | Trench isolation method for semiconductor devices |
| US4855804A (en) * | 1987-11-17 | 1989-08-08 | Motorola, Inc. | Multilayer trench isolation process and structure |
-
1989
- 1989-12-29 JP JP1342841A patent/JP2932552B2/ja not_active Expired - Lifetime
-
1990
- 1990-12-28 US US07/635,688 patent/US5168343A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5168343A (en) | 1992-12-01 |
| JPH03203351A (ja) | 1991-09-05 |
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