KR950034673A - 로우-케이 유전체를 사용하는 트랜지스터 분리 방법 및 장치 - Google Patents

로우-케이 유전체를 사용하는 트랜지스터 분리 방법 및 장치 Download PDF

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KR950034673A
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리. 티겔러 하워드
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윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

트랜지스터 분리 방법에 관한 것이다. 이 방법은 반도체 물질층위에 마스킹층(52)을 피착하고, 이 마스킹층(52)을 트랜치 형태로 패터닝하고, 반도체 물질층(50)내의 트랜치를 에칭하고, 마스킹 층(52)을 제거하고, 반도체 물질층을산화시키고,반도체 물질층(50)위에 3.3 미만의 비유전율을 갖는 저 유전체 물질(58)을 피착하고, 이 저유전체 물질층의 트랜치내가 아닌 부분을 제거하는 것을 포함한다. 본 발명은 다수의 트랜지스터(10.22)중의 적어도 일부 트랜지스터 사이에 저 유전체 물질(58)을 갖는 적어도 하나의 트랜치를 포함하는 다수의 트랜지스터(10.22)를 갖는 반도체 장치를 구비한다.

Description

로우-케이 유전체를 사용하는 트랜지스터 분리 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 반도체 기판상의 두개의 트랜지스터의 단면도,제2도 내지 제3도는 바람직한 실시예의 상이한 단계에서 제1도의 단면을 확대하여 도시한 도면.

Claims (14)

  1. (a)반도체 물질층위에 마스킹 층을 피착하는 단계, (b)상기 마스킹 층을 트랜치 형태로 패터닝하는 단계, (c)상기 반도체 물질층내의 트랜치를 에칭하는 단계, (d)상기 마스킹 층을 제거하는 단계, (e)상기 반도체 물질층을 산화시키는 단계, (f)상기 반도체 물질층 위에 3.3미만의 비유전율을 갖는 저 유전체 물질층을 피착하는 단계,및 (g)상기 트랜치 내에 있지 않은 저 유전체 물질층의 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 분리 방법.
  2. 제1항에 있어서, 상기 마스킹 층은 포토레지스트로 이루어지는 것을 특징으로 하는 트랜지스터 분리 방법.
  3. 제1항에 있어서, 상기 저 유전체 물질층의 부분을 제거하는 것은 화학적 기계 연마 프로세스 평탄화 방법으로 이루어지는 것을 특징으로 하는 분리 방법.
  4. 제1항에 있어서, 상기 저 유전체 물질층의 부분을 제거하는 것을 레지스트 에치백 평탄화 방법으로 이루어지는 것을 특징으로 하는 트랜지스터 분리 방법.
  5. 제1항에 있어서, 상기 저 유전체 물질은 스핀-온 글라스로 이루어지는 것을 특징으로하는 트랜지스터 분리 방법.
  6. 제1항에 있어서, 상기 저 유전체 물질은 폴리이미드로 이루어지는 것을 특징으로 하는 트랜지스터 분리 방법.
  7. (a)반도체 물질층위에 포토레지스트를 피착하는 단계, (b)상기 포토레지스트를 트랜치 형태로 패터닝하는 단계, (c)상기 반도체 물질층내의 트랜치를 에칭하는 단계, (d)상기 포토레지스트를 제거하는 단계, (e)상기 반도체 물질층을 산화시키는 단계, (f)상기 반도체 물질층 위에 3.3미만의 비유전율을 갖는 저 유전체 물질층을 피착하는 단계,및 (g)상기 저 유전체 물질층을 평탄화하는 단계를 포하하는 것을 특징으로 하는 트랜지스터 분리 방법.
  8. 제1항에 있어서, 상기 평탄화는 화학적 기계 연마 프로세스로 이루어지는 것을 특징으로 하는 트랜지스터 분리 방법.
  9. 제1항에 있어서, 상기 평탄화 레지스트 에치백으로 이루어지는 것을 특징으로 하는 트랜지스터 분리 방법.
  10. 제1항에 있어서, 상기 저 유전체 물질은 유기성 스핀-온 글라스로 이루어지는 것을 특징으로 하는 트랜지스터 분리 방법.
  11. 제1항에 있어서, 상기 저 유전체 물질은 폴리이미드로 이루어지는것을 특징으로 하는 트랜지스터 분리 방법.
  12. 다수의 트랜지스터 중 적어도 일부 사이의 적어도 하나의트랜치, 및 상기 적어도 하나의 트랜치내에서 3.3미만의 비유전율을 갖는 저 유전체물질을 포함하는 것을 특징으로 하는 다수의 트랜지스터를 갖는 반도체 장치.
  13. 제12항에 있어서, 상기 저 유전체 물질은 유기성 스핀-온 글라스로 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 저 유전체 물질은 폴리이미드로 이루어지는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950009181A 1994-04-20 1995-04-19 로우-케이 유전체를 사용하는 트랜지스터 분리 방법 및 장치 KR950034673A (ko)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2362994A (en) * 1999-12-20 2001-12-05 Lucent Technologies Inc Low dielectric constant trench isolation structure
KR20040061967A (ko) 2002-12-31 2004-07-07 동부전자 주식회사 반도체 소자의 제조방법
KR100974421B1 (ko) * 2003-04-04 2010-08-05 매그나칩 반도체 유한회사 반도체 소자의 디자인 룰 개선방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4222792A (en) * 1979-09-10 1980-09-16 International Business Machines Corporation Planar deep oxide isolation process utilizing resin glass and E-beam exposure
SE8603126L (sv) * 1985-08-05 1987-02-06 Rca Corp Cmos-integrerad krets och metod att tillverka en sadan
US4719185A (en) * 1986-04-28 1988-01-12 International Business Machines Corporation Method of making shallow junction complementary vertical bipolar transistor pair
US4903089A (en) * 1988-02-02 1990-02-20 Massachusetts Institute Of Technology Vertical transistor device fabricated with semiconductor regrowth
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JP2932552B2 (ja) * 1989-12-29 1999-08-09 日本電気株式会社 半導体装置及びその製造方法
US5152834A (en) * 1990-09-14 1992-10-06 Ncr Corporation Spin-on glass composition
US5313094A (en) * 1992-01-28 1994-05-17 International Business Machines Corportion Thermal dissipation of integrated circuits using diamond paths

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