KR970030800A - 반도체 소자의 비트라인 형성방법 - Google Patents

반도체 소자의 비트라인 형성방법 Download PDF

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KR970030800A
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이정석
백인혁
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김주용
현대전자산업 주식회사
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/482Bit lines

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의인 비트라인 형성방법에 관한 것으로, 공정을 단순화 시키며 산화막의 식각 깊이를 정확히 제어하기 위해 식각비를 조절하여 ARC층으로 사용되는 질화막 및 산화막을 동시에 식각하므로써 소자의 수율을 향상시킬 수 있도록 한 반도체 소자의 비트라인 형성방법에 관한 것이다.

Description

반도체 소자의 비트라인 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 소자의 단면도.

Claims (4)

  1. 반도체 소자의 비트라인 형성방법에 있어서, 소정의 소자 제조공정을 거친 실리콘 기판상에 절연을 위해 산화막을 형성한 후 전체 상부면에 폴리 실리콘층, 텅스텐 실리사이드층, 질화막 및 감광막을 순차적으로 형성하는 제1단계와, 상기 제1단계로부터 소정의 마스크를 이용하여 상기 감광막을 패터닝하는 제2단계와, 상기 제2단계로부터 상기 패터닝된 감광막을 마스크로 이용하여 상기 질화막, 텅스텐 실리사이드층 및 폴리 실리콘층을 순차적으로 패터닝하는 제3단계와, 상기 제3단계로부터 상기 질화막이 제거되는 동시에 상기 산화막이 일정 깊이 식각되도록 식각비를 조절하여 식각공정을 실시하는 제4단계로 이루어지는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  2. 제1항에 있어서, 상기 제4단계의 식각공정은 건식 식각 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  3. 제1항에 있어서, 상기 제4단계의 식각공정시 상기 산화막과 질화막의 식각비는 3:1이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  4. 제1항 또는 제3항에 있어서, 상기 식각비에 사용되는 상기 고주파 전력은 500W이하인 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100564427B1 (ko) * 2000-12-20 2006-03-28 주식회사 하이닉스반도체 반도체 소자의 비트라인 세정방법

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