JP2002050767A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002050767A JP2000236814A JP2000236814A JP2002050767A JP 2002050767 A JP2002050767 A JP 2002050767A JP 2000236814 A JP2000236814 A JP 2000236814A JP 2000236814 A JP2000236814 A JP 2000236814A JP 2002050767 A JP2002050767 A JP 2002050767A
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region
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gate electrode
drain
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Yuichi Hirano
有一 平野
Shigenobu Maeda
茂伸 前田
Shigeto Maekawa
繁登 前川
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Abstract

(57)【要約】 【課題】 ソース・ドレイン領域の面積を縮小しつつ、
ソース・ドレインのコンタクトプラグと、ゲート電極と
の間に生じる寄生容量の増大を抑制し得る半導体装置及
びその製造方法を得る。 【解決手段】 ゲート電極１の下方にはチャネル領域が
形成されており、チャネル領域を挟んで一対のソース・
ドレイン領域２が形成されている。ソース・ドレイン領
域２は、チャネル領域に隣接する第１部分３ａと、ソー
ス・ドレイン領域２の外周縁の一部が平面視上ゲート電
極１から遠ざかるように、第１部分３ａからチャネル幅
方向に突出して形成された第２部分３ｂとを有してい
る。また、第２部分３ｂには、ソース・ドレイン領域２
とソース・ドレイン配線とを接続するためのコンタクト
プラグ４が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の構
造及びその製造方法に関し、特に、素子の微細化、動作
の高速化、及び消費電力の低減を実現し得るＭＯＳＦＥ
Ｔの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】図２７は、一般的なＭＯＳＦＥＴの構造
を示す上面図である。ゲート電極１０１の下方にはチャ
ネル領域（図２７には現れない）が形成されており、チ
ャネル領域を挟んで一対のソース・ドレイン領域１０２
が形成されている。また、ソース・ドレイン領域１０２
とソース・ドレイン配線（図示しない）とを接続するた
めのコンタクトプラグ１０３が形成されている。
【０００３】このようなＭＯＳＦＥＴにおいては、素子
の微細化を図るために、ソース・ドレイン領域１０２の
面積が縮小される傾向にある。図２８は、ソース・ドレ
イン領域の面積が縮小された、従来のＭＯＳＦＥＴの構
造を示す上面図である。図２７に示したソース・ドレイ
ン領域１０２の代わりに、ソース・ドレイン領域１０４
が形成されている。チャネル長方向のソース・ドレイン
領域の幅は、図２７に示したＭＯＳＦＥＴではＬ１０２
であったのに対し、図２８に示したＭＯＳＦＥＴではＬ
１０４（＜Ｌ１０２）であり、これによって、ソース・
ドレイン領域の面積の縮小が図られている。
【０００４】図２９は、図２８に示したラインＸ１００
に沿った位置に関する断面構造を示す断面図である。Ｓ
ＯＩ基板１０５は、シリコン基板１０６、ＢＯＸ（Burr
iedOXide）層１０７、及びシリコン層１０８がこの順に
積層された積層構造を成している。シリコン層１０８の
上面内には、ＳＴＩ（Shallow Trench Isolation）等の
素子分離絶縁膜１０９が選択的に形成されている。
【０００５】素子分離絶縁膜１０９によって規定される
ＳＯＩ基板１０５の素子形成領域において、シリコン層
１０８の上面内には、ｐ型のボディ領域（上記チャネル
領域に相当する）１１０を挟んで対を成す、ソース・ド
レイン領域１０４が形成されている。ソース・ドレイン
領域１０４は、シリコン層１０８の上面からＢＯＸ層１
０７の上面に達して形成されたｎ+型の不純物拡散領域
１１１と、シリコン層１０８の上面をシリサイド化する
ことによって形成されたシリサイド層１１２とを有して
いる。
【０００６】ボディ領域１１０上には、ゲート酸化膜１
１３とゲート電極１０１とがこの順に積層された積層構
造を成すゲート構造が形成されている。該ゲート構造の
側面には、酸化シリコンから成るサイドウォール１２０
が形成されている。ゲート電極１０１は、ゲート酸化膜
１１３上に形成されたポリシリコン層１１４と、ポリシ
リコン層１１４上に形成されたシリサイド層１１５とを
有している。
【０００７】また、シリサイド層１１５，１１２、サイ
ドウォール１２０、及び素子分離絶縁膜１０９の各露出
面を覆って、酸化シリコンから成る層間絶縁膜１１８が
全面に形成されている。層間絶縁膜１１８上には、アル
ミニウム等から成るソース・ドレイン配線１１９が形成
されている。また、層間絶縁膜１１８内には、ソース・
ドレイン配線１１９とソース・ドレイン領域１０４とを
接続するためのコンタクトプラグ１０３が選択的に形成
されている。コンタクトプラグ１０３は、層間絶縁膜１
１８の上面からシリサイド層１１２の上面に達して形成
されたコンタクトホール１１６と、該コンタクトホール
１１６内を充填する導体プラグ１１７とを有している。
【０００８】
【発明が解決しようとする課題】このような従来のＭＯ
ＳＦＥＴによると、ソース・ドレイン領域１０４の面積
を縮小することによって素子の微細化を図ることが可能
である。また、ＳＯＩ基板ではない通常のバルク基板を
用いたＭＯＳＦＥＴにおいて、ソース・ドレイン領域の
面積を縮小することによって、互いに導電型が異なるソ
ース・ドレイン領域とシリコン基板との接合面積が小さ
くなり、ソース・ドレイン容量を低減することもでき
る。
【０００９】しかしながら、ソース・ドレイン領域１０
４の面積の縮小に伴って、コンタクトプラグ１０３とゲ
ート電極１０１との間の距離も短くなるため、両者間に
生じる寄生容量が増大し、却って動作の高速化及び消費
電力の低減の妨げになるという問題があった。
【００１０】本発明はかかる問題を解決するために成さ
れたものであり、ソース・ドレイン領域の面積を縮小し
つつ、ソース・ドレインのコンタクトプラグと、ゲート
電極との間に生じる寄生容量の増大を抑制し得る半導体
装置及びその製造方法を得ることを目的とするものであ
る。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層されたＳＯＩ基板と、半導体層内に
それぞれ選択的に形成されたドレイン領域及びソース領
域、並びにドレイン領域とソース領域とによって挟まれ
るチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極を有するトランジスタと、トランジスタ上に形
成された層間絶縁膜と、層間絶縁膜上に選択的に形成さ
れたドレイン配線及びソース配線と、層間絶縁膜内に選
択的に形成され、ドレイン配線とドレイン領域とを接続
する第１の導電体と、層間絶縁膜内に選択的に形成さ
れ、ソース配線とソース領域とを接続する第２の導電体
とを備え、ドレイン領域は、チャネル領域に隣接する第
１部分と、ドレイン領域の外周縁の一部が平面視上ゲー
ト電極から遠ざかるように、第１部分から突出して形成
された第２部分とを有し、第１の導電体は、ドレイン領
域の第２部分に接続されていることを特徴とするもので
ある。
【００１２】また、この発明のうち請求項２に記載の半
導体装置は、請求項１に記載の半導体装置であって、ド
レイン領域の第１部分は、平面視上複数の角部を有して
おり、ドレイン領域の第２部分は、ゲート電極と隣接し
ない角部から、チャネル領域のチャネル幅方向に対して
斜めに突出して形成されていることを特徴とするもので
ある。
【００１３】また、この発明のうち請求項３に記載の半
導体装置は、請求項１又は２に記載の半導体装置であっ
て、第１の導電体の底面は、ゲート電極から遠ざかるよ
うに、位置ずれしてドレイン領域の第２部分に部分的に
接触していることを特徴とするものである。
【００１４】また、この発明のうち請求項４に記載の半
導体装置は、請求項１〜３のいずれか一つに記載の半導
体装置であって、ソース領域は、チャネル領域に隣接す
る第１部分と、ソース領域の外周縁の一部が平面視上ゲ
ート電極から遠ざかるように、第１部分から突出して形
成された第２部分とを有し、第２の導電体は、ソース領
域の第２部分に接続されていることを特徴とするもので
ある。
【００１５】また、この発明のうち請求項５に記載の半
導体装置は、請求項４に記載の半導体装置であって、ソ
ース領域の第１部分は、平面視上複数の角部を有してお
り、ソース領域の第２部分は、ゲート電極と隣接しない
角部から、チャネル領域のチャネル幅方向に対して斜め
に突出して形成されていることを特徴とするものであ
る。
【００１６】また、この発明のうち請求項６に記載の半
導体装置は、請求項４又は５に記載の半導体装置であっ
て、第２の導電体の底面は、ゲート電極から遠ざかるよ
うに、位置ずれしてソース領域の第２部分に部分的に接
触していることを特徴とするものである。
【００１７】また、この発明のうち請求項７に記載の半
導体装置は、請求項１〜３のいずれか一つに記載の半導
体装置であって、ソース領域は、チャネル領域に隣接す
る第１部分を有し、第２の導電体は、ソース領域の第１
部分に接続されていることを特徴とするものである。
【００１８】また、この発明のうち請求項８に記載の半
導体装置は、請求項１〜７のいずれか一つに記載の半導
体装置であって、トランジスタは、ゲート電極の側面に
形成されたサイドウォールをさらに有し、サイドウォー
ルは、多孔質状の材質によって構成されていることを特
徴とするものである。
【００１９】また、この発明のうち請求項９に記載の半
導体装置は、請求項１〜８のいずれか一つに記載の半導
体装置であって、層間絶縁膜は、ゲート電極と第１及び
第２の導電体との間の領域を除く部分に形成されている
ことを特徴とするものである。
【００２０】また、この発明のうち請求項１０に記載の
半導体装置は、基板と、基板内に選択的に形成された対
を成すソース・ドレイン領域、対を成すソース・ドレイ
ン領域同士によって挟まれるチャネル領域上にゲート絶
縁膜を介して形成されたゲート電極、及びゲート電極の
側面に形成されたサイドウォールを有するトランジスタ
と、トランジスタ上に形成された層間絶縁膜と、層間絶
縁膜上に選択的に形成されたソース・ドレイン配線と、
層間絶縁膜内に選択的に形成され、ソース・ドレイン配
線とソース・ドレイン領域とを接続する導電体とを備
え、サイドウォールは、多孔質状の材質によって構成さ
れていることを特徴とするものである。
【００２１】また、この発明のうち請求項１１に記載の
半導体装置は、基板と、基板内に選択的に形成された対
を成すソース・ドレイン領域、及び対を成すソース・ド
レイン領域同士によって挟まれるチャネル領域上にゲー
ト絶縁膜を介して形成されたゲート電極を有するトラン
ジスタと、トランジスタ上に形成された層間絶縁膜と、
層間絶縁膜上に選択的に形成されたソース・ドレイン配
線と、層間絶縁膜内に選択的に形成され、ソース・ドレ
イン配線とソース・ドレイン領域とを接続する導電体と
を備え、層間絶縁膜は、ゲート電極と導電体との間の領
域を除く部分に形成されていることを特徴とするもので
ある。
【００２２】また、この発明のうち請求項１２に記載の
半導体装置の製造方法は、（ａ）基板を準備する工程
と、（ｂ）基板の主面上に、ゲート絶縁膜及びゲート電
極がこの順に積層された積層構造を成すゲート構造を選
択的に形成する工程と、（ｃ）ゲート構造の側面にサイ
ドウォールを形成する工程と、（ｄ）ゲート構造及びサ
イドウォールが形成されていない部分の基板内に不純物
を導入することにより、ソース・ドレイン領域を形成す
る工程と、（ｅ）工程（ｄ）によって得られる構造上に
層間絶縁膜を形成する工程と、（ｆ）ソース・ドレイン
領域に接続された導電体を、層間絶縁膜内に選択的に形
成する工程と、（ｇ）導電体に接続されたソース・ドレ
イン配線を、層間絶縁膜上に選択的に形成する工程と、
（ｈ）導電体とゲート構造との間の層間絶縁膜を除去す
る工程とを備えるものである。
【００２３】また、この発明のうち請求項１３に記載の
半導体装置の製造方法は、請求項１２に記載の半導体装
置の製造方法であって、工程（ｈ）においては、サイド
ウォールも除去されることを特徴とするものである。
【００２４】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係るＭＯＳＦＥＴの構造を示す上面図で
ある。ゲート電極１の下方にはチャネル領域（図１には
現れない）が形成されており、チャネル領域を挟んで一
対のソース・ドレイン領域２が形成されている。ソース
・ドレイン領域２は、チャネル領域に隣接する第１部分
３ａと、ソース・ドレイン領域２の外周縁の一部が平面
視上ゲート電極１から遠ざかるように、第１部分３ａか
らチャネル幅方向に突出して形成された第２部分３ｂと
を有している。図１に示したＭＯＳＦＥＴは、図２７に
示したＭＯＳＦＥＴに対してソース・ドレイン領域の面
積の縮小が図られており、第１部分３ａのチャネル長方
向の幅Ｌ２は、図２７に示した幅Ｌ１０２よりも狭く、
図２８に示した幅Ｌ１０４と等しい。また、第２部分３
ｂには、ソース・ドレイン領域２とソース・ドレイン配
線（図示しない）とを接続するためのコンタクトプラグ
４が形成されている。コンタクトプラグ４の直径は０．
１〜０．３μｍ程度である。また、第１部分３ａの幅Ｌ
２は０．２〜０．５μｍ程度であり、第１部分３ａから
突出する方向に関する第２部分３ｂの長さは０．１〜
０．５μｍ程度である。
【００２５】図２（Ａ）及び（Ｂ）は、それぞれ図１に
示したラインＡ及びラインＢに沿った位置に関する断面
構造を示す断面図である。ＳＯＩ基板５は、シリコン基
板６、酸化シリコンから成るＢＯＸ層７、及びシリコン
層８がこの順に積層された積層構造を成している。シリ
コン層８の上面内には、酸化シリコンから成る、ＳＴＩ
等の素子分離絶縁膜９が選択的に形成されている。
【００２６】図２（Ａ）を参照して、素子分離絶縁膜９
によって規定されるＳＯＩ基板５の素子形成領域におい
て、シリコン層８の上面内にはソース・ドレイン領域２
が形成されている。ソース・ドレイン領域２は、シリコ
ン層８の上面からＢＯＸ層７の上面に達して形成された
ｎ+型の不純物拡散領域１１と、シリコン層８の上面を
シリサイド化することによって形成されたシリサイド層
１２とを有している。
【００２７】図２（Ｂ）を参照して、ＳＯＩ基板５の素
子形成領域において、シリコン層８の上面内には、ｐ型
のボディ領域（上記チャネル領域に相当する）１０を挟
んで対を成す、ソース・ドレイン領域２が形成されてい
る。ボディ領域１０上には、ゲート酸化膜１３とゲート
電極１とがこの順に積層された積層構造を成すゲート構
造が形成されている。該ゲート構造の側面には、酸化シ
リコンから成るサイドウォール２０が形成されている。
ゲート電極１は、ゲート酸化膜１３上に形成されたポリ
シリコン層１４と、ポリシリコン層１４上に形成された
シリサイド層１５とを有している。
【００２８】図２（Ａ）及び（Ｂ）を参照して、シリサ
イド層１５，１２、サイドウォール２０、及び素子分離
絶縁膜９の各露出面を覆って、酸化シリコンから成る層
間絶縁膜１８が全面に形成されている。図２（Ａ）を参
照して、層間絶縁膜１８上には、アルミニウム等から成
るソース・ドレイン配線１９が選択的に形成されてい
る。また、層間絶縁膜１８内には、ソース・ドレイン配
線１９とソース・ドレイン領域２とを接続するためのコ
ンタクトプラグ４が選択的に形成されている。コンタク
トプラグ４は、層間絶縁膜１８の上面からシリサイド層
１２の上面に達して形成されたコンタクトホール１６
と、該コンタクトホール１６内を充填する導体プラグ１
７とを有している。
【００２９】図３〜１２は、本発明の実施の形態１に係
るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。図３（Ａ）〜図１２（Ａ）が、図２（Ａ）に示した
構造の製造方法に対応し、図３（Ｂ）〜図１２（Ｂ）
が、図２（Ｂ）に示した構造の製造方法に対応する。図
３を参照して、まず、４００ｎｍ程度の膜厚を有するＢ
ＯＸ層７と、２００ｎｍ程度の膜厚を有するシリコン層
８とがシリコン基板６上にこの順に積層された積層構造
を成すＳＯＩ基板５を準備する。次に、ＣＶＤ等法によ
って、１０ｎｍ程度の膜厚を有するシリコン酸化膜と、
２００ｎｍ程度の膜厚を有するシリコン窒化膜とを、シ
リコン層８の上面上にこの順に全面に形成する。次に、
写真製版法及び異方性ドライエッチング法によってこれ
らの膜をパターニングすることにより、シリコン酸化膜
２１及びシリコン窒化膜２２がこの順に積層された積層
構造を、シリコン層８の上面上に選択的に形成する。
【００３０】図４を参照して、次に、シリコン窒化膜２
２をエッチングマスクに用いて、ＳＯＩ基板５の深さ方
向にエッチングレートの高い異方性ドライエッチング法
によって、シリコン層８をその上面から１００ｎｍ程度
エッチングする。これにより、シリコン窒化膜２２及び
シリコン酸化膜２１から成る積層構造が形成されていな
い部分のシリコン層８の上面内に、凹部２３が形成され
る。
【００３１】図５を参照して、次に、凹部２３内を充填
するように、５００ｎｍ程度の膜厚を有するシリコン酸
化膜２４をＣＶＤ法によって全面に堆積する。次に、Ｃ
ＭＰ（Chemical Mechanical Polishing）法によって、
シリコン酸化膜２４を研磨除去する。かかるＣＭＰ処理
は、シリコン窒化膜２２の底部を残して停止する。
【００３２】図６を参照して、次に、残りのシリコン窒
化膜２２をウェットエッチングによって除去する。次
に、チャネル領域を形成するために、イオン注入法によ
って、ボロン等の不純物（ＮＭＯＳを形成する場合）
を、１０〜５０ｋｅＶ、１〜９ｅ１２ｃｍ-2の条件で、
シリコン酸化膜２１を介してシリコン層８内に導入す
る。なお、ＰＭＯＳを形成する場合は、ヒ素等の不純物
を５０〜２００ｋｅＶ、１〜９ｅ１２ｃｍ-2の条件でイ
オン注入すればよい。次に、シリコン酸化膜２１をウェ
ットエッチングによって除去する。このときのウェット
エッチングによってシリコン酸化膜２４の上部も若干除
去される。これにより、残ったシリコン酸化膜２４とし
て、素子分離絶縁膜９が得られる。
【００３３】図７を参照して、次に、熱酸化法によっ
て、素子分離絶縁膜９が形成されていない部分のシリコ
ン層８の上面上に、１〜５ｎｍ程度の膜厚を有するシリ
コン酸化膜２５を形成する。次に、ＣＶＤ法によって、
２００ｎｍ程度の膜厚を有するポリシリコン膜２６を全
面に形成する。
【００３４】図８を参照して、写真製版法及び異方性ド
ライエッチング法によってポリシリコン膜２６をパター
ニングすることにより、ポリシリコン層１４を形成す
る。次に、ポリシリコン層１４及び素子分離絶縁膜９を
注入マスクに用いて、イオン注入法によって、ヒ素等の
不純物（ＮＭＯＳを形成する場合）を、５〜３０ｋｅ
Ｖ、１〜９ｅ１４ｃｍ-2の条件で、シリコン酸化膜２５
を介してシリコン層８内に導入する。これにより、比較
的低濃度の低濃度領域２７が、シリコン層８の上面内に
浅く形成される。なお、ＰＭＯＳを形成する場合は、Ｂ
Ｆ2等の不純物を５〜３０ｋｅＶ、１〜９ｅ１４ｃｍ-2
の条件でイオン注入すればよい。
【００３５】図９を参照して、次に、７０〜１００ｎｍ
程度の膜厚を有するシリコン酸化膜をＣＶＤ法によって
全面に形成し、該シリコン酸化膜及びシリコン酸化膜２
５を、ＳＯＩ基板５の深さ方向にエッチングレートの高
い異方性ドライエッチング法によってエッチングするこ
とにより、ポリシリコン層１４の側面にサイドウォール
２０を形成する。なお、図９（Ｂ）においては、サイド
ウォール２０の下地として存在する部分のシリコン酸化
膜２５はサイドウォール２０の一部と捉えて、サイドウ
ォール２０と一体的に示している。
【００３６】図１０を参照して、次に、ポリシリコン層
１４、サイドウォール２０、及び素子分離絶縁膜９を注
入マスクに用いて、イオン注入法によって、ヒ素等の不
純物（ＮＭＯＳを形成する場合）を、１０〜８０ｋｅ
Ｖ、１〜９ｅ１５ｃｍ-2の条件でシリコン層８内に導入
する。これにより、ポリシリコン層１４の下方に低濃度
領域２７を有する、比較的高濃度の不純物拡散領域１１
が形成される。不純物拡散領域１１は、シリコン層８の
上面からＢＯＸ層７の上面に達して形成されている。な
お、ＰＭＯＳを形成する場合は、ボロン等の不純物を１
０〜５０ｋｅＶ、１〜９ｅ１５ｃｍ-2の条件でイオン注
入すればよい。
【００３７】図１１を参照して、次に、コバルト等の金
属膜を５〜１０ｎｍ程度の膜厚で全面に形成した後、５
００〜１０００℃で１分間程度の熱処理を行う。これに
より、互いに接触するシリコンと金属膜とが反応して、
シリサイド化反応が起こる。これにより、不純物拡散領
域１１の上面がシリサイド化されてシリサイド層１２と
なり、不純物拡散領域１１とシリサイド層１２とから成
るソース・ドレイン領域２を形成することができる。ま
た、ポリシリコン層１４の上面がシリサイド化されてシ
リサイド層１５となり、ポリシリコン層１４とシリサイ
ド層１５とから成るゲート電極１を形成することができ
る。その後、シリコンと反応しなかった部分の金属膜を
ウェットエッチングによって除去する。
【００３８】図１２を参照して、次に、ＣＶＤ法によっ
て、１０００ｎｍ程度の膜厚を有するシリコン酸化膜を
全面に堆積した後、その上面から４００ｎｍ程度の膜厚
をＣＭＰ法によって研磨除去することにより、シリコン
酸化膜の上面を平坦化する。これにより、層間絶縁膜１
８を形成することができる。次に、層間絶縁膜１８の上
面からシリサイド層１２の上面に達するコンタクトホー
ル１６を、層間絶縁膜１８内に選択的に形成する。
【００３９】次に、５００ｎｍ程度の膜厚を有するタン
グステン膜を全面に堆積した後、層間絶縁膜１８の上面
が露出するまで該タングステン膜をＣＭＰ法によって研
磨除去することにより、コンタクトホール１６内を導体
プラグ１７（導電体）によって充填する。これにより、
コンタクトプラグ４を形成する。次に、コンタクトプラ
グ４に接触するように、アルミニウム等から成るソース
・ドレイン配線１９を層間絶縁膜１８の上面上に選択的
に形成することにより、図２に示した構造を得る。
【００４０】図１３は、本実施の形態１に係るＭＯＳＦ
ＥＴを、ＣＭＯＳに適用した例を示す上面図である。Ｃ
ＭＯＳは、ゲート電極１を共有するＮＭＯＳとＰＭＯＳ
とを備えている。ゲート電極１は、ＣＭＯＳの入力ＩＮ
に接続されている。ＮＭＯＳは、ゲート電極１の下のチ
ャネル領域を挟んで対を成すソース領域２ｓ１及びドレ
イン領域２ｄ１を有している。ソース領域２ｓ１は、第
１部分３ａ１と第２部分３ｂ１とを有している。第２部
分３ｂ１は、コンタクトプラグ４ａを介して電源ＶＤＤ
に接続されている。ドレイン領域２ｄ１は、チャネル領
域に隣接する第１部分３ａ２と、ドレイン領域２ｄ１の
外周縁の一部が平面視上ゲート電極１から遠ざかるよう
に、第１部分３ａ２からチャネル長方向に突出して形成
された第２部分３ｂ２とを有している。第２部分３ｂ２
は、コンタクトプラグ４ｂを介して、ＣＭＯＳの出力Ｏ
ＵＴに接続されている。
【００４１】ＰＭＯＳは、ゲート電極１の下のチャネル
領域を挟んで対を成すソース領域２ｓ２及びドレイン領
域２ｄ２を有している。ソース領域２ｓ２は、第１部分
３ａ３と第２部分３ｂ３とを有している。第２部分３ｂ
３は、コンタクトプラグ４ｄを介して接地ＧＮＤに接続
されている。ドレイン領域２ｄ２は、チャネル領域に隣
接する第１部分３ａ４と、ドレイン領域２ｄ２の外周縁
の一部が平面視上ゲート電極１から遠ざかるように、第
１部分３ａ４からチャネル長方向に突出して形成された
第２部分３ｂ４とを有している。第２部分３ｂ４は、コ
ンタクトプラグ４ｃを介して、ＣＭＯＳの出力ＯＵＴに
接続されている。
【００４２】このように本実施の形態１に係る半導体装
置及びその製造方法によれば、ソース・ドレイン領域２
は、ボディ領域１０に隣接する第１部分３ａと、ソース
・ドレイン領域２の外周縁の一部が平面視上ゲート電極
１から遠ざかるように、第１部分３ａから突出して形成
された第２部分３ｂとを有している。そして、ソース・
ドレイン領域２とソース・ドレイン配線１９とを接続す
るためのコンタクトプラグ４は、ソース・ドレイン領域
２の第２部分３ｂに形成されている。
【００４３】そのため、図２８に示した従来のＭＯＳＦ
ＥＴと比較すると、コンタクトプラグ４とゲート電極１
との間の距離を拡げることができる。その結果、ソース
・ドレイン領域２の面積を縮小して素子の微細化を図り
つつ、コンタクトプラグ４とゲート電極１との間に生じ
る寄生容量の増大を抑制でき、動作の高速化及び消費電
力の低減を図ることが可能となる。
【００４４】しかも、本実施の形態１に係るＭＯＳＦＥ
ＴはＳＯＩ基板５を採用し、ソース・ドレイン領域２
は、シリコン層８の上面からＢＯＸ層７の上面に達して
形成されている。そのため、図２８に示した従来のＭＯ
ＳＦＥＴと比較すると、第２部分３ｂを形成した分だけ
ソース・ドレイン領域２の面積が拡がっているとはい
え、これに伴うソース・ドレイン容量の増大を最小限に
抑えることができる。
【００４５】実施の形態２．図１４は、本発明の実施の
形態２に係るＭＯＳＦＥＴの構造を示す上面図である。
ゲート電極１の下方にはチャネル領域（図１４には現れ
ない）が形成されており、チャネル領域を挟んで一対の
ソース・ドレイン領域２が形成されている。ソース・ド
レイン領域２は、チャネル領域に隣接する第１部分３０
ａと、ソース・ドレイン領域２の外周縁の一部が平面視
上ゲート電極１から遠ざかるように、第１部分３０ａの
角部（ゲート電極１に隣接しない側の角部）から、チャ
ネル幅方向に対して斜め４５度程度外側に突出して形成
された第２部分３０ｂとを有している。ソース・ドレイ
ン領域２とソース・ドレイン配線（図示しない）とを接
続するためのコンタクトプラグ４は、ソース・ドレイン
領域２の第２部分３０ｂに接続されている。本実施の形
態２に係るＭＯＳＦＥＴのその他の構造は、上記実施の
形態１に係るＭＯＳＦＥＴの構造と同様である。
【００４６】図１５は、本実施の形態２に係るＭＯＳＦ
ＥＴを、ＣＭＯＳに適用した例を示す上面図である。Ｎ
ＭＯＳに関して、ソース領域２ｓ１は、第１部分３０ａ
１と第２部分３０ｂ１とを有している。第２部分３０ｂ
１は、コンタクトプラグ４ａを介して電源ＶＤＤに接続
されている。ドレイン領域２ｄ１は、第１部分３０ａ２
と第２部分３０ｂ２とを有している。第２部分３０ｂ２
は、コンタクトプラグ４ｂを介して、ＣＭＯＳの出力Ｏ
ＵＴに接続されている。ＰＭＯＳに関して、ソース領域
２ｓ２は、第１部分３０ａ３と第２部分３０ｂ３とを有
している。第２部分３０ｂ３は、コンタクトプラグ４ｄ
を介して接地ＧＮＤに接続されている。ドレイン領域２
ｄ２は、第１部分３０ａ４と第２部分３０ｂ４とを有し
ている。第２部分３０ｂ４は、コンタクトプラグ４ｃを
介して、ＣＭＯＳの出力ＯＵＴに接続されている。
【００４７】このように本実施の形態２に係るＭＯＳＦ
ＥＴによれば、ソース・ドレイン領域２は、チャネル領
域に隣接する第１部分３０ａと、ソース・ドレイン領域
２の外周縁の一部が平面視上ゲート電極１から遠ざかる
ように、第１部分３０ａの角部から斜め４５度程度外側
に突出して形成された第２部分３０ｂとを有している。
そして、コンタクトプラグ４は、ソース・ドレイン領域
２の第２部分３０ｂに接続されている。従って、上記実
施の形態１に係るＭＯＳＦＥＴと比較すると、コンタク
トプラグ４とゲート電極１との間の距離をさらに拡げる
ことができるため、ソース・ドレイン領域２の面積の縮
小に伴ってコンタクトプラグ４とゲート電極１との間に
生じる寄生容量の増大を、さらに抑制することが可能と
なる。
【００４８】実施の形態３．図１６は、本発明の実施の
形態３に係るＭＯＳＦＥＴの構造を示す上面図である。
本実施の形態３に係るＭＯＳＦＥＴは、図１に示した上
記実施の形態１に係るＭＯＳＦＥＴを基礎として、ソー
ス・ドレイン領域２の第２部分３ｂに全面的に接触する
底面を有するコンタクトプラグ４の代わりに、ゲート電
極１から遠ざかるように位置ずれして、第２部分３ｂに
部分的に接触する底面を有するコンタクトプラグ３１を
形成したものである。図１６においては、コンタクトプ
ラグ３１の底面の下半分のみが、第２部分３ｂに接触し
ている。
【００４９】図１７は、図１６に示したラインＸ１に沿
った位置に関する断面構造を示す断面図である。コンタ
クトプラグ３１は、コンタクトホール３２と、コンタク
トホール３２内を充填する導体プラグ３３とを有してい
る。コンタクトプラグ３１の底面は、第１部分３ａに近
い左側半分がシリサイド層１２に接触しており、第１部
分３ａから遠い右側半分が素子分離絶縁膜９に接触して
いる。また、コンタクトプラグ３１の上面は、ソース・
ドレイン配線１９に接触している。
【００５０】このように本実施の形態３に係るＭＯＳＦ
ＥＴによれば、ゲート電極１から遠ざかるように、ソー
ス・ドレイン領域２の第２部分３ｂに部分的に接触する
底面を有するコンタクトプラグ３１を形成した。従っ
て、上記実施の形態１に係るＭＯＳＦＥＴと比較する
と、コンタクトプラグ３１とゲート電極１との間の距離
をさらに拡げることができるため、コンタクトプラグ３
１とゲート電極１との間に生じる寄生容量をさらに低減
することが可能となる。
【００５１】実施の形態４．図１８は、本発明の実施の
形態４に係るＭＯＳＦＥＴの構造を示す上面図である。
本実施の形態４に係るＭＯＳＦＥＴは、図１４に示した
上記実施の形態２に係るＭＯＳＦＥＴを基礎として、ソ
ース・ドレイン領域２の第２部分３０ｂに全面的に接触
する底面を有するコンタクトプラグ４の代わりに、ゲー
ト電極１から遠ざかるように位置ずれして、第２部分３
０ｂに部分的に接触する底面を有するコンタクトプラグ
３１を形成したものである。
【００５２】このように本実施の形態４に係るＭＯＳＦ
ＥＴによれば、ゲート電極１から遠ざかるように、ソー
ス・ドレイン領域２の第２部分３０ｂに部分的に接触す
る底面を有するコンタクトプラグ３１を形成した。従っ
て、上記実施の形態２に係るＭＯＳＦＥＴと比較する
と、コンタクトプラグ３１とゲート電極１との間の距離
をさらに拡げることができるため、コンタクトプラグ３
１とゲート電極１との間に生じる寄生容量を低減するこ
とが可能となる。
【００５３】実施の形態５．図１９は、本発明の実施の
形態５に係るＭＯＳＦＥＴの構造を示す上面図である。
本実施の形態５に係るＭＯＳＦＥＴは、図１に示した上
記実施の形態１に係るＭＯＳＦＥＴを基礎として、第１
部分３ａ及び第２部分３ｂを有するソース領域２の代わ
りに、図２８に示した従来のＭＯＳＦＥＴと同様のソー
ス領域１０４を形成したものである。図１９を参照し
て、本実施の形態５に係るＭＯＳＦＥＴは、図１に示し
た第１部分３ａのみに相当するソース領域２ｓを有して
いる。ソース領域２ｓは、図２８に示した従来のＭＯＳ
ＦＥＴと同様に、ゲート電極１に隣接して配置されたコ
ンタクトプラグ１０３を介して、ソース配線（図示しな
い）に接続されている。本実施の形態４に係るＭＯＳＦ
ＥＴのその他の構造は、図１に示した上記実施の形態１
に係るＭＯＳＦＥＴの構造と同様である。
【００５４】このように本実施の形態５に係るＭＯＳＦ
ＥＴによれば、ドレイン領域２ｄに関しては上記実施の
形態１に係る発明を適用する一方、ソース領域２ｓに関
しては、従来のＭＯＳＦＥＴと同様に、ゲート電極１に
隣接する箇所にコンタクトプラグ１０３を配置した。従
って、上記実施の形態１に係るＭＯＳＦＥＴと比較する
と、ソース領域２ｓのコンタクトプラグ１０３と、ゲー
ト電極１との間の距離を短くすることができる。そのた
め、コンタクトプラグ４をゲート電極１から遠ざけて配
置することに起因するソース抵抗の上昇を回避でき、ソ
ース抵抗の上昇に伴う基板バイアス効果の発生を防止す
ることができる。
【００５５】なお、以上の説明では上記実施の形態１に
係るＭＯＳＦＥＴを基礎として、本実施の形態５に係る
発明を適用する場合の例について述べたが、上記実施の
形態２〜４に係る発明を基礎として、本実施の形態５に
係る発明を適用することも可能である。
【００５６】実施の形態６．図２０は、本発明の実施の
形態６に係るＭＯＳＦＥＴの構造を示す断面図である。
ＳＯＩ基板１０５は、シリコン基板１０６、ＢＯＸ層１
０７、及びシリコン層１０８がこの順に積層された積層
構造を成している。シリコン層１０８の上面内には、Ｓ
ＴＩ等の素子分離絶縁膜１０９が選択的に形成されてい
る。
【００５７】素子分離絶縁膜１０９によって規定される
ＳＯＩ基板１０５の素子形成領域において、シリコン層
１０８の上面内には、ｐ型のボディ領域１１０を挟んで
対を成す、ソース・ドレイン領域１０４が形成されてい
る。ソース・ドレイン領域１０４は、シリコン層１０８
の上面からＢＯＸ層１０７の上面に達して形成されたｎ
+型の不純物拡散領域１１１と、シリコン層１０８の上
面をシリサイド化することによって形成されたシリサイ
ド層１１２とを有している。
【００５８】ボディ領域１１０上には、ゲート酸化膜１
１３とゲート電極１０１とがこの順に積層された積層構
造を成すゲート構造が形成されている。該ゲート構造の
側面には、多孔質状の酸化シリコンから成るサイドウォ
ール３４が形成されている。ゲート電極１０１は、ゲー
ト酸化膜１１３上に形成されたポリシリコン層１１４
と、ポリシリコン層１１４上に形成されたシリサイド層
１１５とを有している。
【００５９】また、シリサイド層１１５，１１２、サイ
ドウォール３４、及び素子分離絶縁膜１０９の各露出面
を覆って、酸化シリコンから成る層間絶縁膜１１８が全
面に形成されている。層間絶縁膜１１８上には、アルミ
ニウム等から成るソース・ドレイン配線１１９が選択的
に形成されている。また、層間絶縁膜１１８内には、ソ
ース・ドレイン配線１１９とソース・ドレイン領域１０
４とを接続するためのコンタクトプラグ１０３が選択的
に形成されている。コンタクトプラグ１０３は、層間絶
縁膜１１８の上面からシリサイド層１１２の上面に達し
て形成されたコンタクトホール１１６と、該コンタクト
ホール１１６内を充填する導体プラグ１１７とを有して
いる。
【００６０】図２１〜２３は、サイドウォール３４の形
成方法を工程順に示す断面図である。図２１を参照し
て、まず、上記実施の形態１と同様の方法によって図８
（Ｂ）に示す構造を得た後、スピンコートによって、５
０ｎｍ程度の膜厚を有するシリコン酸化膜３５を全面に
塗布する。但し、シリコン酸化膜３５は、ＣＶＤ法によ
って形成してもよい。ここで、シリコン酸化膜３５内に
は、非常に細かい有機粒（例えば、高い沸点を有するポ
リイミド系の有機物の粒状体）３６を全面に含ませてお
く。
【００６１】図２２を参照して、次に、５００〜９００
℃の温度で３０分間程度アニールを行うことによって、
シリコン酸化膜３５内に含まれている有機粒３６を気化
させる。これにより、有機粒３６が存在していた部分に
空孔３８が生じ、多孔質状のシリコン酸化膜３７が得ら
れる。
【００６２】図２３を参照して、次に、ＳＯＩ基板１０
５の深さ方向にエッチングレートの高い異方性ドライエ
ッチング法によってシリコン酸化膜３７，２５をエッチ
ングすることにより、ポリシリコン層１４の側面にサイ
ドウォール３４を形成する。換言すれば、ゲート絶縁膜
１３及びポリシリコン層１４から成るゲート構造の側面
に、ゲート絶縁膜１３の一部を下地に有するサイドウォ
ール３４を形成する。
【００６３】このように本実施の形態６に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、ゲート構造の側面に
は、多孔質状の酸化シリコンから成るサイドウォール３
４が形成されている。そのため、多孔質状ではない通常
の酸化シリコンから成るサイドウォールを有するＭＯＳ
ＦＥＴと比較すると、サイドウォール３４の誘電率が低
下するため、ソース・ドレイン領域１０４のコンタクト
プラグ１０３とゲート電極１０１との間に生じる寄生容
量を低減することができる。
【００６４】なお、以上の説明では、ＳＯＩ基板１０５
を用いて本実施の形態６に係るＭＯＳＦＥＴを形成する
場合の例について述べたが、ＳＯＩ基板ではない通常の
バルク基板を用いて、本実施の形態６に係るＭＯＳＦＥ
Ｔを形成した場合であっても、上記と同様の効果を得る
ことができる。
【００６５】実施の形態７．図２４は、本発明の実施の
形態７に係るＭＯＳＦＥＴの構造を示す断面図である。
以下、図２０に示した上記実施の形態６に係るＭＯＳＦ
ＥＴとの相違点のみ説明する。多孔質状の酸化シリコン
から成るサイドウォール３４の代わりに、サイドウォー
ル１２０ａが形成されている。サイドウォール１２０ａ
は、層間絶縁膜１１８の材質（ここでは酸化シリコン）
とは異なる材質（例えば窒化シリコン）によって構成さ
れている。サイドウォール１２０ａを構成する材質は、
多孔質状であっても、多孔質状でなくてもよい。
【００６６】また、コンタクトプラグ１０３とゲート電
極１０１との間において、層間絶縁膜１１８が選択的に
除去されて、開口部３９が形成されている。これによ
り、サイドウォール１２０ａの表面及びシリサイド層１
１５の上面が露出している。
【００６７】図２５は、開口部３９の形成方法を示す断
面図である。図２０に示した構造（但し、本実施の形態
７においては、サイドウォール３４の代わりにサイドウ
ォール１２０ａが形成されている）を得た後、ソース・
ドレイン配線１１９を覆って、層間絶縁膜１１８上にフ
ォトレジスト４０を形成する。フォトレジスト４０は、
開口部３９を形成する予定の領域の上方が開口したパタ
ーンを有している。次に、フォトレジスト４０をエッチ
ングマスクに用いて、ＳＯＩ基板１０５の深さ方向にエ
ッチングレートが高く、かつ酸化シリコンに対して選択
性を有する異方性ドライエッチング法によって層間絶縁
膜１１８をエッチングする。これにより、開口部３９が
形成される。その後、フォトレジスト４０を除去するこ
とによって、図２４に示した構造が得られる。
【００６８】このように本実施の形態７に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、ソース・ドレイン領域
１０４のコンタクトプラグ１０３と、ゲート電極１０１
との間において、層間絶縁膜１１８が選択的に除去され
て、開口部３９が形成されている。そのため、図２９に
示した従来のＭＯＳＦＥＴと比較すると、コンタクトプ
ラグ１０３とゲート電極１０１との間の領域の誘電率が
低下するため、両者間に生じる寄生容量を低減すること
ができる。
【００６９】なお、以上の説明では、ゲート電極１０１
上の層間絶縁膜１１８も除去する場合について説明し
た。しかし、コンタクトプラグ１０３とゲート電極１０
１との間に生じる寄生容量を低減するという目的を達成
するためには、少なくとも、コンタクトプラグ１０３と
ゲート電極１０１との間の層間絶縁膜１１８のみを除去
すれば十分である。従って、ゲート電極１０１上の層間
絶縁膜１１８は必ずしも除去する必要はない。
【００７０】また、以上の説明では、ＳＯＩ基板１０５
を用いて本実施の形態７に係るＭＯＳＦＥＴを形成する
場合の例について述べたが、ＳＯＩ基板ではない通常の
バルク基板を用いて、本実施の形態７に係るＭＯＳＦＥ
Ｔを形成した場合であっても、上記と同様の効果を得る
ことができる。
【００７１】実施の形態８．図２６は、本発明の実施の
形態８に係るＭＯＳＦＥＴの構造を示す断面図である。
以下、図２４に示した上記実施の形態７に係るＭＯＳＦ
ＥＴとの相違点のみ説明する。サイドウォール１２０ａ
が除去されて、凹部４１内においてゲート電極１０１の
上面及び側面が露出している。かかる構造は、層間絶縁
膜１１８と同じ材質（ここでは酸化シリコン）によって
サイドウォール１２０ａを形成し、図２５に示した工程
で、層間絶縁膜１１８とともにサイドウォール１２０ａ
を併せてエッチングすることによって得られる。
【００７２】このように本実施の形態８に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、コンタクトプラグ１０
３とゲート電極１０１との間の層間絶縁膜１１８ととも
に、ゲート電極１０１の側面に形成されていたサイドウ
ォール１２０ａも併せて除去されている。従って、上記
実施の形態７に係るＭＯＳＦＥＴと比較すると、コンタ
クトプラグ１０３とゲート電極１０１との間の領域の誘
電率がさらに低下するため、両者間に生じる寄生容量を
さらに低減することができる。
【００７３】なお、以上の説明では、ＳＯＩ基板１０５
を用いて本実施の形態８に係るＭＯＳＦＥＴを形成する
場合の例について述べたが、ＳＯＩ基板ではない通常の
バルク基板を用いて、本実施の形態８に係るＭＯＳＦＥ
Ｔを形成した場合であっても、上記と同様の効果を得る
ことができる。
【００７４】
【発明の効果】この発明のうち請求項１に係るものによ
れば、第１の導電体がドレイン領域の第１部分に接続さ
れている半導体装置と比較すると、第１の導電体とゲー
ト電極との間の距離を拡げることができる。そのため、
第１の導電体とゲート電極との間に生じる寄生容量を低
減することができる。
【００７５】しかも、ＳＯＩ基板を採用しているため、
ドレイン領域を、半導体層の上面から絶縁層の上面に達
して形成することができる。そのため、第２部分を形成
した分だけドレイン領域の面積が拡がっているとはい
え、これに伴うドレイン容量の増大を最小限に抑えるこ
とができる。
【００７６】また、この発明のうち請求項２に係るもの
によれば、ドレイン領域の第２部分がチャネル幅方向に
突出して形成されている場合と比較すると、第１の導電
体とゲート電極との間の距離を拡げることができるた
め、両者間に生じる寄生容量を低減することが可能とな
る。
【００７７】また、この発明のうち請求項３に係るもの
によれば、第１の導電体とゲート電極との間の距離をさ
らに拡げることができるため、両者間に生じる寄生容量
をさらに低減することが可能となる。
【００７８】また、この発明のうち請求項４に係るもの
によれば、第２の導電体がソース領域の第１部分に接続
されている半導体装置と比較すると、第２の導電体とゲ
ート電極との間の距離を拡げることができる。その結
果、第２の導電体とゲート電極との間に生じる寄生容量
を低減することができる。
【００７９】また、この発明のうち請求項５に係るもの
によれば、ソース領域の第２部分がチャネル幅方向に突
出して形成されている場合と比較すると、第２の導電体
とゲート電極との間の距離を拡げることができるため、
両者間に生じる寄生容量を低減することが可能となる。
【００８０】また、この発明のうち請求項６に係るもの
によれば、第２の導電体とゲート電極との間の距離をさ
らに拡げることができるため、両者間に生じる寄生容量
をさらに低減することが可能となる。
【００８１】また、この発明のうち請求項７に係るもの
によれば、請求項４〜６のいずれか一つに記載の半導体
装置と比較すると、第２の導電体とゲート電極との間の
距離を短くすることができる。そのため、第２の導電体
をゲート電極から遠ざけて配置することに起因するソー
ス抵抗の上昇を回避でき、ソース抵抗の上昇に伴う基板
バイアス効果の発生を防止することができる。
【００８２】また、この発明のうち請求項８に係るもの
によれば、多孔質状の材質によってサイドウォールを形
成することにより、サイドウォールの誘電率を低下させ
ることができる。そのため、多孔質状ではない材質から
成るサイドウォールを有する半導体装置と比較すると、
第１及び第２の導電体とゲート電極との間に生じる寄生
容量を低減することができる。
【００８３】また、この発明のうち請求項９に係るもの
によれば、ゲート電極と第１及び第２の導電体との間の
領域の誘電率が低下するため、両者間に生じる寄生容量
を低減することができる。
【００８４】また、この発明のうち請求項１０に係るも
のによれば、多孔質状の材質によってサイドウォールを
形成することにより、サイドウォールの誘電率を低下さ
せることができる。そのため、多孔質状ではない材質か
ら成るサイドウォールを有する半導体装置と比較する
と、導電体とゲート電極との間に生じる寄生容量を低減
することができる。
【００８５】また、この発明のうち請求項１１に係るも
のによれば、ゲート電極と導電体との間の領域の誘電率
が低下するため、両者間に生じる寄生容量を低減するこ
とができる。
【００８６】また、この発明のうち請求項１２に係るも
のによれば、ゲート電極と導電体との間の領域の誘電率
が低下するため、両者間に生じる寄生容量を低減するこ
とができる。
【００８７】また、この発明のうち請求項１３に係るも
のによれば、サイドウォールを除去することによって、
ゲート電極と導電体との間の領域の誘電率がさらに低下
するため、両者間に生じる寄生容量をさらに低減するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るＭＯＳＦＥＴの
構造を示す上面図である。
【図２】 本発明の実施の形態１に係るＭＯＳＦＥＴの
断面構造を示す断面図である。
【図３】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態１に係るＭＯＳＦＥＴ
を、ＣＭＯＳに適用した例を示す上面図である。
【図１４】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の構造を示す上面図である。
【図１５】 本実施の形態２に係るＭＯＳＦＥＴを、Ｃ
ＭＯＳに適用した例を示す上面図である。
【図１６】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の構造を示す上面図である。
【図１７】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の断面構造を示す断面図である。
【図１８】 本発明の実施の形態４に係るＭＯＳＦＥＴ
の構造を示す上面図である。
【図１９】 本発明の実施の形態５に係るＭＯＳＦＥＴ
の構造を示す上面図である。
【図２０】 本発明の実施の形態６に係るＭＯＳＦＥＴ
の構造を示す断面図である。
【図２１】 本発明の実施の形態６に係るＭＯＳＦＥＴ
に関して、サイドウォールの形成方法を工程順に示す断
面図である。
【図２２】 本発明の実施の形態６に係るＭＯＳＦＥＴ
に関して、サイドウォールの形成方法を工程順に示す断
面図である。
【図２３】 本発明の実施の形態６に係るＭＯＳＦＥＴ
に関して、サイドウォールの形成方法を工程順に示す断
面図である。
【図２４】 本発明の実施の形態７に係るＭＯＳＦＥＴ
の構造を示す断面図である。
【図２５】 本発明の実施の形態７に係るＭＯＳＦＥＴ
に関して、開口部の形成方法を示す断面図である。
【図２６】 本発明の実施の形態８に係るＭＯＳＦＥＴ
の構造を示す断面図である。
【図２７】 一般的なＭＯＳＦＥＴの構造を示す上面図
である。
【図２８】 従来のＭＯＳＦＥＴの構造を示す上面図で
ある。
【図２９】 従来のＭＯＳＦＥＴの断面構造を示す断面
図である。
【符号の説明】
１ ゲート電極、２ ソース・ドレイン領域、３ａ，３
０ａ 第１部分、３ｂ，３０ｂ 第２部分、４，３１
コンタクトプラグ、５ ＳＯＩ基板、６ シリコン基
板、７ ＢＯＸ層、１０ ボディ領域、１１ 不純物拡
散領域、１３ ゲート絶縁膜、１８ 層間絶縁膜、２
０，３４，１２０ａ サイドウォール、１９ソース・ド
レイン配線、３７ シリコン酸化膜、３９，４１ 開口
部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３２１Ｅ 29/78 29/78 ３０１Ｇ 21/336 ３０１Ｌ ３０１Ｘ ６１３Ａ ６１６Ｋ ６１６Ａ ６１７Ｊ (72)発明者 前川 繁登 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 GG03 HH04 HH08 JJ19 KK01 KK25 LL04 NN11 QQ08 QQ09 QQ11 QQ37 QQ48 RR04 SS11 VV04 VV05 XX24 5F040 DA10 DA11 DA12 DB03 DC01 EB12 EC01 EC07 EC13 EF02 EF03 EH02 EH08 EJ03 EK05 FA03 FA05 FA07 FB02 FC03 FC10 FC19 FC20 FC21 5F048 AA00 AC03 BA01 BA16 BB05 BB08 BB12 BC01 BC06 BF06 BF16 BG05 DA23 DA25 DA27 5F058 BC02 BF02 BF46 BH01 BH20 BJ04 5F110 AA02 AA04 AA09 BB04 CC02 DD05 DD13 EE05 EE09 EE14 EE32 EE45 FF02 FF23 GG02 GG24 GG32 GG34 GG52 HJ01 HJ04 HJ13 HK05 HK40 HL03 HL04 HL14 HM04 HM12 HM15 HM17 NN02 NN04 NN23 NN35 NN62 NN65 QQ11 QQ19

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板、絶縁層、及び半導体層がこ
    の順に積層されたＳＯＩ基板と、 前記半導体層内にそれぞれ選択的に形成されたドレイン
    領域及びソース領域、並びに前記ドレイン領域と前記ソ
    ース領域とによって挟まれるチャネル領域上にゲート絶
    縁膜を介して形成されたゲート電極を有するトランジス
    タと、 前記トランジスタ上に形成された層間絶縁膜と、 前記層間絶縁膜上に選択的に形成されたドレイン配線及
    びソース配線と、 前記層間絶縁膜内に選択的に形成され、前記ドレイン配
    線と前記ドレイン領域とを接続する第１の導電体と、 前記層間絶縁膜内に選択的に形成され、前記ソース配線
    と前記ソース領域とを接続する第２の導電体とを備え、 前記ドレイン領域は、前記チャネル領域に隣接する第１
    部分と、前記ドレイン領域の外周縁の一部が平面視上前
    記ゲート電極から遠ざかるように、前記第１部分から突
    出して形成された第２部分とを有し、 前記第１の導電体は、前記ドレイン領域の前記第２部分
    に接続されていることを特徴とする半導体装置。
  2. 【請求項２】 前記ドレイン領域の前記第１部分は、平
    面視上複数の角部を有しており、 前記ドレイン領域の前記第２部分は、前記ゲート電極と
    隣接しない前記角部から、前記チャネル領域のチャネル
    幅方向に対して斜めに突出して形成されていることを特
    徴とする、請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１の導電体の底面は、前記ゲート
    電極から遠ざかるように、位置ずれして前記ドレイン領
    域の前記第２部分に部分的に接触していることを特徴と
    する、請求項１又は２に記載の半導体装置。
  4. 【請求項４】 前記ソース領域は、前記チャネル領域に
    隣接する第１部分と、前記ソース領域の外周縁の一部が
    平面視上前記ゲート電極から遠ざかるように、前記第１
    部分から突出して形成された第２部分とを有し、 前記第２の導電体は、前記ソース領域の第２部分に接続
    されていることを特徴とする、請求項１〜３のいずれか
    一つに記載の半導体装置。
  5. 【請求項５】 前記ソース領域の前記第１部分は、平面
    視上複数の角部を有しており、 前記ソース領域の前記第２部分は、前記ゲート電極と隣
    接しない前記角部から、前記チャネル領域のチャネル幅
    方向に対して斜めに突出して形成されていることを特徴
    とする、請求項４に記載の半導体装置。
  6. 【請求項６】 前記第２の導電体の底面は、前記ゲート
    電極から遠ざかるように、位置ずれして前記ソース領域
    の前記第２部分に部分的に接触していることを特徴とす
    る、請求項４又は５に記載の半導体装置。
  7. 【請求項７】 前記ソース領域は、前記チャネル領域に
    隣接する第１部分を有し、 前記第２の導電体は、前記ソース領域の前記第１部分に
    接続されていることを特徴とする、請求項１〜３のいず
    れか一つに記載の半導体装置。
  8. 【請求項８】 前記トランジスタは、前記ゲート電極の
    側面に形成されたサイドウォールをさらに有し、 前記サイドウォールは、多孔質状の材質によって構成さ
    れていることを特徴とする、請求項１〜７のいずれか一
    つに記載の半導体装置。
  9. 【請求項９】 前記層間絶縁膜は、前記ゲート電極と前
    記第１及び第２の導電体との間の領域を除く部分に形成
    されていることを特徴とする、請求項１〜８のいずれか
    一つに記載の半導体装置。
  10. 【請求項１０】 基板と、 前記基板内に選択的に形成された対を成すソース・ドレ
    イン領域、対を成す前記ソース・ドレイン領域同士によ
    って挟まれるチャネル領域上にゲート絶縁膜を介して形
    成されたゲート電極、及び前記ゲート電極の側面に形成
    されたサイドウォールを有するトランジスタと、 前記トランジスタ上に形成された層間絶縁膜と、 前記層間絶縁膜上に選択的に形成されたソース・ドレイ
    ン配線と、 前記層間絶縁膜内に選択的に形成され、前記ソース・ド
    レイン配線と前記ソース・ドレイン領域とを接続する導
    電体とを備え、 前記サイドウォールは、多孔質状の材質によって構成さ
    れていることを特徴とする半導体装置。
  11. 【請求項１１】 基板と、 前記基板内に選択的に形成された対を成すソース・ドレ
    イン領域、及び対を成す前記ソース・ドレイン領域同士
    によって挟まれるチャネル領域上にゲート絶縁膜を介し
    て形成されたゲート電極を有するトランジスタと、 前記トランジスタ上に形成された層間絶縁膜と、 前記層間絶縁膜上に選択的に形成されたソース・ドレイ
    ン配線と、 前記層間絶縁膜内に選択的に形成され、前記ソース・ド
    レイン配線と前記ソース・ドレイン領域とを接続する導
    電体とを備え、 前記層間絶縁膜は、前記ゲート電極と前記導電体との間
    の領域を除く部分に形成されていることを特徴とする半
    導体装置。
  12. 【請求項１２】 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面上に、ゲート絶縁膜及びゲート電
    極がこの順に積層された積層構造を成すゲート構造を選
    択的に形成する工程と、 （ｃ）前記ゲート構造の側面にサイドウォールを形成す
    る工程と、 （ｄ）前記ゲート構造及び前記サイドウォールが形成さ
    れていない部分の前記基板内に不純物を導入することに
    より、ソース・ドレイン領域を形成する工程と、 （ｅ）前記工程（ｄ）によって得られる構造上に層間絶
    縁膜を形成する工程と、 （ｆ）前記ソース・ドレイン領域に接続された導電体
    を、前記層間絶縁膜内に選択的に形成する工程と、 （ｇ）前記導電体に接続されたソース・ドレイン配線
    を、前記層間絶縁膜上に選択的に形成する工程と、 （ｈ）前記導電体と前記ゲート構造との間の前記層間絶
    縁膜を除去する工程とを備える、半導体装置の製造方
    法。
  13. 【請求項１３】 前記工程（ｈ）においては、前記サイ
    ドウォールも除去されることを特徴とする、請求項１２
    に記載の半導体装置の製造方法。
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