JP2016046394A - 半導体装置 - Google Patents

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Abstract

【課題】ＦＩＮＦＥＴを有する半導体装置の特性を向上させる。【解決手段】Ｘ方向に平行に配置される直方体状の２本のフィンＦと、これらの上にゲート絶縁膜を介して配置され、Ｙ方向に延在するゲート電極ＧＥとを有する半導体装置を次の構成とする。ゲート電極ＧＥの一方の側に位置し、Ｙ方向に延在するドレイン領域ＤＲ上にドレインプラグＰ１Ｄを設け、ゲート電極ＧＥの他方の側に位置し、Ｙ方向に延在するソース領域ＳＲ上に２つのソースプラグＰ１Ｓを設ける。そして、ドレインプラグＰ１Ｄは、２つのソースプラグＰ１ＳとＹ方向の位置が重ならないようにずれて配置される。このような構成により、ゲート−ドレイン間容量を、ゲート−ソース間容量より小さくすることができ、ミラー効果による回路遅延を抑制することができる。また、ソース側の容量が、ドレイン側の容量に比べ増加することとなり、回路動作の安定性を向上させることができる。【選択図】図２

Description

本発明は、半導体装置に関し、特に、ＦＩＮＦＥＴを有する半導体装置に適用して有効な技術に関する。
近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。
例えば、下記特許文献１には、ゲートとソース領域の間のフィン抵抗が小さくなり、ゲートとドレイン領域の間の静電容量が小さくなるＦＩＮＦＥＴが開示されている。具体的には、ドレイン領域よりもソース領域の方が近いフィン上の位置にゲート導体を配置したＦＩＮＦＥＴが例示されている。
国際公開第２００７／０１９０２３号
本発明者は、上記のようなＦＩＮＦＥＴを有する半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、ＦＩＮＦＥＴを有する半導体装置の構造について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１方向に平行に配置される直方体状の第１フィンおよび第２フィンと、これらの上にゲート絶縁膜を介して配置され、第２方向に延在するゲート電極とを有する。さらに、ゲート電極の一方の側に位置し、第２方向に延在するドレイン領域上に形成された第１ドレインプラグと、ゲート電極の他方の側に位置し、第２方向に延在するソース領域上に形成された第１ソースプラグおよび第２ソースプラグと、を有する。そして、第１ドレインプラグは、第１ソースプラグまたは第２ソースプラグと第２方向の位置が重ならないようにずれて配置されている。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
実施の形態１の半導体装置の構成を模式的に示す斜視図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く断面図である。 実施の形態１の応用例１の半導体装置の構成を示す平面図である。 実施の形態１の応用例２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の応用例１の半導体装置の構成を示す平面図である。 実施の形態２の応用例２の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す平面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の構成を示す平面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の応用例の半導体装置の構成を示す平面図である。 実施の形態６の半導体装置の構成を示す平面図である。 実施の形態６の半導体装置の構成を示す断面図である。 実施の形態６の半導体装置の構成を示す断面図である。 実施の形態６の応用例の半導体装置の構成を示す平面図である。 実施の形態７の半導体装置の構成を示す平面図である。 実施の形態７の半導体装置の構成を示す断面図である。 実施の形態７の半導体装置の構成を示す断面図である。 実施の形態８の半導体装置の構成を示す平面図である。 実施の形態８の半導体装置の構成を示す断面図である。 実施の形態８の半導体装置の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてＦＩＮＦＥＴを有する。図１は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。図３〜図５は、本実施の形態の半導体装置の構成を示す断面図である。図３の断面図は、例えば、図２の平面図のＡ１−Ａ１断面部に、図４の断面図は、例えば、図２の平面図のＡ２−Ａ２断面部に、図５の断面図は、例えば、図２の平面図のＢ−Ｂ断面部に対応する。
［構造説明］
本実施の形態の半導体装置の特徴的な構成について、図１〜図５を参照しながら説明する。
本実施の形態の半導体装置は、支持基板ＳＳ上の半導体層よりなるフィンＦの主表面に形成されたＦＩＮＦＥＴを有する。
このＦＩＮＦＥＴは、フィン（凸部）Ｆ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側のフィンＦ中に形成された、ソース拡散層ＳＤおよびドレイン拡散層ＤＤを有する（図３参照）。
このように、直方体状のフィンＦに対し、フィンＦを跨ぐようにゲート電極ＧＥを配置することで、フィンＦの両側面部もチャネル領域となる（図１参照）。なお、直方体状とは、例えば、側面がテーパー状であるもの、また、上面が斜面であるものも含むものとする。
このような構成によれば、ソース拡散層ＳＤとドレイン拡散層ＤＤとの間のパンチスルー耐性を向上させ、短チャネル効果を抑制することができる。また、フィンＦの両側面部もチャネル領域として使用できるため、高い電流駆動力を得ることができる。
また、ソース拡散層ＳＤおよびドレイン拡散層ＤＤ上には、それぞれ、ソース領域ＳＲおよびドレイン領域ＤＲが配置されている。
上記ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲ上には、層間絶縁膜（図示せず）が配置されている。この層間絶縁膜中には、複数のプラグＰ１が配置されている。複数のプラグＰ１のうち、ゲート電極ＧＥの端部に配置された幅広部（ゲートパッド）ＧＰ上のプラグＰ１を「Ｐ１Ｇ」と、ソース領域ＳＲ上のプラグＰ１を「Ｐ１Ｓ」と、ドレイン領域ＤＲ上のプラグＰ１を「Ｐ１Ｄ」と示す（図２参照）。
次いで、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状）について説明する。
図２に示すように、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ、Ｗ１）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図２に示す２本のフィンＦは、一定の間隔（ピッチ、Ｄ１）を置いて平行に配置されている。
図２に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｘ方向の長さ、Ｗ２）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。また、ゲート電極ＧＥの端部には、ゲート電極ＧＥの幅（Ｗ２）より大きい幅広部（ゲートパッド、幅Ｗ３）ＧＰが配置されている。
ゲート電極ＧＥの両側のフィンＦ中にソース拡散層ＳＤおよびドレイン拡散層ＤＤが配置されている。また、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜ＧＩを介して重なっている。より具体的には、ゲート絶縁膜ＧＩは、フィンＦの側面および表面に配置されている（図５参照）。
図２に示すように、ソース領域ＳＲの平面形状は、一定の幅（Ｘ方向の長さ、Ｗ４）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ソース領域ＳＲは、フィンＦと交差する方向に延在する。また、ドレイン領域ＤＲの平面形状は、一定の幅（Ｘ方向の長さ、Ｗ４）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ドレイン領域ＤＲは、フィンＦと交差する方向に延在する。また、別の言い方をすれば、ソース領域ＳＲは、ゲート電極ＧＥの他方の側（図２中では右側）に位置する２本のフィンＦ中の各ソース拡散層ＳＤ上に、Ｙ方向に延在するように配置される。ドレイン領域ＤＲは、ゲート電極ＧＥの一方の側（図２中では左側）に位置する２本のフィンＦ中の各ドレイン拡散層ＤＤ上に、Ｙ方向に延在するように配置される。図２においては、ゲート電極ＧＥとドレイン領域ＤＲとの間の距離は、ゲート電極ＧＥとソース領域ＳＲとの間の距離と同程度である。なお、ゲート電極ＧＥとドレイン領域ＤＲとの間の距離を、ゲート電極ＧＥとソース領域ＳＲとの間の距離より大きくしてもよい。
図２に示すように、ソース領域ＳＲ上には、２つのソースプラグＰ１Ｓが配置されている。この２つのソースプラグＰ１Ｓは、２本のフィンＦとソース領域ＳＲとの交差領域（重なり領域）上にそれぞれ配置されている。また、ドレイン領域ＤＲ上には、１つのドレインプラグＰ１Ｄが配置されている。この１つのドレインプラグＰ１Ｄは、２本のフィンＦ間に位置する領域（溝領域）とソース領域ＳＲとの交差領域上に配置されている。ドレインプラグＰ１Ｄの数は、ソースプラグＰ１Ｓの数より少ない。
このように、ドレインプラグＰ１ＤとソースプラグＰ１Ｓとは、対向しないように配置されている。別の言い方をすれば、ドレインプラグＰ１Ｄは、２つのソースプラグＰ１Ｓ間の領域に対応するように配置されている。言い換えれば、ドレインプラグＰ１Ｄは、２つのソースプラグＰ１ＳのいずれともＹ方向の位置が重ならないようにずれて配置（交互配置）されている。Ｙ方向の位置とは、例えば、ドレインプラグＰ１ＤまたはソースプラグＰ１Ｓの形成領域の中心座標（Ｘ、Ｙ）のうち、Ｙ座標をいう。
このように、本実施の形態によれば、ドレインプラグ（プラグ、ドレイン側のコンタクト）Ｐ１Ｄの数と、ソースプラグ（プラグ、ソース側のコンタクト）Ｐ１Ｓの数とを、１：１とならないように設定し、かつ、ドレインプラグＰ１Ｄの数の方が、ソースプラグＰ１Ｓの数より少なくなるように設定している。そして、さらに、ドレインプラグＰ１ＤとソースプラグＰ１Ｓとを対向させないように配置している。
このような構成により、ミラー効果による回路遅延を抑制することができる。また、回路動作の安定性を向上させることができる。
［製法説明］
次いで、図６〜図２３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図６〜図２３は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、各断面図は、例えば、図２の平面図のＡ１−Ａ１断面部、Ａ２−Ａ２断面部またはＢ−Ｂ断面部に対応する。また、以下に示す工程は、本実施の形態の半導体装置の製造工程の一例であり、本実施の形態の半導体装置を他の製造工程により形成してもよい。
図６〜図８に示すように、半導体層ＳＬが形成された支持基板（基体）ＳＳを準備し、フィン（凸部）Ｆを形成する。半導体層ＳＬは、例えば、シリコン層である。例えば、半導体層ＳＬ上に、フォトレジスト膜（図示せず）を形成し、露光することにより、複数のライン状（Ｘ方向に長辺を有する矩形状）のフォトレジスト膜よりなるパターンを形成する。次いで、このフォトレジスト膜をマスクとして、半導体層ＳＬをエッチングすることにより、複数のフィンＦを形成する。
複数のフィンＦのそれぞれは、一定の幅（Ｙ方向の長さ、Ｗ１）を有するライン状（Ｘ方向に長辺を有する矩形状）であり、一定の間隔（ピッチ、Ｄ１）を置いて配置されている。別の言い方をすれば、フィンＦは、直方体状であり、隣り合う２つのフィンＦの側面間は、距離Ｄ１だけ離間している（図２参照）。また、フィンＦ間は、溝（凹部）となる（図８参照）。なお、このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の材料を所望の形状に加工することをパターニングという。
次いで、図９〜図１１に示すように、フィンＦの表面に、絶縁膜よりなるゲート絶縁膜ＧＩを形成する。例えば、熱酸化法によりフィンＦの表面に酸化シリコン膜を形成する。さらに、この酸化シリコン膜上に、ＣＶＤ法により高誘電率膜を堆積する。このようにして、酸化シリコン膜と高誘電率膜との積層膜よりなるゲート絶縁膜ＧＩを形成することができる。ゲート絶縁膜ＧＩは、フィンＦの側面および表面に形成される（図１１参照）。なお、熱酸化法により形成された膜を単層でゲート絶縁膜ＧＩとして用いてもよく、また、ＣＶＤ法により形成された膜を単層でゲート絶縁膜ＧＩとして用いてもよい。
次いで、図１２〜図１４に示すように、フィンＦ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。別の言い方をすれば、複数のフィンＦを跨ぐようにゲート電極ＧＥを形成する。ゲート電極ＧＥは、導電性膜よりなる。
ゲート電極ＧＥは、フィンＦと交差する方向（ここでは、Ｙ方向）に形成され、一定の幅（Ｘ方向の長さ、Ｗ２）を有するライン状（Ｙ方向に長辺を有する矩形状）であり、その端部には、幅Ｗ２より大きい幅広部（ゲートパッド、幅Ｗ３）ＧＰが形成されている（図２参照）。
例えば、ゲート絶縁膜ＧＩ上に、ゲート電極材料としてポリシリコン膜をＣＶＤ法などを用いて形成する。次いで、ポリシリコン膜をパターニングすることにより、ゲート電極ＧＥを形成する。この際、ゲート電極ＧＥの両側に露出したゲート絶縁膜ＧＩを除去してもよい。
次いで、図１５〜図１７に示すように、ゲート電極ＧＥの両側のフィンＦにソース拡散層ＳＤおよびドレイン拡散層ＤＤを形成する。例えば、ゲート電極ＧＥをマスクとして、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ型不純物拡散領域（ソース拡散層ＳＤおよびドレイン拡散層ＤＤ）を形成する。この際、斜めイオン注入法を用いることにより、精度良くｎ型不純物拡散領域を形成することができる。例えば、フィンＦの第１側面に対し、斜めにｎ型不純物をイオン注入し、さらに、フィンＦの第２側面（第１側面と対抗する面）に対し、斜めにｎ型不純物をイオン注入する。
なお、ｐチャネル型のＦＩＮＦＥＴを形成する際には、ｐ型不純物をイオン注入すればよい。また、ソース拡散層ＳＤおよびドレイン拡散層ＤＤを、いわゆるＬＤＤ（Lightly doped drain）構造としてもよい。即ち、ソース拡散層ＳＤおよびドレイン拡散層ＤＤを、それぞれ、高濃度の不純物領域と低濃度の不純物領域とで構成してもよい。この場合、ゲート電極ＧＥをマスクとして、イオン注入することにより、低濃度の不純物領域を形成した後、ゲート電極ＧＥの側壁にサイドウォール膜（側壁膜）を形成し、ゲート電極ＧＥおよびサイドウォール膜をマスクとして、イオン注入することにより、高濃度の不純物領域を形成すればよい。また、ゲート電極ＧＥ、ソース拡散層ＳＤおよびドレイン拡散層ＤＤの上部に金属シリサイド膜を設けてもよい。また、ゲート電極ＧＥ上にあらかじめキャップ絶縁膜を設けていてもよい。
次いで、図１８〜図２０に示すように、フィンＦ（ソース拡散層ＳＤおよびドレイン拡散層ＤＤ）上に、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。別の言い方をすれば、複数のフィンＦ（ソース拡散層ＳＤおよびドレイン拡散層ＤＤ）を跨ぐようにソース領域ＳＲおよびドレイン領域ＤＲを形成する。
ソース領域ＳＲおよびドレイン領域ＤＲは、それぞれ、フィンＦと交差する方向（ここでは、Ｙ方向）に形成され、一定の幅（Ｘ方向の長さ、Ｗ４）を有するライン状（Ｙ方向に長辺を有する矩形状）である。
例えば、フィンＦ上に、ソース領域およびドレイン領域材料として、導電性膜（半導体膜、金属膜、金属化合物膜など）をＣＶＤ法などを用いて形成する。次いで、必要に応じて、導電性膜の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法などを用いて平坦化する、または、導電性膜の表面をエッチバックする。次いで、導電性膜をパターニングすることにより、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。
次いで、図２１〜図２３に示すように、支持基板ＳＳの上方に層間絶縁膜（図示せず）を形成し、さらに、この層間絶縁膜中にドレインプラグＰ１Ｄ、ソースプラグＰ１Ｓおよびゲートプラグ（Ｐ１Ｇ、図２参照）を形成する。
例えば、フィンＦ、フィンＦ間、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲ上に、層間絶縁膜として酸化シリコン膜をＣＶＤ法などにより形成する。なお、酸化シリコン膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパー膜を形成してもよい。次いで、層間絶縁膜をパターニングすることによりコンタクトホールを形成する。即ち、図示しないフォトレジスト膜をマスクとして、幅広部（ゲートパッドＧＰ、図２参照）、ソース領域ＳＲおよびドレイン領域ＤＲ上の層間絶縁膜を除去することにより、コンタクトホールを形成する。
この際、ドレインプラグＰ１Ｄ用のコンタクトホールとソースプラグＰ１Ｓ用のコンタクトホールを、それぞれＹ方向の位置が重ならないようにずらして形成する。
次いで、コンタクトホールに導電性膜を埋め込むことによりプラグＰ１（ドレインプラグＰ１Ｄ、ソースプラグＰ１ＳおよびゲートプラグＰ１Ｇ）を形成する。例えば、コンタクトホール内を含む層間絶縁膜上に、例えば、導電性膜として、タングステン（Ｗ）などの金属膜をスパッタリング法を用いて堆積する。次いで、コンタクトホール外の不要な金属膜を、ＣＭＰ法やエッチバック法などを用いて除去する。
これにより、ソース領域ＳＲ上に、２つのソースプラグＰ１Ｓを形成し、また、ドレイン領域ＤＲ上に、１つのドレインプラグＰ１Ｄを形成する。
上記ドレインプラグＰ１ＤとソースプラグＰ１Ｓとは、前述したように、対向しないように配置される。別の言い方をすれば、ドレインプラグＰ１Ｄは、２つのソースプラグＰ１Ｓ間の領域に対応するように配置される。言い換えれば、ドレインプラグＰ１Ｄは、２つのソースプラグＰ１ＳのいずれともＹ方向の位置が重ならないようにずれて配置される（図２参照）。
次いで、プラグＰ１および層間絶縁膜上に、配線（図示せず）を形成する。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、多層の配線を形成してもよい。配線は、導電性膜をパターニングすることにより形成してもよいし、また、いわゆるダマシン法を用いて形成してもよい。ダマシン法では、絶縁膜中に配線溝を形成し、この配線溝中に導電性膜を埋め込むことにより配線を形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。
このように、本実施の形態によれば、ドレインプラグＰ１Ｄの数と、ソースプラグＰ１Ｓの数とを、１：１とならないように設定し、かつ、ドレインプラグＰ１Ｄの数の方が、ソースプラグＰ１Ｓの数より少なくなるように設定している。そして、さらに、ドレインプラグＰ１ＤとソースプラグＰ１Ｓとを対向させないように配置している。
このような構成によれば、ゲート−ドレイン間容量（ドレイン側の寄生容量）である、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量、ゲート電極ＧＥとドレイン領域ＤＲとの容量およびゲート電極ＧＥとドレインプラグＰ１Ｄとの容量のうち、ゲート電極ＧＥとドレインプラグＰ１Ｄとの容量を低減することができる。よって、ゲート−ドレイン間容量を、ゲート−ソース間容量（ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１Ｓとの容量）より、小さくすることができる（図３、図４参照）。
このように、ゲート−ドレイン間容量を、ゲート−ソース間容量より小さくすることで、ミラー効果による回路遅延を抑制することができ、半導体素子の動作速度を向上させることができる。なお、ミラー効果とは、ＦＥＴなどの増幅器の入出力間に接続された容量素子の容量値が本来の値よりも大きな値に見える現象をいう。また、上記構成によれば、ソース側の容量が、ドレイン側の容量に比べ増加し、ドレイン側の抵抗が相対的に上昇することとなり、回路動作の安定性を向上させることができる。ここで、フィンＦをパターニングする場合に、ダブルパターニング法を用いてもよい。例えば、隣り合う２つのフィンＦのうち、一方のフィンと他方のフィンを異なるフォトマスクを用いてフォトレジスト膜に転写し、露光、現像することで、フォトレジスト膜の加工精度を向上させることができる。その結果、フィンＦの加工ばらつきを抑制し、精度良くフィンＦのパターンを形成することができる。特に、微細なフィンが狭いピッチで配置されている場合にもフィンＦのパターンを精度良く形成することができる。
＜応用例１＞
上記半導体装置（図１〜図５）においては、２本のフィンＦを用いたが、２本以上のフィンＦを用いてもよい。
図２４は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。なお、応用例１の半導体装置は、フィンＦの本数以外は上記半導体装置（図１〜図５）と同様の構成であるため、同様の構成については、その詳細な説明を省略する。
図２４に示すように、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）であり、４本のフィンＦは、一定の間隔（ピッチ）を置いて配置されている。
図２４に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。また、ゲート電極ＧＥの端部には、ゲート電極ＧＥの幅より大きい幅広部（ゲートパッド）ＧＰが配置されている。
ゲート電極ＧＥの両側のフィンＦ中にソース拡散層ＳＤおよびドレイン拡散層ＤＤが配置されている。また、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜ＧＩを介して重なっている。
図２４に示すように、ソース領域ＳＲの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ソース領域ＳＲは、４本のフィンＦ上に、フィンＦと交差する方向に延在する。また、ドレイン領域ＤＲの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ドレイン領域ＤＲは、４本のフィンＦ上に、フィンＦと交差する方向に延在する。
そして、図２４に示すように、４本のフィンＦ上にフィンＦと交差する方向に延在するソース領域ＳＲ上には、４つのソースプラグＰ１Ｓが配置されている。この４つのソースプラグＰ１Ｓは、４本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれ配置されている。また、４本のフィンＦ上にフィンＦと交差する方向に延在するドレイン領域ＤＲ上には、３つのドレインプラグＰ１Ｄが配置されている。この３つのドレインプラグＰ１Ｄは、４本のフィンＦのそれぞれの間に位置する３つのライン状の領域とソース領域ＳＲとの交差領域上にそれぞれ配置されている。ドレインプラグＰ１Ｄの数は、ソースプラグＰ１Ｓの数より少ない。
このように、本応用例１の場合においても、ドレインプラグＰ１ＤとソースプラグＰ１Ｓとは、対向しないように配置されている。別の言い方をすれば、ドレインプラグＰ１Ｄは、２つのソースプラグＰ１Ｓ間の領域に対応するように配置されている。言い換えれば、３つのドレインプラグＰ１Ｄは、４つのソースプラグＰ１ＳのいずれともＹ方向の位置が重ならないようにずれて配置されている。
このように、本実施の形態によれば、ドレインプラグＰ１Ｄの数と、ソースプラグＰ１Ｓの数とを、１：１とならないように設定し、かつ、ドレインプラグＰ１Ｄの数の方が、ソースプラグＰ１Ｓの数より少なくなるように設定している。そして、さらに、ドレインプラグＰ１ＤとソースプラグＰ１Ｓとを対向させないように配置している。
このような構成によっても、図１〜図５に示す半導体装置の場合と同様に、ミラー効果による回路遅延を抑制することができる。また、回路動作の安定性を向上させることができる。
なお、本応用例の半導体装置は、図１〜図５に示す半導体装置の場合と同様の工程を経ることにより形成することができる。ここで、４本以上のフィンＦをパターニングする場合に、ダブルパターニング法を用いてもよい。例えば、４本のフィンＦのうち、上から１番目と３番目のフィンを一組とし、上から２番目と４番目のフィンを一組とし、これらを組ごとに、異なるフォトマスクを用いてフォトレジスト膜に転写し、露光、現像することで、フォトレジスト膜の加工精度を向上させることができる。その結果、フィンＦの加工ばらつきを抑制し、精度良くフィンＦのパターンを形成することができる。特に、微細なフィンが狭いピッチで配置されている場合にもフィンＦのパターンを精度良く形成することができる。
＜応用例２＞
上記応用例１の半導体装置（図２４）においては、４本のフィンＦ上に、フィンＦと交差する方向に延在するドレイン領域ＤＲを設けたが、このドレイン領域ＤＲを分割してもよい。
図２５は、本実施の形態の応用例２の半導体装置の構成を示す平面図である。なお、応用例２の半導体装置は、ドレイン領域ＤＲの形状以外は上記応用例１の半導体装置（図２４）と同様の構成であるため、ドレイン領域ＤＲの形状について詳細に説明する。
図２５に示すように、４本のフィンＦ上にフィンＦと交差する方向に延在するソース領域ＳＲ上には、４つのソースプラグＰ１Ｓが配置されている。この４つのソースプラグＰ１Ｓは、４本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれ配置されている。
ここで、ドレイン領域（ＤＲ）について、本応用例においては、４本のフィンＦのうち、２本のフィンＦ上にフィンＦと交差する方向に延在するドレイン領域（ドレイン部）ＤＲ１と、他の２本のフィンＦ上にフィンＦと交差する方向に延在するドレイン領域（ドレイン部）ＤＲ２とが設けられている。このように、ドレイン領域（ＤＲ１、ＤＲ２）を分割して配置することで、ゲート−ドレイン間容量をさらに低減することができる。例えば、２個分のドレインプラグＰ１Ｄおよびドレイン領域間の領域に対応する容量を低減することができる。
なお、本応用例の半導体装置は、図１〜図５に示す半導体装置の場合と同様の工程を経ることにより形成することができる。ここでも、ダブルパターニング法を用いてフィンを形成してもよい。
（実施の形態２）
実施の形態１の半導体装置（図１〜図５）においては、２つのソースプラグＰ１Ｓを設けた、即ち、２本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれソースプラグＰ１Ｓを設けたが、２つのソースプラグＰ１Ｓを繋いだ形状の長いソースプラグＰ１ＳＬを設けてもよい。
図２６は、本実施の形態の半導体装置の構成を示す平面図である。図２７および図２８は、本実施の形態の半導体装置の構成を示す断面図である。図２７の断面図は、例えば、図２６の平面図のＡ１−Ａ１断面部に、図２８の断面図は、例えば、図２６の平面図のＡ２−Ａ２断面部に対応する。
なお、本実施の形態の半導体装置は、ソースプラグＰ１ＳＬの形状以外は、実施の形態１の半導体装置（図１〜図５）と同様の構成であるため、ソースプラグＰ１ＳＬの形状について詳細に説明する。
図２６に示すように、２本のフィンＦ上にフィンＦと交差する方向に延在するソース領域ＳＲ上には、１つのソースプラグＰ１ＳＬが配置されている。このソースプラグＰ１ＳＬは、２本のフィンＦとソース領域ＳＲとのそれぞれの交差領域間を繋ぐように配置されている。このソースプラグＰ１ＳＬは、Ｙ方向に長辺を有する矩形状である。ソースプラグＰ１ＳＬのＸ方向の辺（短辺）の長さ（幅）は、ドレインプラグＰ１ＤのＸ方向の辺の長さと同程度であるが、ソースプラグＰ１ＳＬのＹ方向の辺（長辺）の長さは、ドレインプラグＰ１ＤのＹ方向の辺の長さより長い。よって、ソースプラグＰ１ＳＬとゲート電極ＧＥとの対向面積は、ドレインプラグＰ１Ｄとゲート電極ＧＥとの対向面積より大きくなる。言い換えれば、ソースプラグＰ１ＳＬとゲート電極ＧＥとが重なるＹ方向の線分（対向領域）は、ドレインプラグＰ１Ｄとゲート電極ＧＥとが重なるＹ方向の線分（対向領域）より大きくなる。
このような構成によれば、ゲート−ソース間容量である、ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１ＳＬとの容量のうち、ゲート電極ＧＥとソースプラグＰ１ＳＬとの容量が、実施の形態１の半導体装置（図１〜図５）と比較し大きくなる（図２７、図２８も参照）。これにより、回路動作の安定性を向上させることができる。
なお、本実施の形態の半導体装置は、実施の形態１の半導体装置の場合と同様の工程を経ることにより形成することができる。
＜応用例＞
上記半導体装置（図２６）においては、２本のフィンＦを用いたが、実施の形態１の応用例１および応用例２で説明したように２本以上のフィンＦを用いてもよい。
図２９は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。なお、上記半導体装置（図２６）と同様の構成については、その詳細な説明を省略する。
図２９に示すように、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）であり、４本のフィンＦは、一定の間隔（ピッチ）を置いてそれぞれ平行に配置されている。
図２９に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。また、ゲート電極ＧＥの端部には、ゲート電極ＧＥの幅より大きい幅広部（ゲートパッド）ＧＰが配置されている。
ゲート電極ＧＥの両側のフィンＦ中にソース拡散層ＳＤおよびドレイン拡散層ＤＤが配置されている。また、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜ＧＩを介して重なっている。
図２９に示すように、ソース領域ＳＲの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ソース領域ＳＲは、４本のフィンＦ上に、フィンＦと交差する方向に延在する。また、ドレイン領域ＤＲの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。このように、ドレイン領域ＤＲは、４本のフィンＦ上に、フィンＦと交差する方向に延在する。
そして、図２９に示すように、４本のフィンＦ上にフィンＦと交差する方向に延在するソース領域ＳＲ上には、１つのソースプラグＰ１ＳＬが配置されている。このソースプラグＰ１ＳＬは、４本のフィンＦのうち最外に位置するフィンＦ（図２９においては、最上のフィンＦと最下のフィンＦ）とソース領域ＳＲとのそれぞれの交差領域間を繋ぐように配置されている。このソースプラグＰ１ＳＬは、Ｙ方向に長辺を有する矩形状である。ソースプラグＰ１ＳＬのＸ方向の辺（短辺）の長さ（幅）は、ドレインプラグＰ１ＤのＸ方向の辺の長さと同程度であるが、ソースプラグＰ１ＳＬのＹ方向の辺（長辺）の長さは、ドレインプラグＰ１ＤのＹ方向の辺の長さより長い。
また、４本のフィンＦ上にフィンＦと交差する方向に延在するドレイン領域ＤＲ上には、３つのドレインプラグＰ１Ｄが配置されている。この３つのドレインプラグＰ１Ｄは、４本のフィンＦのそれぞれの間に位置する３つのライン状の領域とソース領域ＳＲとの交差領域上にそれぞれ配置されている。ドレインプラグＰ１Ｄの形成領域（３つのドレインプラグＰ１Ｄの形成領域の和）は、ソースプラグＰ１ＳＬの形成領域より小さい。そして、ソースプラグＰ１ＳＬとゲート電極ＧＥとの対向面積は、３つのドレインプラグＰ１Ｄとゲート電極ＧＥとの対向面積より大きい。
このような構成によれば、ゲート−ソース間容量である、ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１ＳＬとの容量のうち、ゲート電極ＧＥとソースプラグＰ１ＳＬとの容量が、実施の形態１の応用例１の半導体装置（図２４）と比較し大きくなる。これにより、回路動作の安定性を向上させることができる。
図３０は、本実施の形態の応用例２の半導体装置の構成を示す平面図である。なお、応用例２の半導体装置は、ドレイン領域ＤＲの形状以外は上記応用例１の半導体装置（図２９）と同様の構成であるため、ドレイン領域ＤＲの形状について詳細に説明する。
図３０に示すように、本応用例においては、ドレイン領域（ＤＲ）が分割して設けられている。具体的には、４本のフィンＦのうち、２本のフィンＦ上にフィンＦと交差する方向に延在するドレイン領域ＤＲ１と、他の２本のフィンＦ上にフィンＦと交差する方向に延在するドレイン領域ＤＲ２とが設けられている。このように、ドレイン領域（ＤＲ１、ＤＲ２）を分割して配置することで、ゲート−ドレイン間容量をさらに低減することができる。
なお、本応用例の半導体装置は、実施の形態１の半導体装置の場合と同様の工程を経ることにより形成することができる。ここでも、ダブルパターニング法を用いてフィンを形成してもよい。
（実施の形態３）
本実施の形態においては、フィンＦのドレイン側の高さをソース側の高さより低くする。
図３１は、本実施の形態の半導体装置の構成を示す平面図である。図３２および図３３は、本実施の形態の半導体装置の構成を示す断面図である。図３２の断面図は、例えば、図３１の平面図のＡ１−Ａ１断面部に、図３３の断面図は、例えば、図３１の平面図のＡ２−Ａ２断面部に対応する。
なお、本実施の形態の半導体装置は、フィンＦのドレイン側の高さ以外は、実施の形態１の半導体装置（図１〜図５）と同様の構成であるため、フィンＦの形状について詳細に説明する。
本実施の形態の平面図は、実施の形態１の場合と同様である。即ち、図３１に示すように、２本のフィンＦ上にフィンＦと交差する方向に延在するゲート電極ＧＥが設けられ、このゲート電極ＧＥの一方の側のソース拡散層ＳＤ上には、フィンＦと交差する方向に延在するソース領域ＳＲが設けられ、このゲート電極ＧＥの他方の側のドレイン拡散層ＤＤ上には、フィンＦと交差する方向に延在するドレイン領域ＤＲが設けられている。
そして、ソース領域ＳＲ上には、２つのソースプラグＰ１Ｓが配置されている。この２つのソースプラグＰ１Ｓは、２本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれ配置されている。また、ドレイン領域ＤＲ上には、１つのドレインプラグＰ１Ｄが配置されている。この１つのドレインプラグＰ１Ｄは、２本のフィンＦ間に位置する領域とソース領域ＳＲとの交差領域上に配置されている。ドレインプラグＰ１Ｄの数は、ソースプラグＰ１Ｓの数より少ない。
このように、ドレインプラグＰ１ＤとソースプラグＰ１Ｓとは、対向しないように配置されている。別の言い方をすれば、ドレインプラグＰ１Ｄは、２つのソースプラグＰ１Ｓ間の領域に対応するように配置されている。言い換えれば、ドレインプラグＰ１Ｄは、２つのソースプラグＰ１ＳのいずれともＹ方向の位置が重ならないようにずれて配置されている。
このように、本実施の形態によれば、ドレインプラグ（プラグ、ドレイン側のコンタクト）Ｐ１Ｄの数と、ソースプラグ（プラグ、ソース側のコンタクト）Ｐ１Ｓの数とを、１：１とならないように設定し、かつ、ドレインプラグＰ１Ｄの数の方が、ソースプラグＰ１Ｓの数より少なくなるように設定している。そして、さらに、ドレインプラグＰ１ＤとソースプラグＰ１Ｓとを対向させないように配置している。
このような構成によれば、実施の形態１の場合と同様に、ミラー効果による回路遅延を抑制することができる。また、回路動作の安定性を向上させることができる。
さらに、本実施の形態においては、図３２に示すように、フィンＦのドレイン側の高さがソース側の高さより低くなっている。このような構成によれば、ゲート−ドレイン間容量である、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量、ゲート電極ＧＥとドレイン領域ＤＲとの容量およびゲート電極ＧＥとドレインプラグＰ１Ｄとの容量のうち、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量を低減することができる。よって、ゲート−ドレイン間容量を、ゲート−ソース間容量（ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１Ｓとの容量）より、小さくすることができ、ミラー効果による回路遅延をさらに抑制することができ、また、回路動作の安定性をさらに向上させることができる。
本実施の形態の半導体装置は、実施の形態１の半導体装置と同様の工程を経ることにより形成することができる。但し、本実施の形態の場合は、複数の直方体状のフィンＦを形成した後、ドレイン領域ＤＲ側のフィンＦの上部をエッチングすることにより、フィンＦのドレイン側の高さをソース側の高さより低くする。
（実施の形態４）
実施の形態３の半導体装置（図３１〜図３３）においては、２つのソースプラグＰ１Ｓを設けた、即ち、２本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれソースプラグＰ１Ｓを設けたが、２つのソースプラグＰ１Ｓを繋いだ形状の長いソースプラグＰ１ＳＬを設けてもよい。
図３４は、本実施の形態の半導体装置の構成を示す平面図である。図３５および図３６は、本実施の形態の半導体装置の構成を示す断面図である。図３５の断面図は、例えば、図３４の平面図のＡ１−Ａ１断面部に、図３６の断面図は、例えば、図３４の平面図のＡ２−Ａ２断面部に対応する。
本実施の形態においても、実施の形態３の半導体装置（図３１〜図３３）と同様に、フィンＦのドレイン側の高さがソース側の高さより低くなっている（図３５参照）。なお、本実施の形態の半導体装置は、ソースプラグＰ１ＳＬの形状以外は、実施の形態３の半導体装置（図３１〜図３３）と同様の構成であるため、ソースプラグＰ１ＳＬの形状について詳細に説明する。
図３４に示すように、２本のフィンＦ上にフィンＦと交差する方向に延在するソース領域ＳＲ上には、１つのソースプラグＰ１ＳＬが配置されている。このソースプラグＰ１ＳＬは、２本のフィンＦとソース領域ＳＲとのそれぞれの交差領域間を繋ぐように配置されている。このソースプラグＰ１ＳＬは、Ｙ方向に長辺を有する矩形状である。ソースプラグＰ１ＳＬのＸ方向の辺（短辺）の長さ（幅）は、ドレインプラグＰ１ＤのＸ方向の辺の長さと同程度であるが、ソースプラグＰ１ＳＬのＹ方向の辺（長辺）の長さは、ドレインプラグＰ１ＤのＹ方向の辺の長さより長い。よって、ソースプラグＰ１ＳＬとゲート電極ＧＥとの対向面積は、ドレインプラグＰ１Ｄとゲート電極ＧＥとの対向面積より大きくなる。言い換えれば、ソースプラグＰ１ＳＬとゲート電極ＧＥとが重なるＹ方向の線分（対向領域）は、ドレインプラグＰ１Ｄとゲート電極ＧＥとが重なるＹ方向の線分（対向領域）より大きくなる。
このような構成によれば、ゲート−ソース間容量である、ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１ＳＬとの容量のうち、ゲート電極ＧＥとソースプラグＰ１ＳＬとの容量が、実施の形態３の半導体装置（図３１〜図３３）と比較し大きくなる。これにより、回路動作の安定性を向上させることができる。
なお、本実施の形態の半導体装置は、実施の形態３の半導体装置の場合と同様の工程を経ることにより形成することができる。
また、実施の形態１の応用例１および応用例２で説明したように２本以上のフィンＦを用いた半導体装置において、フィンＦのドレイン側の高さをソース側の高さより低くしてもよい。
（実施の形態５）
実施の形態１の半導体装置（図１〜図５）においては、２本のフィンＦ上に、フィンＦと交差する方向に延在するドレイン領域ＤＲを設けたが、このドレイン領域ＤＲを分割してもよい。
図３７は、本実施の形態の半導体装置の構成を示す平面図である。図３８および図３９は、本実施の形態の半導体装置の構成を示す断面図である。図３８の断面図は、例えば、図３７の平面図のＡ１−Ａ１断面部に、図３９の断面図は、例えば、図３７の平面図のＡ２−Ａ２断面部に対応する。
図３７に示すように、２本のフィンＦ上にフィンＦと交差する方向に延在するゲート電極ＧＥが設けられ、このゲート電極ＧＥの一方の側のソース拡散層ＳＤ上には、フィンＦと交差する方向に延在するソース領域ＳＲが設けられ、このゲート電極ＧＥの他方の側のドレイン拡散層ＤＤ上には、フィンＦと交差する方向に延在するドレイン領域（ＤＲ）が設けられている。但し、本実施の形態においては、２本のフィンＦのそれぞれの上に、ドレイン領域（ＤＲ１、ＤＲ２）が分割して配置されている。
そして、ソース領域ＳＲ上には、２つのソースプラグＰ１Ｓが配置されている。この２つのソースプラグＰ１Ｓは、２本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれ配置されている。また、２つのドレイン領域ＤＲ１、ＤＲ２上には、それぞれドレインプラグＰ１Ｄが配置されている。
このように、本実施の形態においては、ゲート−ドレイン間容量である、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量、ゲート電極ＧＥとドレイン領域ＤＲとの容量およびゲート電極ＧＥとドレインプラグＰ１Ｄとの容量のうち、ゲート電極ＧＥとドレイン領域ＤＲとの容量を低減することができる。よって、ゲート−ドレイン間容量を、ゲート−ソース間容量（ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１Ｓとの容量）より、小さくすることができる（図３８、図３９も参照）。
なお、本実施の形態の半導体装置は、実施の形態１の半導体装置の場合と同様の工程を経ることにより形成することができる。
＜応用例＞
上記半導体装置（図３７〜図３９）においては、２本のフィンＦを用いたが、２本以上のフィンＦを用いてもよい。
図４０は、本実施の形態の応用例の半導体装置の構成を示す平面図である。なお、本応用例の半導体装置は、フィンＦの本数以外は上記半導体装置（図３７〜図３９）と同様の構成である。
図４０に示すように、４本のフィンＦ上にフィンＦと交差する方向に延在するゲート電極ＧＥが設けられ、このゲート電極ＧＥの一方の側のソース拡散層ＳＤ上には、フィンＦと交差する方向に延在するソース領域ＳＲが設けられ、このゲート電極ＧＥの他方の側のドレイン拡散層ＤＤ上には、フィンＦと交差する方向に延在するドレイン領域（ＤＲ）が設けられている。但し、本実施の形態においては、４本のフィンＦのそれぞれの上に、ドレイン領域（ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４）が分割して配置されている。
そして、ソース領域ＳＲ上には、４つのソースプラグＰ１Ｓが配置されている。この４つのソースプラグＰ１Ｓは、４本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれ配置されている。また、４つのドレイン領域ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４上には、それぞれドレインプラグＰ１Ｄが配置されている。
このように、本実施の形態においては、ゲート−ドレイン間容量である、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量、ゲート電極ＧＥとドレイン領域ＤＲとの容量およびゲート電極ＧＥとドレインプラグＰ１Ｄとの容量のうち、ゲート電極ＧＥとドレイン領域ＤＲとの容量を低減することができる。よって、ゲート−ドレイン間容量を、ゲート−ソース間容量（ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１Ｓとの容量）より、小さくすることができる。
なお、本応用例の半導体装置は、実施の形態１の半導体装置の場合と同様の工程を経ることにより形成することができる。ここでも、ダブルパターニング法を用いてフィンを形成してもよい。
（実施の形態６）
実施の形態５の半導体装置（図３７〜図３９）においては、２つのソースプラグＰ１Ｓを設けた、即ち、２本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれソースプラグＰ１Ｓを設けたが、２つのソースプラグＰ１Ｓを繋いだ形状の長いソースプラグＰ１ＳＬを設けてもよい。
図４１は、本実施の形態の半導体装置の構成を示す平面図である。図４２および図４３は、本実施の形態の半導体装置の構成を示す断面図である。図４２の断面図は、例えば、図４１の平面図のＡ１−Ａ１断面部に、図４３の断面図は、例えば、図４１の平面図のＡ２−Ａ２断面部に対応する。
なお、本実施の形態の半導体装置は、ソースプラグＰ１ＳＬの形状以外は、実施の形態５の半導体装置（図３７〜図３９）と同様の構成であるため、ソースプラグＰ１ＳＬの形状について詳細に説明する。
図４１に示すように、２本のフィンＦ上にフィンＦと交差する方向に延在するソース領域ＳＲ上には、１つのソースプラグＰ１ＳＬが配置されている。このソースプラグＰ１ＳＬは、２本のフィンＦとソース領域ＳＲとのそれぞれの交差領域間を繋ぐように配置されている。このソースプラグＰ１ＳＬは、Ｙ方向に長辺を有する矩形状である。ソースプラグＰ１ＳＬのＸ方向の辺（短辺）の長さ（幅）は、ドレインプラグＰ１ＤのＸ方向の辺の長さと同程度であるが、ソースプラグＰ１ＳＬのＹ方向の辺（長辺）の長さは、ドレインプラグＰ１ＤのＹ方向の辺の長さより長い。よって、ソースプラグＰ１ＳＬとゲート電極ＧＥとの対向面積は、ドレインプラグＰ１Ｄとゲート電極ＧＥとの対向面積より大きくなる。言い換えれば、ソースプラグＰ１ＳＬとゲート電極ＧＥとが重なるＹ方向の線分（対向領域）は、ドレインプラグＰ１Ｄとゲート電極ＧＥとが重なるＹ方向の線分（対向領域）より大きくなる。
このような構成によれば、ゲート−ソース間容量である、ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１ＳＬとの容量のうち、ゲート電極ＧＥとソースプラグＰ１ＳＬとの容量が、実施の形態５の半導体装置（図３７〜図３９）と比較し大きくなる（図４２、図４３も参照）。これにより、回路動作の安定性を向上させることができる。
なお、本実施の形態の半導体装置は、実施の形態１の半導体装置の場合と同様の工程を経ることにより形成することができる。
＜応用例＞
上記半導体装置（図４１〜図４３）においては、２本のフィンＦを用いたが、２本以上のフィンＦを用いてもよい。
図４４は、本実施の形態の応用例の半導体装置の構成を示す平面図である。なお、本応用例の半導体装置は、フィンＦの本数以外は上記半導体装置（図４１〜図４３）と同様の構成である。
図４４に示すように、４本のフィンＦ上にフィンＦと交差する方向に延在するゲート電極ＧＥが設けられ、このゲート電極ＧＥの一方の側のソース拡散層ＳＤ上には、フィンＦと交差する方向に延在するソース領域ＳＲが設けられ、このゲート電極ＧＥの他方の側のドレイン拡散層ＤＤ上には、フィンＦと交差する方向に延在するドレイン領域（ＤＲ）が設けられている。但し、本実施の形態においては、４本のフィンＦのそれぞれの上に、ドレイン領域（ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４）が分割して配置されている。
そして、図４４に示すように、４本のフィンＦ上にフィンＦと交差する方向に延在するソース領域ＳＲ上には、１つのソースプラグＰ１ＳＬが配置されている。このソースプラグＰ１ＳＬは、４本のフィンＦのうち最外に位置するフィンＦ（図４４においては、最上のフィンＦと最下のフィンＦ）とソース領域ＳＲとのそれぞれの交差領域間を繋ぐように配置されている。このソースプラグＰ１ＳＬは、Ｙ方向に長辺を有する矩形状である。ソースプラグＰ１ＳＬのＸ方向の辺（短辺）の長さ（幅）は、ドレインプラグＰ１ＤのＸ方向の辺の長さと同程度であるが、ソースプラグＰ１ＳＬのＹ方向の辺（長辺）の長さは、ドレインプラグＰ１ＤのＹ方向の辺の長さより長い。
また、４本のフィンＦ上に分割して配置されたドレイン領域（ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４）上には、それぞれドレインプラグＰ１Ｄが配置されている。ドレインプラグＰ１Ｄの形成領域（４つのドレインプラグＰ１Ｄの形成領域の和）は、ソースプラグＰ１ＳＬの形成領域より小さい。そして、ソースプラグＰ１ＳＬとゲート電極ＧＥとの対向面積は、４つのドレインプラグＰ１Ｄとゲート電極ＧＥとの対向面積より大きい。
このような構成によれば、ゲート−ソース間容量である、ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１ＳＬとの容量のうち、ゲート電極ＧＥとソースプラグＰ１ＳＬとの容量が、実施の形態１の応用例１の半導体装置（図２４）と比較し大きくなる。これにより、回路動作の安定性を向上させることができる。
なお、本実施の形態の半導体装置は、実施の形態１の半導体装置の場合と同様の工程を経ることにより形成することができる。ここでも、ダブルパターニング法を用いてフィンを形成してもよい。
（実施の形態７）
ドレイン領域ＤＲを分割して配置した実施の形態５の半導体装置（図３７〜図３９）において、フィンＦのドレイン側の高さをソース側の高さより低くしてもよい。
図４５は、本実施の形態の半導体装置の構成を示す平面図である。図４６および図４７は、本実施の形態の半導体装置の構成を示す断面図である。図４６の断面図は、例えば、図４５の平面図のＡ１−Ａ１断面部に、図４７の断面図は、例えば、図４５の平面図のＡ２−Ａ２断面部に対応する。
なお、本実施の形態の半導体装置は、フィンＦのドレイン側の高さ以外は、実施の形態５の半導体装置（図３７〜図３９）と同様の構成であるため、フィンＦの形状について詳細に説明する。
本実施の形態の平面図は、実施の形態５の場合と同様である。即ち、図４５に示すように、２本のフィンＦ上にフィンＦと交差する方向に延在するゲート電極ＧＥが設けられ、このゲート電極ＧＥの一方の側のソース拡散層ＳＤ上には、フィンＦと交差する方向に延在するソース領域ＳＲが設けられ、このゲート電極ＧＥの他方の側のドレイン拡散層ＤＤ上には、フィンＦと交差する方向に延在するドレイン領域（ＤＲ）が設けられている。但し、本実施の形態においては、２本のフィンＦのそれぞれの上に、ドレイン領域（ＤＲ１、ＤＲ２）が分割して配置されている。
そして、ソース領域ＳＲ上には、２つのソースプラグＰ１Ｓが配置されている。この２つのソースプラグＰ１Ｓは、２本のフィンＦとソース領域ＳＲとの交差領域上にそれぞれ配置されている。また、ドレイン領域ＤＲ１、ＤＲ２上には、それぞれドレインプラグＰ１Ｄが配置されている。
このように、本実施の形態においては、ゲート−ドレイン間容量である、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量、ゲート電極ＧＥとドレイン領域ＤＲとの容量およびゲート電極ＧＥとドレインプラグＰ１Ｄとの容量のうち、ゲート電極ＧＥとドレイン領域ＤＲとの容量を低減することができる。よって、ゲート−ドレイン間容量を、ゲート−ソース間容量（ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１Ｓとの容量）より、小さくすることができる。
さらに、本実施の形態においては、図４６に示すように、フィンＦのドレイン側の高さがソース側の高さより低くなっている。このような構成によれば、ゲート−ドレイン間容量である、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量、ゲート電極ＧＥとドレイン領域ＤＲとの容量およびゲート電極ＧＥとドレインプラグＰ１Ｄとの容量のうち、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量を低減することができる。よって、ゲート−ドレイン間容量を、ゲート−ソース間容量（ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１Ｓとの容量）より、小さくすることができ、ミラー効果による回路遅延をさらに抑制することができ、また、回路動作の安定性をさらに向上させることができる。
本実施の形態の半導体装置は、実施の形態１の半導体装置と同様の工程を経ることにより形成することができる。但し、本実施の形態の場合は、複数の直方体状のフィンＦを形成した後、ドレイン領域ＤＲ側のフィンＦの上部をエッチングすることにより、フィンＦのドレイン側の高さをソース側の高さより低くする。
（実施の形態８）
ドレイン領域ＤＲを分割して配置した実施の形態６の半導体装置（図４１〜図４３）において、フィンＦのドレイン側の高さをソース側の高さより低くしてもよい。
図４８は、本実施の形態の半導体装置の構成を示す平面図である。図４９および図５０は、本実施の形態の半導体装置の構成を示す断面図である。図４９の断面図は、例えば、図４８の平面図のＡ１−Ａ１断面部に、図５０の断面図は、例えば、図４８の平面図のＡ２−Ａ２断面部に対応する。
なお、本実施の形態の半導体装置は、フィンＦのドレイン側の高さ以外は、実施の形態６の半導体装置（図４１〜図４３）と同様の構成であるため、フィンＦの形状について詳細に説明する。
本実施の形態の平面図は、実施の形態６の場合と同様である。即ち、図４８に示すように、２本のフィンＦ上にフィンＦと交差する方向に延在するゲート電極ＧＥが設けられ、このゲート電極ＧＥの一方の側のソース拡散層ＳＤ上には、フィンＦと交差する方向に延在するソース領域ＳＲが設けられ、このゲート電極ＧＥの他方の側のドレイン拡散層ＤＤ上には、フィンＦと交差する方向に延在するドレイン領域（ＤＲ）が設けられている。但し、本実施の形態においては、２本のフィンＦのそれぞれの上に、ドレイン領域（ＤＲ１、ＤＲ２）が分割して配置されている。
そして、ソース領域ＳＲ上には、１つのソースプラグＰ１ＳＬが配置されている。このソースプラグＰ１ＳＬは、２本のフィンＦとソース領域ＳＲとのそれぞれの交差領域間を繋ぐように配置されている。このソースプラグＰ１ＳＬは、Ｙ方向に長辺を有する矩形状である。ソースプラグＰ１ＳＬのＸ方向の辺（短辺）の長さ（幅）は、ドレインプラグＰ１ＤのＸ方向の辺の長さと同程度であるが、ソースプラグＰ１ＳＬのＹ方向の辺（長辺）の長さは、ドレインプラグＰ１ＤのＹ方向の辺の長さより長い。よって、ソースプラグＰ１ＳＬとゲート電極ＧＥとの対向面積は、ドレインプラグＰ１Ｄとゲート電極ＧＥとの対向面積より大きくなる。言い換えれば、ソースプラグＰ１ＳＬとゲート電極ＧＥとが重なるＹ方向の線分（対向領域）は、ドレインプラグＰ１Ｄとゲート電極ＧＥとが重なるＹ方向の線分（対向領域）より大きくなる。
このように、本実施の形態においては、ゲート−ドレイン間容量である、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量、ゲート電極ＧＥとドレイン領域ＤＲとの容量およびゲート電極ＧＥとドレインプラグＰ１Ｄとの容量のうち、ゲート電極ＧＥとドレイン領域ＤＲとの容量を低減することができる。よって、ゲート−ドレイン間容量を、ゲート−ソース間容量（ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１ＳＬとの容量）より、小さくすることができる。
さらに、本実施の形態においては、図４９に示すように、フィンＦのドレイン側の高さがソース側の高さより低くなっている。このような構成によれば、ゲート−ドレイン間容量である、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量、ゲート電極ＧＥとドレイン領域ＤＲとの容量およびゲート電極ＧＥとドレインプラグＰ１Ｄとの容量のうち、ゲート電極ＧＥとドレイン拡散層ＤＤとの容量を低減することができる。よって、ゲート−ドレイン間容量を、ゲート−ソース間容量（ゲート電極ＧＥとソース拡散層ＳＤとの容量、ゲート電極ＧＥとソース領域ＳＲとの容量およびゲート電極ＧＥとソースプラグＰ１ＳＬとの容量）より、小さくすることができ、ミラー効果による回路遅延をさらに抑制することができ、また、回路動作の安定性をさらに向上させることができる。
本実施の形態の半導体装置は、実施の形態１の半導体装置と同様の工程を経ることにより形成することができる。但し、本実施の形態の場合は、複数の直方体状のフィンＦを形成した後、ドレイン領域ＤＲ側のフィンＦの上部をエッチングすることにより、フィンＦのドレイン側の高さをソース側の高さより低くする。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前述したように、実施の形態１の応用例１および応用例２で説明した、２本以上のフィンＦを用いた半導体装置において、ドレイン側の高さをソース側の高さより低くしたフィンＦの構成を適用してもよい。また、上記実施の形態においては、２本または４本のフィンＦを例示したが、３本または５本以上のフィンを設けてもよい。また、上記実施の形態においては、フィンＦとドレイン領域ＤＲ、フィンＦとソース領域ＳＲを異なる材料で形成したが、これらを単一の層で一体形成してもよい。また、上記実施の形態においては、ゲート電極ＧＥとドレイン領域ＤＲとの間の距離は、ゲート電極ＧＥとソース領域ＳＲとの間の距離と同程度としたが、ゲート電極ＧＥとドレイン領域ＤＲとの間の距離を、ゲート電極ＧＥとソース領域ＳＲとの間の距離より大きくしてもよい。また、実施の形態１において説明した半導体装置の製造工程は一例であり、他の工程により上記実施の形態に係る半導体装置を製造してもよい。また、半導体装置を構成する各部材の高さは、一例であり、例えば、ドレイン領域ＤＲ、ソース領域ＳＲ、ゲート電極ＧＥ、ドレインプラグＰ１ＤおよびソースプラグＰ１Ｓの高さやこれらの相対的な高さの関係は、適宜変更可能である。
Ｄ１ 距離
ＤＤ ドレイン拡散層
ＤＲ ドレイン領域
ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４ ドレイン領域
Ｆ フィン
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ 幅広部
Ｐ１ プラグ
Ｐ１Ｄ ドレインプラグ
Ｐ１Ｇ ゲートプラグ
Ｐ１Ｓ ソースプラグ
ＳＤ ソース拡散層
ＳＬ 半導体層
ＳＲ ソース領域
ＳＳ 支持基板
Ｗ１ 幅
Ｗ２ 幅
Ｗ３ 幅
Ｗ４ 幅

Claims (20)

  1. 第１方向に延在する直方体状の第１フィンと、
    前記第１フィンと離間して、平行に配置される直方体状の第２フィンと、
    前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在するゲート電極と、
    前記ゲート電極の一方の側に位置する第１フィン中に形成された第１ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第１フィン中に形成された第１ソース拡散層と、
    前記ゲート電極の一方の側に位置する第２フィン中に形成された第２ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第２フィン中に形成された第２ソース拡散層と、
    前記第１ドレイン拡散層および第２ドレイン拡散層上に配置され、前記第２方向に延在するドレイン領域と、
    前記第１ソース拡散層および第２ソース拡散層上に配置され、前記第２方向に延在するソース領域と、
    前記ドレイン領域上に形成された第１ドレインプラグと、
    前記ソース領域上に形成された第１ソースプラグと、
    前記ソース領域上に形成され、前記第１ソースプラグと離間して配置された第２ソースプラグと、
    を有し、
    前記第１ドレインプラグは、前記第１ソースプラグと前記第２ソースプラグとの間の領域と対応するように、前記第１ドレインプラグは、前記第１ソースプラグまたは前記第２ソースプラグと前記第２方向の位置が重ならないようにずれて配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ソースプラグは、前記第１フィンと前記ソース領域との重なり領域上に形成され、
    前記第２ソースプラグは、前記第２フィンと前記ソース領域との重なり領域上に形成されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２フィンと離間して、平行に配置される直方体状の第３フィンと、
    前記第３フィンと離間して、平行に配置される直方体状の第４フィンと、
    前記ゲート電極の一方の側に位置する第３フィン中に形成された第３ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第３フィン中に形成された第３ソース拡散層と、
    前記ゲート電極の一方の側に位置する第４フィン中に形成された第４ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第４フィン中に形成された第４ソース拡散層と、
    を有し、
    前記ゲート電極は、前記第１フィン、前記第２フィン、前記第３フィンおよび前記第４フィン上に前記ゲート絶縁膜を介して配置され、
    前記ドレイン領域は、前記第１ドレイン拡散層、前記第２ドレイン拡散層、前記第３ドレイン拡散層および前記第４ドレイン拡散層上に配置され、
    前記ソース領域は、前記第１ソース拡散層、前記第２ソース拡散層、前記第３ソース拡散層および前記第４ソース拡散層上に配置され、
    前記ドレイン領域上には、前記第１ドレインプラグ、第２ドレインプラグおよび第３ドレインプラグが配置され、
    前記ソース領域上には、前記第１ソースプラグ、前記第２ソースプラグ、前記第３ソースプラグおよび前記第４ソースプラグが配置され、
    前記第２ドレインプラグは、前記第２ソースプラグと前記第３ソースプラグとの間の領域と対応するように、前記第２ドレインプラグは、前記第２ソースプラグまたは前記第３ソースプラグと前記第２方向の位置が重ならないようにずれて配置され、
    前記第３ドレインプラグは、前記第３ソースプラグと前記第４ソースプラグとの間の領域と対応するように、前記第３ドレインプラグは、前記第３ソースプラグまたは前記第４ソースプラグと前記第２方向の位置が重ならないようにずれて配置されている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１ソースプラグは、前記第１フィンと前記ソース領域との重なり領域上に形成され、
    前記第２ソースプラグは、前記第２フィンと前記ソース領域との重なり領域上に形成され、
    前記第３ソースプラグは、前記第３フィンと前記ソース領域との重なり領域上に形成され、
    前記第４ソースプラグは、前記第４フィンと前記ソース領域との重なり領域上に形成されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２フィンと離間して、平行に配置される直方体状の第３フィンと、
    前記第３フィンと離間して、平行に配置される直方体状の第４フィンと、
    前記ゲート電極の一方の側に位置する第３フィン中に形成された第３ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第３フィン中に形成された第３ソース拡散層と、
    前記ゲート電極の一方の側に位置する第４フィン中に形成された第４ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第４フィン中に形成された第４ソース拡散層と、
    を有し、
    前記ゲート電極は、前記第１フィン、前記第２フィン、前記第３フィンおよび前記第４フィン上に前記ゲート絶縁膜を介して配置され、
    前記ドレイン領域は、第１ドレイン部と、第２ドレイン部と、を有し、
    前記第１ドレイン部は、前記第１ドレイン拡散層および前記第２ドレイン拡散層上に配置され、
    前記第２ドレイン部は、前記第３ドレイン拡散層および前記第４ドレイン拡散層上に配置され、
    前記ソース領域は、前記第１ソース拡散層、前記第２ソース拡散層、前記第３ソース拡散層および前記第４ソース拡散層上に配置され、
    前記第１ドレイン部上には、前記第１ドレインプラグが配置され、
    前記第２ドレイン部上には、第２ドレインプラグが配置され、
    前記ソース領域上には、前記第１ソースプラグ、前記第２ソースプラグ、第３ソースプラグおよび第４ソースプラグが配置され、
    前記第２ドレインプラグは、前記第３ソースプラグと前記第４ソースプラグとの間の領域と対応するように、前記第２ドレインプラグは、前記第３ソースプラグまたは前記第４ソースプラグと前記第２方向の位置が重ならないようにずれて配置され、
    前記第２ドレイン部は、前記第１ドレイン部と離間して配置されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１ソースプラグは、前記第１フィンと前記ソース領域との重なり領域上に形成され、
    前記第２ソースプラグは、前記第２フィンと前記ソース領域との重なり領域上に形成され、
    前記第３ソースプラグは、前記第３フィンと前記ソース領域との重なり領域上に形成され、
    前記第４ソースプラグは、前記第４フィンと前記ソース領域との重なり領域上に形成されている、半導体装置。
  7. 第１方向に延在する直方体状の第１フィンと、
    前記第１フィンと離間して、平行に配置される直方体状の第２フィンと、
    前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在するゲート電極と、
    前記ゲート電極の一方の側に位置する第１フィン中に形成された第１ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第１フィン中に形成された第１ソース拡散層と、
    前記ゲート電極の一方の側に位置する第２フィン中に形成された第２ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第２フィン中に形成された第２ソース拡散層と、
    前記第１ドレイン拡散層および第２ドレイン拡散層上に配置され、前記第２方向に延在するドレイン領域と、
    前記第１ソース拡散層および第２ソース拡散層上に配置され、前記第２方向に延在するソース領域と、
    前記ドレイン領域上に形成された第１ドレインプラグと、
    前記ソース領域上に形成された第１ソースプラグと、
    を有し、
    前記第１ソースプラグと前記ゲート電極との対向面積は、前記第１ドレインプラグと前記ゲート電極との対向面積より大きい、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１ソースプラグは、前記第１フィンと前記ソース領域との重なり領域上から前記第２フィンと前記ソース領域との重なり領域上まで延在するように形成され、
    前記第１ドレインプラグは、前記第１フィンと前記ドレイン領域との重なり領域と前記第２フィンと前記ドレイン領域との重なり領域との間の領域上に形成されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第２フィンと離間して、平行に配置される直方体状の第３フィンと、
    前記第３フィンと離間して、平行に配置される直方体状の第４フィンと、
    前記ゲート電極の一方の側に位置する第３フィン中に形成された第３ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第３フィン中に形成された第３ソース拡散層と、
    前記ゲート電極の一方の側に位置する第４フィン中に形成された第４ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第４フィン中に形成された第４ソース拡散層と、
    を有し、
    前記ゲート電極は、前記第１フィン、前記第２フィン、前記第３フィンおよび前記第４フィン上に前記ゲート絶縁膜を介して配置され、
    前記ドレイン領域は、前記第１ドレイン拡散層、前記第２ドレイン拡散層、前記第３ドレイン拡散層および前記第４ドレイン拡散層上に配置され、
    前記ソース領域は、前記第１ソース拡散層、前記第２ソース拡散層、前記第３ソース拡散層および前記第４ソース拡散層上に配置され、
    前記ドレイン領域上には、前記第１ドレインプラグ、第２ドレインプラグおよび第３ドレインプラグが配置され、
    前記ソース領域上には、前記第１ソースプラグが配置され、
    前記第１ソースプラグと前記ゲート電極との対向面積は、前記第１ドレインプラグ、前記第２ドレインプラグおよび前記第３ドレインプラグと前記ゲート電極との対向面積より大きい、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第２フィンと離間して、平行に配置される直方体状の第３フィンと、
    前記第３フィンと離間して、平行に配置される直方体状の第４フィンと、
    前記ゲート電極の一方の側に位置する第３フィン中に形成された第３ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第３フィン中に形成された第３ソース拡散層と、
    前記ゲート電極の一方の側に位置する第４フィン中に形成された第４ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第４フィン中に形成された第４ソース拡散層と、
    を有し、
    前記ゲート電極は、前記第１フィン、前記第２フィン、前記第３フィンおよび前記第４フィン上に前記ゲート絶縁膜を介して配置され、
    前記ドレイン領域は、第１ドレイン部と、第２ドレイン部と、を有し、
    前記第１ドレイン部は、前記第１ドレイン拡散層および前記第２ドレイン拡散層上に配置され、
    前記第２ドレイン部は、前記第３ドレイン拡散層および前記第４ドレイン拡散層上に配置され、
    前記ソース領域は、前記第１ソース拡散層、前記第２ソース拡散層、前記第３ソース拡散層および前記第４ソース拡散層上に配置され、
    前記第１ドレイン部上には、前記第１ドレインプラグが配置され、
    前記第２ドレイン部上には、第２ドレインプラグが配置され、
    前記ソース領域上には、前記第１ソースプラグが配置され、
    前記第１ソースプラグと前記ゲート電極との対向面積は、前記第１ドレインプラグおよび第２ドレインプラグと前記ゲート電極との対向面積より大きく、
    前記第２ドレイン部は、前記第１ドレイン部と離間して配置されている、半導体装置。
  11. 第１方向に延在する直方体状の第１フィンと、
    前記第１フィンと離間して、平行に配置される直方体状の第２フィンと、
    前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在するゲート電極と、
    前記ゲート電極の一方の側に位置する第１フィン中に形成された第１ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第１フィン中に形成された第１ソース拡散層と、
    前記ゲート電極の一方の側に位置する第２フィン中に形成された第２ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第２フィン中に形成された第２ソース拡散層と、
    前記第１ドレイン拡散層および第２ドレイン拡散層上に配置され、前記第２方向に延在するドレイン領域と、
    前記第１ソース拡散層および第２ソース拡散層上に配置され、前記第２方向に延在するソース領域と、
    前記ドレイン領域上に形成された第１ドレインプラグと、
    前記ソース領域上に形成された第１ソースプラグと、
    を有し、
    前記第１フィンの前記ゲート電極の一方の側の表面は、前記ゲート電極の他方の側の表面より低い、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記ソース領域上に形成され、前記第１ソースプラグと離間して配置された第２ソースプラグを有し、
    前記第１ドレインプラグは、前記第１ソースプラグと前記第２ソースプラグとの間の領域と対応するように、前記第１ドレインプラグは、前記第１ソースプラグまたは前記第２ソースプラグと前記第２方向の位置が重ならないようにずれて配置されている、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１ソースプラグは、前記第１フィンと前記ソース領域との重なり領域上に形成され、
    前記第２ソースプラグは、前記第２フィンと前記ソース領域との重なり領域上に形成されている、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第１ソースプラグと前記ゲート電極との対向面積は、前記第１ドレインプラグと前記ゲート電極との対向面積より大きい、半導体装置。
  15. 第１方向に延在する直方体状の第１フィンと、
    前記第１フィンと離間して、平行に配置される直方体状の第２フィンと、
    前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在するゲート電極と、
    前記ゲート電極の一方の側に位置する第１フィン中に形成された第１ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第１フィン中に形成された第１ソース拡散層と、
    前記ゲート電極の一方の側に位置する第２フィン中に形成された第２ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第２フィン中に形成された第２ソース拡散層と、
    前記第１ドレイン拡散層および第２ドレイン拡散層上に配置されたドレイン領域と、
    前記第１ソース拡散層および第２ソース拡散層上に配置され、前記第２方向に延在するソース領域と、
    前記ドレイン領域上に形成された第１ドレインプラグと、
    前記ドレイン領域上に形成され、前記第１ドレインプラグと離間して配置された第２ドレインプラグと、
    前記ソース領域上に形成された第１ソースプラグと、
    前記ソース領域上に形成され、前記第１ソースプラグと離間して配置された第２ソースプラグと、
    を有し、
    前記ドレイン領域は、前記第１ドレイン拡散層上に配置された第１ドレイン部と、前記第２ドレイン拡散層上に配置された第２ドレイン部とを有し、
    前記第１ドレイン部は、前記第１ドレイン拡散層上に配置され、
    前記第２ドレイン部は、前記第２ドレイン拡散層上に配置され、
    前記第１ドレインプラグは、前記第１ドレイン部上に配置され、
    前記第２ドレインプラグは、前記第２ドレイン部上に配置され、
    前記第２ドレイン部は、前記第１ドレイン部と離間して配置されている、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第１ソースプラグは、前記第１フィンと前記ソース領域との重なり領域上に形成され、
    前記第２ソースプラグは、前記第２フィンと前記ソース領域との重なり領域上に形成されている、半導体装置。
  17. 第１方向に延在する直方体状の第１フィンと、
    前記第１フィンと離間して、平行に配置される直方体状の第２フィンと、
    前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在するゲート電極と、
    前記ゲート電極の一方の側に位置する第１フィン中に形成された第１ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第１フィン中に形成された第１ソース拡散層と、
    前記ゲート電極の一方の側に位置する第２フィン中に形成された第２ドレイン拡散層と、
    前記ゲート電極の他方の側に位置する第２フィン中に形成された第２ソース拡散層と、
    前記第１ドレイン拡散層および第２ドレイン拡散層上に配置され、前記第２方向に延在するドレイン領域と、
    前記第１ソース拡散層および第２ソース拡散層上に配置され、前記第２方向に延在するソース領域と、
    前記ドレイン領域上に形成された第１ドレインプラグと、
    前記ドレイン領域上に形成され、前記第１ドレインプラグと離間して配置された第２ドレインプラグと、
    前記ソース領域上に形成された第１ソースプラグと、
    を有し、
    前記ドレイン領域は、第１ドレイン部と、第２ドレイン部と、を有し、
    前記第１ドレイン部は、前記第１ドレイン拡散層上に配置され、
    前記第２ドレイン部は、前記第２ドレイン拡散層上に配置され、
    前記第１ドレインプラグは、前記第１ドレイン部上に配置され、
    前記第２ドレインプラグは、前記第２ドレイン部上に配置され、
    前記第２ドレイン部は、前記第１ドレイン部と離間して配置され、
    前記第１ソースプラグと前記ゲート電極との対向面積は、前記第１ドレインプラグおよび第２ドレインプラグと前記ゲート電極との対向面積より大きい、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記第１ソースプラグは、前記第１フィンと前記ソース領域との重なり領域上から前記第２フィンと前記ソース領域との重なり領域上まで延在するように形成されている、半導体装置。
  19. 請求項１５記載の半導体装置において、
    前記第１フィンの前記ゲート電極の一方の側の表面は、前記ゲート電極の他方の側の表面より低い、半導体装置。
  20. 請求項１７記載の半導体装置において、
    前記第１フィンの前記ゲート電極の一方の側の表面は、前記ゲート電極の他方の側の表面より低い、半導体装置。
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