JP2019519110A - フィンカウントに基づく拡散のための標準セルアーキテクチャ - Google Patents
フィンカウントに基づく拡散のための標準セルアーキテクチャ Download PDFInfo
- Publication number
- JP2019519110A JP2019519110A JP2018563676A JP2018563676A JP2019519110A JP 2019519110 A JP2019519110 A JP 2019519110A JP 2018563676 A JP2018563676 A JP 2018563676A JP 2018563676 A JP2018563676 A JP 2018563676A JP 2019519110 A JP2019519110 A JP 2019519110A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion
- logic cell
- diffusion region
- cell
- row height
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000009792 diffusion process Methods 0.000 title claims abstract description 428
- 239000007943 implant Substances 0.000 claims abstract description 33
- 238000013461 design Methods 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 17
- 238000003860 storage Methods 0.000 claims description 13
- 238000005304 joining Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 17
- 210000004027 cell Anatomy 0.000 description 269
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 230000009471 action Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000007480 spreading Effects 0.000 description 4
- 238000003892 spreading Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004513 sizing Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Computer Networks & Wireless Communication (AREA)
- Architecture (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Error Detection And Correction (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Peptides Or Proteins (AREA)
Abstract
Description
本特許出願は、係属中であり、本出願の譲受人に譲渡され、その全体が参照により本明細書に明確に組み込まれる、2016年6月22日に出願された「STANDARD CELL ARCHITECTURE FOR DIFFUSION BASED ON FIN COUNT」と題する米国仮特許出願第62/353,536号の利益を主張する。
12 拡散ブレーク
13 拡散ブレーク
14 拡散ブレーク
21 拡散ブレーク
22 拡散ブレーク
23 拡散ブレーク
24 拡散ブレーク
31 拡散ブレーク
32 拡散ブレーク
33 拡散ブレーク
34 拡散ブレーク
100 基本的標準セルアーキテクチャ、セルアーキテクチャ
101 p拡散領域
102 p拡散領域
103 n拡散領域
104 n拡散領域
106 ゲートビア
108 ポリカット
120 間隙
122 間隙
124 間隙
132 ポリ線
134 ポリ線
136 ポリ線
200 2入力NAND
201 p拡散領域
202 p拡散領域
203 n拡散領域
204 n拡散領域
206 ビア
207 ビア
208 ポリカット
216 ローカル相互接続
217 ローカル相互接続
219 ビア
220 電力レール
222 MDビア
230 MD層
232 ポリ線
234 ポリ線
236 ポリ線
238 ポリ線
240 ローカル相互接続
243 MD層
244 MD層
245 ビア
250 ローカル相互接続
253 MD層
257 ビア
260 ローカル相互接続
300 セル
301 p拡散領域
302 p拡散領域
303 n拡散領域
304 n拡散領域
310 セル
311 p拡散領域
312 p拡散領域
313 n拡散領域
314 n拡散領域
332 ポリ線
334 ポリ線
336 ポリ線
342 ポリ線
344 ポリ線
346 ポリ線
350 セル境界
355 共通の縁部
360 セル境界
400 セル
403 拡散ブレーク
500 2入力AND
501 p拡散領域
502 p拡散領域
503 n拡散領域
504 n拡散領域
506 ポリゲート接点
507 ポリゲート接点
508 ポリカット
510 NANDゲート
511 インバータ
516 ローカル相互接続信号線
517 ローカル相互接続信号線
519 接点
520 電力レール
522 接点
530 MDシリサイド層
540 接地レール、ローカル相互接続
543 MDシリサイド層
544 MDシリサイド層
550 ローカル相互接続(M0)層
560 ローカル相互接続(M0)層
561 p拡散領域
562 p拡散領域
563 n拡散領域
564 n拡散領域
566 ゲート入力ビア
570 共通縁部
571 p拡散フィル
572 p拡散フィル
573 n拡散領域
574 n拡散領域
576 ローカル相互接続
590 MDシリサイド層
594 MDシリサイド層
598 第1の金属層
599 第2の金属層
600 セルアーキテクチャ
601 セル1
602 セル2
603 セル3
604 セル4
650 セルアーキテクチャ
700 セル
701 p拡散領域
702 p拡散領域
703 n拡散領域
704 n拡散領域
711 Vtpインプラント1
712 Vtpインプラント2
713 Vtnインプラント1
714 Vtnインプラント2
800 インバータ
801 p拡散領域
802 p拡散領域
803 n拡散領域
804 n拡散領域
811 SLVTpインプラント
813 SLVTnインプラント
814 LVTnインプラント
820 電力レール
840 接地レール
890 出力接続
894 出力接続
900 セルアーキテクチャ
910 列
910a 全行高さ論理セル
910b 全行高さ論理セル
920 列
920a 全行高さ論理セル
920b 全行高さ論理セル
930 列
930a 全行高さ論理セル
930b 全行高さ論理セル
940 列
940a 半行高さ論理セル
940b 半行高さ論理セル
940c 半行高さ論理セル
1000 セルアーキテクチャ
1001 p拡散領域
1002 p拡散領域
1003 n拡散領域
1004 n拡散領域
1030 MDシリサイド層
1041 電力レール
1042 電力レール
1043 接地レール
1044 接地レール
1100 2入力NAND
1101 p拡散領域
1102 p拡散領域
1103 n拡散領域
1104 n拡散領域
1106 ゲート接点
1107 ゲート接点
1108 ポリカット
1108 ビア
1109 ビア
1116 ローカル相互接続信号線
1117 ローカル相互接続信号線
1122 ビア、電力レールビア
1124 ビア
1125 ビア
1126 ビア
1127 ビア
1128 ビア
1130 MDシリサイド層
1131 MDシリサイド層
1132 ポリ線
1134 ポリ線
1136 ポリ線
1138 ポリ線
1141 電力レール
1142 電力レール
1143 接地レール
1144 接地レール
1145 ローカル相互ルーティング層
1150 M1
1151 M1線
1152 M1線
1160 ローカル相互接続
Claims (28)
- finfetベースの論理セルによって設計される集積回路を含む装置であって、前記集積回路が少なくとも第1の論理セルを含み、前記第1の論理セルが、
2つ以上のp拡散領域、または
2つ以上のn拡散領域のうちの少なくとも1つを含む、装置。 - 前記第1の論理セルが、
同じまたは異なるフィンカウントを有する第1のp拡散領域および第2のp拡散領域、または
同じまたは異なるフィンカウントを有する第1のn拡散領域および第2のn拡散領域のうちの少なくとも1つを含む、請求項1に記載の装置。 - 前記2つ以上のp拡散領域のうちの少なくとも1つに関連する少なくとも第1のローカル電力レール、または
前記2つ以上のn拡散領域のうちの少なくとも1つに関連する少なくとも第2のローカル電力レールのうちの少なくとも1つを含む分散された電力レールネットワークをさらに含む、請求項1に記載の装置。 - 前記第1のローカル電力レールが、前記2つ以上のp拡散領域のうちの1つに専用され、かつ/または
前記第2のローカル電力レールが、前記2つ以上のn拡散領域のうちの1つに専用される、請求項3に記載の装置。 - 前記第1の論理セルが、
同じまたは異なるレベルのp型インプラントによって形成された第1のp拡散領域および第2のp拡散領域、または
同じまたは異なるレベルのn型インプラントによって形成された第1のn拡散領域および第2のn拡散領域のうちの少なくとも1つを含む、請求項1に記載の装置。 - 前記第1の論理セルが、
第1のp拡散領域内に形成された第1のpfetおよび第2のp拡散領域内に形成された第2のpfetであって、前記第1のpfetおよび前記第2のpfetが、同じしきい電圧もしくはチャネル長または異なるしきい電圧もしくはチャネル長を有する、第1のp拡散領域内に形成された第1のpfetおよび第2のp拡散領域内に形成された第2のpfet、あるいは
第1のn拡散領域内に形成された第1のnfetおよび第2のn拡散領域内に形成された第2のnfetであって、前記第1のnfetおよび前記第2のnfetが、同じしきい電圧もしくはチャネル長または異なるしきい電圧もしくはチャネル長を有する、第1のn拡散領域内に形成された第1のnfetおよび第2のn拡散領域内に形成された第2のnfetのうちの少なくとも1つをさらに含む、請求項1に記載の装置。 - 前記集積回路が第2の論理セルをさらに含み、前記第1の論理セルおよび前記第2の論理セルがそれぞれ、
第1のフィンカウントを有する少なくとも1つのp拡散領域、または
第2のフィンカウントを有する少なくとも1つのn拡散領域を含む、請求項1に記載の装置。 - 前記第1の論理セルが第1の論理セル境界を有しかつ前記第2の論理セルが第2の論理セル境界を有し、前記第1の論理セルが、前記第1の論理セル境界と前記第2の論理セル境界との間の共通縁部において前記第2の論理セルと当接し、
前記第1の論理セルが、前記第1のフィンカウントを有する第1のp拡散領域上に形成された少なくとも1つのpfetおよび前記第2のフィンカウントを有する第1のn拡散領域上に形成された少なくとも1つのnfetを含み、
前記第2の論理セルが、前記第1のフィンカウントを有する第2のp拡散領域上に形成された少なくとも1つのpfetおよび前記第2のフィンカウントを有する前記第2のn拡散領域上に形成された少なくとも1つのnfetを含む、請求項7に記載の装置。 - 前記集積回路が、
前記共通縁部を横断し、前記第1の論理セルの前記第1のp拡散領域および前記第2の論理セルの前記第2のp拡散領域を接合するための第1のp拡散フィル、または
前記共通縁部を横断し、前記第1の論理セルの前記第1のn拡散領域および前記第2の論理セルの前記第2のn拡散領域を接合するための第1のn拡散フィルのうちの少なくとも1つをさらに含む、請求項8に記載の装置。 - 前記第1の論理セルの前記第1のp拡散領域および前記第2の論理セルの前記第2のp拡散領域が、共通の第1の電位にあり、かつ/または
前記第1の論理セルの前記第1のn拡散領域および前記第2の論理セルの前記第2のn拡散領域が、共通の第2の電位にある、請求項8に記載の装置。 - 前記集積回路が、
前記共通の第1の電位における前記第1のp拡散フィルと第1の金属層との間の接続、または
前記共通の第2の電位における前記第1のn拡散フィルと第2の金属層との間の接続のうちの少なくとも1つをさらに含む、請求項10に記載の装置。 - 前記共通の第1の電位が電力レールの電位に相当し、前記共通の第2の電位が接地レールまたはローカル相互接続の電位に相当する、請求項11に記載の装置。
- 前記電力レールまたは前記接地レールのうちの少なくとも1つが、前記第1の論理セルの前記拡散領域と前記第2の論理セルの前記拡散領域との間の空間内に分散される、請求項12に記載の装置。
- 前記集積回路が、フローティング電位における前記第1の論理セルまたは前記第2の論理セルの少なくとも1つのポリ線をさらに含み、前記少なくとも1つのポリ線が前記共通縁部に隣接し、前記第1のp拡散領域、前記第2のp拡散領域、前記第1のn拡散領域、または前記第2のn拡散領域のうちの少なくとも1つと交差する、請求項8に記載の装置。
- 前記第1の論理セルが比率論理を有する2入力NANDゲートであり、前記第1のフィンカウントが前記第2のフィンカウントと異なる、請求項8に記載の装置。
- 前記2入力NANDゲートが、
2つのpfetの各々が、前記第1のp拡散領域上に形成された2フィンに等しい前記第1のフィンカウントを有する、並列に接続された2つのpfetと、
2つのnfetの各々が4フィンに等しい前記第2のフィンカウントを有し、前記第1の論理セルの前記第1のn拡散領域上に形成された前記4フィンのうちの2つと別のn拡散領域上に形成された前記4フィンのうちの2つとが、前記第1のn拡散領域と直列に接続される、直列の2つのnfetとを含む、請求項15に記載の装置。 - 前記集積回路が、前記2つのpfetと前記2つのnfetとの間で共有される少なくとも1つのポリ線をさらに含む、請求項16に記載の装置。
- 前記集積回路が、前記第1の論理セルの前記第1のp拡散領域と別のp拡散との間の少なくとも1つのポリ線上のポリカットをさらに含む、請求項16に記載の装置。
- 前記集積回路が、前記2つのpfetと前記2つのnfetとの間の少なくとも1つのポリ線上の少なくとも1つのゲートビアをさらに含む、請求項16に記載の装置。
- 前記集積回路が、前記少なくとも1つのゲートビアに接続された金属−拡散(MD)層をさらに含む、請求項19に記載の装置。
- 前記第2の論理セルが、各pfetが2フィンに等しい前記第1のフィンカウントを有し、少なくとも前記第2のp拡散領域を含む2つのp拡散領域内に形成される2つのpfetと、各nfetが2フィンに等しい前記第2のフィンカウントを有し、少なくとも前記第2のn拡散領域を含む2つのn拡散領域内に形成される2つのnfetとを含むインバータである、請求項15に記載の装置。
- finfetベースの論理セルによって設計される集積回路を含む装置であって、前記集積回路が、
2つ以上のp拡散領域または2つ以上のn拡散領域のうちの少なくとも1つを含む、少なくとも第1の全行高さ論理セルを含む第1の全行と、
2つ以上のp拡散領域または2つ以上のn拡散領域のうちの少なくとも1つを含む、少なくとも第2の全行高さ論理セルを含む、前記第1の全行に隣接する第2の全行と、
前記第1の全行と前記第2の全行との間に散在する1つまたは複数の副行であって、前記1つまたは複数の副行のうちの少なくとも第1の副行が、少なくとも1つのp拡散領域および少なくとも1つのn拡散領域を含む第1の半行高さ論理セルを含む、1つまたは複数の副行とを含み、
前記第1の半行高さ論理セルの前記少なくとも1つのp拡散領域が、前記第1の全行高さ論理セルもしくは前記第2の全行高さ論理セルの前記2つ以上のp拡散領域のうちの1つに隣接し、かつ/または
前記第1の半行高さ論理セルの前記少なくとも1つのn拡散領域が、前記第1の全行高さ論理セルもしくは前記第2の全行高さ論理セルの前記2つ以上のn拡散領域のうちの1つに隣接する、装置。 - 前記第1の全行高さ論理セルおよび前記第2の全行高さ論理セルが、互いに対して垂直方向にミラー反転されない、請求項22に記載の装置。
- 前記1つまたは複数の副行のうちの2つの隣接する副行の隣接する半行高さのセルが、互いに対して垂直方向にミラー反転される、請求項22に記載の装置。
- 前記第1の半行高さ論理セルの前記少なくとも1つのp拡散領域、および前記第1の全行高さ論理セルまたは前記第2の全行高さ論理セルの前記2つ以上のp拡散領域のうちの1つの拡散の長さを延ばすために、少なくとも1つのp拡散フィルをさらに含む、請求項22に記載の装置。
- 前記第1の半行高さ論理セルの前記少なくとも1つのn拡散領域、および前記第1の全行高さ論理セルまたは前記第2の全行高さ論理セルの前記2つ以上のn拡散領域のうちの1つの拡散の長さを延ばすために、少なくとも1つのn拡散フィルをさらに含む、請求項22に記載の装置。
- データを含む非一時的コンピュータ可読記憶媒体であって、前記データが集積回路の設計を含み、
前記集積回路が、少なくとも第1の論理セルを含むfinfetベースの論理セルを含み、前記第1の論理セルが、
2つ以上のp拡散領域、または
2つ以上のn拡散領域のうちの少なくとも1つを含む、非一時的コンピュータ可読記憶媒体。 - データを含む非一時的コンピュータ可読記憶媒体であって、前記データが集積回路の設計を含み、
前記集積回路が、
2つ以上のp拡散領域または2つ以上のn拡散領域のうちの少なくとも1つを含む、少なくとも第1の全行高さ論理セルを含む第1の全行と、
2つ以上のp拡散領域または2つ以上のn拡散領域のうちの少なくとも1つを含む、少なくとも第2の全行高さ論理セルを含む、前記第1の全行に隣接する第2の全行と、
前記第1の全行と前記第2の全行との間に散在する1つまたは複数の副行であって、前記1つまたは複数の副行のうちの少なくとも第1の副行が、少なくとも1つのp拡散領域および少なくとも1つのn拡散領域を含む第1の半行高さ論理セルを含む、1つまたは複数の副行とを含み、
前記第1の半行高さ論理セルの前記少なくとも1つのp拡散領域が、前記第1の全行高さ論理セルもしくは前記第2の全行高さ論理セルの前記2つ以上のp拡散領域のうちの1つに隣接し、かつ/または
前記第1の半行高さ論理セルの前記少なくとも1つのn拡散領域が、前記第1の全行高さ論理セルもしくは前記第2の全行高さ論理セルの前記2つ以上のn拡散領域のうちの1つに隣接する、非一時的コンピュータ可読記憶媒体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662353536P | 2016-06-22 | 2016-06-22 | |
US62/353,536 | 2016-06-22 | ||
US15/629,725 US10236302B2 (en) | 2016-06-22 | 2017-06-21 | Standard cell architecture for diffusion based on fin count |
US15/629,725 | 2017-06-21 | ||
PCT/US2017/038716 WO2017223295A1 (en) | 2016-06-22 | 2017-06-22 | Standard cell architecture for diffusion based on fin count |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2019519110A true JP2019519110A (ja) | 2019-07-04 |
JP2019519110A5 JP2019519110A5 (ja) | 2020-07-27 |
JP6972031B2 JP6972031B2 (ja) | 2021-11-24 |
Family
ID=60675625
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018566482A Active JP6752905B2 (ja) | 2016-06-22 | 2017-06-22 | フィンカウントに基づく拡散のための標準セルアーキテクチャ |
JP2018563676A Active JP6972031B2 (ja) | 2016-06-22 | 2017-06-22 | フィンカウントに基づく拡散のための標準セルアーキテクチャ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018566482A Active JP6752905B2 (ja) | 2016-06-22 | 2017-06-22 | フィンカウントに基づく拡散のための標準セルアーキテクチャ |
Country Status (8)
Country | Link |
---|---|
US (2) | US10366196B2 (ja) |
EP (2) | EP3475984A1 (ja) |
JP (2) | JP6752905B2 (ja) |
KR (2) | KR102528329B1 (ja) |
CN (2) | CN109314109B (ja) |
CA (1) | CA3024332C (ja) |
SG (1) | SG11201810054RA (ja) |
WO (2) | WO2017223295A1 (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10366196B2 (en) | 2016-06-22 | 2019-07-30 | Qualcomm Incorporated | Standard cell architecture for diffusion based on fin count |
US11211330B2 (en) * | 2017-05-01 | 2021-12-28 | Advanced Micro Devices, Inc. | Standard cell layout architectures and drawing styles for 5nm and beyond |
US11347925B2 (en) | 2017-05-01 | 2022-05-31 | Advanced Micro Devices, Inc. | Power grid architecture and optimization with EUV lithography |
US11011545B2 (en) * | 2017-11-14 | 2021-05-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including standard cells |
KR102465964B1 (ko) | 2018-05-18 | 2022-11-10 | 삼성전자주식회사 | 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 |
KR102560368B1 (ko) | 2018-06-20 | 2023-07-27 | 삼성전자주식회사 | 확산 방지 영역을 구비하는 반도체 소자 |
US10522542B1 (en) | 2018-06-28 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Double rule integrated circuit layouts for a dual transmission gate |
US10797078B2 (en) * | 2018-08-14 | 2020-10-06 | Taiwan Semiconductor Manufacturing Company Limited | Hybrid fin field-effect transistor cell structures and related methods |
KR102599048B1 (ko) | 2018-08-16 | 2023-11-06 | 삼성전자주식회사 | 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 |
US10783313B2 (en) * | 2018-08-30 | 2020-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for improved cut metal patterning |
US10977418B2 (en) | 2018-09-28 | 2021-04-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device with cell region, method of generating layout diagram and system for same |
US10700065B2 (en) | 2018-10-10 | 2020-06-30 | Apple Inc. | Leakage current reduction in electrical isolation gate structures |
KR102539066B1 (ko) * | 2018-11-09 | 2023-06-01 | 삼성전자주식회사 | 서로 다른 타입의 셀들을 포함하는 집적 회로, 그 설계 방법 및 설계 시스템 |
US11030381B2 (en) * | 2019-01-16 | 2021-06-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Leakage analysis on semiconductor device |
KR102556811B1 (ko) | 2019-01-25 | 2023-07-18 | 삼성전자주식회사 | 반도체 장치 |
KR102635671B1 (ko) * | 2019-03-21 | 2024-02-14 | 에스케이하이닉스 주식회사 | 반도체 장치 |
CN112018112A (zh) * | 2019-05-29 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体单元结构及其形成方法 |
US11387229B2 (en) | 2019-06-14 | 2022-07-12 | Samsung Electronics Co., Ltd. | Semiconductor device |
US11862637B2 (en) | 2019-06-19 | 2024-01-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tie off device |
KR20210009503A (ko) | 2019-07-17 | 2021-01-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US11488947B2 (en) * | 2019-07-29 | 2022-11-01 | Tokyo Electron Limited | Highly regular logic design for efficient 3D integration |
US10796061B1 (en) | 2019-08-29 | 2020-10-06 | Advanced Micro Devices, Inc. | Standard cell and power grid architectures with EUV lithography |
KR20210028306A (ko) | 2019-09-03 | 2021-03-12 | 삼성전자주식회사 | 반도체 장치의 레이아웃 설계 방법 |
US20210134783A1 (en) * | 2019-10-30 | 2021-05-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure |
CN110690215A (zh) * | 2019-11-13 | 2020-01-14 | 上海华力微电子有限公司 | 基于FinFET小面积标准单元的版图结构 |
KR20210077189A (ko) | 2019-12-17 | 2021-06-25 | 삼성전자주식회사 | 반도체 집적 회로 |
KR20210128661A (ko) | 2020-04-17 | 2021-10-27 | 삼성전자주식회사 | 반도체 장치 |
TWI790619B (zh) * | 2020-05-26 | 2023-01-21 | 台灣積體電路製造股份有限公司 | 積體電路結構 |
US11424250B2 (en) * | 2020-08-27 | 2022-08-23 | Qualcomm Incorporated | Memory |
US11817392B2 (en) | 2020-09-28 | 2023-11-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit |
US11552085B2 (en) | 2020-09-28 | 2023-01-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including memory cell and fin arrangements |
JP7446446B2 (ja) * | 2021-02-05 | 2024-03-08 | チャンシン メモリー テクノロジーズ インコーポレイテッド | スタンダードセルレイアウトテンプレート及び半導体構造 |
US11955369B2 (en) | 2021-06-08 | 2024-04-09 | International Business Machines Corporation | Recessed local interconnect formed over self-aligned double diffusion break |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013229611A (ja) * | 2008-09-16 | 2013-11-07 | Hitachi Ltd | 半導体装置 |
JP2015506589A (ja) * | 2012-01-13 | 2015-03-02 | テラ イノヴェイションズ インコーポレイテッド | リニアFinFET構造をもつ回路 |
WO2015033490A1 (ja) * | 2013-09-04 | 2015-03-12 | パナソニック株式会社 | 半導体装置 |
JP2016046394A (ja) * | 2014-08-22 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9337099B1 (en) * | 2015-01-30 | 2016-05-10 | Globalfoundries Inc. | Special constructs for continuous non-uniform active region FinFET standard cells |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060190893A1 (en) | 2005-02-24 | 2006-08-24 | Icera Inc. | Logic cell layout architecture with shared boundary |
US7266787B2 (en) | 2005-02-24 | 2007-09-04 | Icera, Inc. | Method for optimising transistor performance in integrated circuits |
WO2007063990A1 (ja) * | 2005-12-02 | 2007-06-07 | Nec Corporation | 半導体装置およびその製造方法 |
US9563733B2 (en) * | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US7763534B2 (en) * | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
JP4791868B2 (ja) * | 2006-03-28 | 2011-10-12 | 株式会社東芝 | Fin−NAND型フラッシュメモリ |
US7838948B2 (en) | 2007-01-30 | 2010-11-23 | Infineon Technologies Ag | Fin interconnects for multigate FET circuit blocks |
JP4461154B2 (ja) * | 2007-05-15 | 2010-05-12 | 株式会社東芝 | 半導体装置 |
JP2009016418A (ja) * | 2007-07-02 | 2009-01-22 | Nec Electronics Corp | 半導体装置 |
US8141016B2 (en) | 2008-08-29 | 2012-03-20 | International Business Machines Corporation | Integrated design for manufacturing for 1×N VLSI design |
US8258577B2 (en) * | 2009-06-04 | 2012-09-04 | International Business Machines Corporation | CMOS inverter device with fin structures |
US8258572B2 (en) * | 2009-12-07 | 2012-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM structure with FinFETs having multiple fins |
US10192859B2 (en) * | 2011-05-11 | 2019-01-29 | Texas Instruments Incorporated | Integrated circuits and processes for protection of standard cell performance from context effects |
US8595661B2 (en) * | 2011-07-29 | 2013-11-26 | Synopsys, Inc. | N-channel and p-channel finFET cell architecture |
US9252021B2 (en) * | 2012-02-09 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices |
US8723268B2 (en) | 2012-06-13 | 2014-05-13 | Synopsys, Inc. | N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch |
US8901615B2 (en) | 2012-06-13 | 2014-12-02 | Synopsys, Inc. | N-channel and P-channel end-to-end finfet cell architecture |
US9123565B2 (en) | 2012-12-31 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Masks formed based on integrated circuit layout design having standard cell that includes extended active region |
US8943455B2 (en) | 2013-03-12 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for layout verification for polysilicon cell edge structures in FinFET standard cells |
US9158877B2 (en) * | 2013-05-02 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell metal structure directly over polysilicon structure |
JP6281571B2 (ja) | 2013-08-28 | 2018-02-21 | 株式会社ソシオネクスト | 半導体集積回路装置 |
JP2016029690A (ja) * | 2014-07-25 | 2016-03-03 | マイクロン テクノロジー, インク. | 半導体装置及びその製造方法 |
JP6449082B2 (ja) * | 2014-08-18 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US20160111421A1 (en) | 2014-10-21 | 2016-04-21 | Mark S. Rodder | Multiple cpp for increased source/drain area for fets including in a critical speed path |
FI20150334A (fi) * | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
US10366196B2 (en) | 2016-06-22 | 2019-07-30 | Qualcomm Incorporated | Standard cell architecture for diffusion based on fin count |
-
2017
- 2017-06-21 US US15/629,728 patent/US10366196B2/en active Active
- 2017-06-21 US US15/629,725 patent/US10236302B2/en active Active
- 2017-06-22 CA CA3024332A patent/CA3024332C/en active Active
- 2017-06-22 SG SG11201810054RA patent/SG11201810054RA/en unknown
- 2017-06-22 JP JP2018566482A patent/JP6752905B2/ja active Active
- 2017-06-22 WO PCT/US2017/038716 patent/WO2017223295A1/en active Search and Examination
- 2017-06-22 EP EP17739771.8A patent/EP3475984A1/en active Pending
- 2017-06-22 JP JP2018563676A patent/JP6972031B2/ja active Active
- 2017-06-22 CN CN201780035668.1A patent/CN109314109B/zh active Active
- 2017-06-22 KR KR1020187036980A patent/KR102528329B1/ko active IP Right Grant
- 2017-06-22 WO PCT/US2017/038730 patent/WO2018013315A1/en active Search and Examination
- 2017-06-22 EP EP17737414.7A patent/EP3475983A1/en active Pending
- 2017-06-22 CN CN201780036697.XA patent/CN109314110B/zh active Active
- 2017-06-22 KR KR1020187036970A patent/KR102083190B1/ko active IP Right Grant
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013229611A (ja) * | 2008-09-16 | 2013-11-07 | Hitachi Ltd | 半導体装置 |
JP2015506589A (ja) * | 2012-01-13 | 2015-03-02 | テラ イノヴェイションズ インコーポレイテッド | リニアFinFET構造をもつ回路 |
WO2015033490A1 (ja) * | 2013-09-04 | 2015-03-12 | パナソニック株式会社 | 半導体装置 |
JP2016046394A (ja) * | 2014-08-22 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9337099B1 (en) * | 2015-01-30 | 2016-05-10 | Globalfoundries Inc. | Special constructs for continuous non-uniform active region FinFET standard cells |
Also Published As
Publication number | Publication date |
---|---|
SG11201810054RA (en) | 2019-01-30 |
KR102528329B1 (ko) | 2023-05-02 |
KR20190020682A (ko) | 2019-03-04 |
US10366196B2 (en) | 2019-07-30 |
JP6752905B2 (ja) | 2020-09-09 |
CN109314109B (zh) | 2023-08-11 |
JP6972031B2 (ja) | 2021-11-24 |
CA3024332C (en) | 2021-09-14 |
US10236302B2 (en) | 2019-03-19 |
KR20190019952A (ko) | 2019-02-27 |
CA3024332A1 (en) | 2017-12-28 |
BR112018075596A2 (pt) | 2019-03-26 |
WO2018013315A1 (en) | 2018-01-18 |
EP3475984A1 (en) | 2019-05-01 |
CN109314110A (zh) | 2019-02-05 |
CN109314110B (zh) | 2023-06-13 |
JP2019519114A (ja) | 2019-07-04 |
KR102083190B1 (ko) | 2020-03-02 |
BR112018075720A2 (pt) | 2019-03-26 |
US20170373090A1 (en) | 2017-12-28 |
EP3475983A1 (en) | 2019-05-01 |
US20170371995A1 (en) | 2017-12-28 |
CN109314109A (zh) | 2019-02-05 |
WO2017223295A1 (en) | 2017-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6972031B2 (ja) | フィンカウントに基づく拡散のための標準セルアーキテクチャ | |
US8525552B2 (en) | Semiconductor integrated circuit device having a plurality of standard cells for leakage current suppression | |
JP4002412B2 (ja) | 基本セル、集積回路レイアウトセクション、集積回路レイアウト、集積回路デバイスおよび集積回路の信号線を設計する方法 | |
EP0641025A1 (en) | Integrated circuit gate arrays | |
US10157922B2 (en) | Interconnect metal layout for integrated circuit | |
US10367053B2 (en) | Apparatuses and methods for semiconductor circuit layout | |
US8921170B1 (en) | Integrated circuits with asymmetric pass transistors | |
JP2019519112A (ja) | 論理セルおよびその配置に関する拡散長効果の緩和 | |
JP2008078508A (ja) | 半導体集積回路及び半導体集積回路の製造方法 | |
US20150035070A1 (en) | Method and layout of an integrated circuit | |
US7703062B2 (en) | Semiconductor integrated circuit and method of designing layout of the same | |
US10707199B2 (en) | Integrated circuit layout and method of configuring the same | |
US9053960B2 (en) | Decoupling capacitor for integrated circuit | |
KR100267433B1 (ko) | 복합 집적 회로를 형성하는데 이용되는 셀 및 그의 형성 방법 | |
JP2005197518A (ja) | 半導体装置とセル | |
KR20020042507A (ko) | 반도체장치, 그 제조방법 및 기억매체 | |
BR112018075720B1 (pt) | Arquitetura de célula padrão para difusão baseada em contagem de aleta | |
BR112018075596B1 (pt) | Método para projetar um circuito integrado com células lógicas baseadas em finfets e memória legível por computador | |
US20210257363A1 (en) | Chip and method for manufacturing a chip | |
JP2005229061A (ja) | スタンダードセル、セル列および複合セル列 | |
JP4441541B2 (ja) | 半導体装置 | |
JP2016046479A (ja) | 半導体装置及び半導体装置の設計方法とプログラム | |
TW201209616A (en) | Pattern structure for semiconductor cell libraries |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181226 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200605 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200605 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210430 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210524 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211004 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20211102 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6972031 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |