BR112018075720B1 - Arquitetura de célula padrão para difusão baseada em contagem de aleta - Google Patents

Abstract

Sistemas e métodos divulgados referem-se a circuitos integrados baseados em Finfet projetados com arquiteturas de célula de lógica que suportam várias regiões de difusão tipo n (503, 504) e difusões tipo p (501, 502). As diferentes regiões de difusão de cada célula de lógica podem ter diferentes larguras ou contagens de nadadeira. O encosto de duas células de lógica é habilitado com base em contagens de nadadeira como para as regiões de difusão p e regiões de difusão n correspondentes das duas células de lógica. Preenchimentos de difusão são utilizados nas bordas comuns (570) entre as duas células de lógica para estender comprimentos de difusão, com base nas contagens de nadadeira semelhantes. As arquiteturas de célula de lógica suportam redundância de via e a capacidade para controlar seletivamente tensões limite de diferentes células de lógica com personalização de implante. Células com altura de meia fileira podem ser intercaladas com células com altura de fileira inteira padrão.

Description

REFERÊNCIA CRUZADA A PEDIDOS RELACIONADOS

[0001] O presente Pedido de Patente reivindica o benefício do Pedido de Patente Provisório No. 62/353,536 intitulado "STANDARD CELL ARCHTECTURE FOR DIFFUSION BASED ON FIN COUNT", depositado em 22 de junho de 2016, pendente, e atribuído à presente cessionária e aqui expressamente incorporado por referência na sua totalidade.

Campo de Divulgação

[0002] Aspectos divulgados referem-se a aparelhos, incluindo células de lógica padrão, projetos de célula de lógica padrão e bibliotecas dos mesmos, com alguns de seus aspectos exemplares, incluindo suporte para várias regiões de difusão, fileiras elétricas distribuídas, e compartilhamento de difusão entre células de lógica tendo diferentes contagens fin.

Fundamentos

[0003] Em layout de nível de transistor (por exemplo, de um transistor semicondutor de óxido metálico (MOS)), um comprimento de difusão (LOD) refere-se a um valor pelo qual uma região de difusão entre os terminais de fonte e de dreno do transistor se prolonga para fora a partir de um terminal de porta. Um efeito LOD refere-se a estresse induzido sobre o transistor MOS com base no LOD. Em geral, um LOD menor provoca maior estresse ou em outras palavras, tem um efeito LOD pior, enquanto aumentando ou melhorando o LOD pode levar a melhorias de desempenho.

[0004] É difícil para completamente mitigar o efeito LOD em transistores em um layout de nível de transistor utilizando células de lógica padrão e técnicas de colocação. Algumas técnicas para mitigar o efeito LOD foca na extensão da região de difusão, onde possível, com bordas de difusão esquerda e direita configuradas para compartilhar junções elétricas comuns (por exemplo, conexões de energia e terra). No entanto, estender a região de difusão deste modo pode dificultar metodologias de posicionamento de célula que tentam colocar células de lógica de pegadas físicas iguais ou comparáveis (também medidas em termos de inclinação ou largura de células das camadas de difusão) de uma maneira que resulte em células de lógica sendo encostadas ou adjacentes. Tal encosto pode permitir o compartilhamento de bordas de difusão entre as células adjacentes e potencialmente aumentar o LOD eficaz de células adjacentes. No entanto, a colocação de célula de lógica para melhorar o compartilhamento de borda de difusão desta forma pode não ser possível em alguns projetos convencionais que utilizam bibliotecas de célula de lógica padrão.

[0005] Por exemplo, considerando Tecnologias de Transistor de Efeito de Campo de Aleta (ou “Finfet”) em que um terminal de porta comum (por exemplo, feito de polissilício ou de material "poli" ou algum outro material, incluindo metais) pode ser compartilhado entre dois ou mais fins. Terminais de fonte e de dreno dos Finfets são formados conectando as regiões de difusão comuns formadas abaixo das aletas para trilhos de fornecimento de energia (por exemplo, Vdd e terra) ou outros nós comuns. O poli comum pode também ser compartilhado entre múltiplos Finfets. Bibliotecas de lógica Finfet podem incluir células de lógica, com diferentes contagens de aleta. Se as regiões de difusão de algumas aletas podem ser estendidas tal como referido acima, as bibliotecas de lógica podem incluir células de lógica com comprimentos não uniformes de regiões de difusão, o que significa que algumas aletas de células adjacentes poderão não ser capazes de compartilhar suas regiões de difusão com células vizinhas. Além disso, uma largura lateral de difusão (em uma direção transversal ao comprimento da difusão) varia proporcionalmente com o número de aletas de cada célula de lógica em um layout de célula de lógica. Enquanto que as técnicas convencionais de esquema podem permitir encosto de células de lógica com o mesmo número de aletas ou a mesma largura, tais técnicas podem não permitir a colocação de duas células com diferentes contagens de aleta de uma forma que poderia ter permitido compartilhamento de regiões de difusão.

[0006] No entanto, com contagens de aleta fixas, integrando circuitos que requerem diferentes contagens de aleta tornam-se difíceis de realizar. Isto é porque as técnicas convencionais não suportam fin stepping (isto é, encostar células com diferentes contagens de aleta para compartilhar uma difusão comum), que pode ser desejável em lógica baseada em razão. Lógica baseada em razão é convencionalmente encontrada em projetos compreendendo FETs de canal p (ou simplesmente, "pfets") e FETs de canal n (ou "nfets"). Por exemplo, um projeto de porta NAND de 2 entradas pode incluir dois nfets 4 aletas acoplados em série entre os terminais de saída e terra (efetivamente formando 4 aletas) e dois pfets 2 aletas acoplados em paralelo um com o outro e providos entre a tensão de alimentação Vdd e a saída (eficazmente formando 2 aletas). O tamanho dos nfets (isto é, em termos das suas contagens de aleta) destina-se a ser o dobro do tamanho de seus pfets contraparte, como discutido acima, de modo a obter transições de saída equilibradas e atrasos para ambas as entradas dianteiras e traseiras para a porta NAND de 2 entradas. Uma proporção semelhante, em termos de contagem de aleta de células de lógica de componentes pode também ser utilizada para outras células padrão, tais como uma porta NOR de 2 entradas projetada com tecnologia Finfet.

[0007] Uma vez que fin stepping não é suportado em projetos convencionais, domínios de difusão separados podem ser providos para células de lógica com diferentes contagens de aleta, por exemplo, na concepção de portas de lógica, tais como a porta NAND de 2 entradas discutida acima. No entanto, restringir o projeto para ter domínios de difusão separados pode impedir a possibilidade de compartilhar uma borda de difusão comum entre duas células com diferentes contagens de aleta. Em um esforço para integrar células de lógica com diferentes contagens de aleta, projetos convencionais podem incluir quebras nas regiões de difusão para os nfets e pfets, e por vezes mesmo dentro de uma célula, por exemplo, no caso de uma porta AND de 2 entradas). Como se compreende a partir da discussão anterior, as quebras na região de difusão podem resultar em curtos LODs ou adversamente afetar os efeitos de LOD.

[0008] Por conseguinte, uma necessidade na técnica é reconhecida para os projetos de células de lógica que podem suportar a lógica baseada em proporção evitando ao mesmo tempo os efeitos de LOD que podem surgir devido a quebras de difusão.

SUMÁRIO

[0009] Aspectos exemplares da invenção são dirigidos para projetos de arquiteturas de células padrão de circuitos integrados que utilizam células de lógica Finfet. As células de lógica podem suportar múltiplas regiões de difusão de tipo n e/ou do tipo p, com Finfets formados em cada região de difusão, que podem ter as mesmas ou diferentes contagens de aleta. Encosto fácil de células de lógica é habilitado, colocando células de lógica tendo regiões de difusão de contagens de aleta semelhantes colocadas adjacentes uma à outra. Efeitos de LOD podem ser atenuados usando preenchimentos de difusão entre regiões de difusão de contagens de aleta semelhantes e de potencial comum. Redes de trilhos de corrente distribuída podem ser providas com trilhos de corrente dedicados para uma ou mais regiões de difusão das células de lógica. Alguns aspectos incluem suporte para redundância de via e a capacidade de seletivamente controlar tensões limites de células diferentes com níveis iguais ou diferentes de implantes. Em alguns aspectos, as células com altura de meia fileira podem ser criadas e colocadas em subfileiras, em conjunto com posicionamentos de células com altura de fileira inteira.

[0010] Por exemplo, um aspecto exemplar refere-se a um aparelho que compreende: um circuito integrado projetado com células de lógica baseadas em Finfet. O circuito integrado compreende pelo menos uma primeira célula de lógica, em que a primeira célula de lógica compreende pelo menos uma de duas ou mais regiões de difusão p, ou duas ou mais regiões de difusão n.

[0011] Outro aspecto exemplar refere-se a um aparelho que compreende um circuito integrado projetado com células de lógica baseadas em Finfet. O circuito integrado compreende uma primeira fileira inteira compreendendo pelo menos uma primeira célula de lógica com altura de fileira inteira, em que a primeira célula de lógica com altura de fileira inteira compreende pelo menos uma de duas ou mais regiões de difusão p ou duas ou mais regiões de difusão n, uma segunda fileira inteira adjacente à primeira fileira inteira, a segunda fileira inteira compreendendo pelo menos uma segunda célula de lógica com altura de fileira inteira, em que a segunda célula de lógica com altura de fileira inteira compreende pelo menos uma das duas ou mais regiões de difusão p ou duas ou mais regiões de difusão n, e uma ou mais subfileiras intercaladas entre a primeira fileira inteira e a segunda fileira inteira, em que pelo menos uma primeira subfileira das uma ou mais subfileiras compreende uma primeira célula de lógica com altura de meia fileira compreendendo pelo menos uma região de difusão p e pelo menos uma região de difusão n. No circuito integrado, pelo menos uma da pelo menos uma região de difusão p da primeira célula de lógica com altura de meia fileira é adjacente a uma das duas ou mais regiões de difusão p da primeira célula de lógica com altura de fileira inteira ou a segunda célula de lógica com altura de fileira inteira, ou a pelo menos uma região de difusão n da primeira célula de lógica com altura de meia fileira é adjacente a uma das duas ou mais regiões de difusão n da primeira célula de lógica com altura de fileira inteira ou a segunda célula de lógica com altura de fileira inteira.

[0012] Ainda outro aspecto exemplar refere-se a um meio de armazenamento legível por computador não transitório compreendendo dados, os dados compreendendo um projeto de um circuito integrado, em que o circuito integrado compreende células de lógica baseadas em Finfet incluindo pelo menos uma primeira célula de lógica, em que a primeira célula de lógica compreende pelo menos uma de: duas ou mais regiões de difusão p; ou duas ou mais regiões de difusão n.

[0013] Outro aspecto exemplar é dirigido a um meio de armazenamento legível por computador não transitório compreendendo dados, os dados compreendendo um projeto de um circuito integrado, em que o circuito integrado compreende: uma primeira fileira inteira compreendendo pelo menos uma primeira célula de lógica com altura de fileira inteira, em que a primeira célula de lógica com altura de fileira inteira compreende pelo menos uma de duas ou mais regiões de difusão p ou duas ou mais regiões de difusão n; uma segunda fileira inteira adjacente à primeira fileira inteira, a segunda fileira inteira compreendendo pelo menos uma segunda célula de lógica com altura de fileira inteira, em que a segunda célula de lógica com altura de fileira inteira compreende pelo menos uma das duas ou mais regiões de difusão p ou duas ou mais regiões de difusão n; e uma ou mais subfileiras intercaladas entre a primeira fileira inteira e a segunda fileira inteira, em que pelo menos uma primeira subfileira das uma ou mais subfileiras compreende uma primeira célula de lógica com altura de meia fileira compreendendo pelo menos uma região de difusão p e pelo menos uma região de difusão n, em que pelo menos um de: a pelo menos uma região de difusão p da primeira célula de lógica com altura de meia fileira é adjacente a uma das duas ou mais regiões de difusão p da primeira célula de lógica com altura de fileira inteira ou a segunda célula de lógica com altura de fileira inteira pelo menos uma região de difusão n da primeira célula lógica com altura de meia fileira é adjacente a uma das duas ou mais regiões de difusão n da primeira célula de lógica com altura de fileira inteira ou da segunda célula de lógica com altura de fileira inteira.

BREVE DESCRIÇÃO DOS DESENHOS

[0014] Os desenhos anexos são apresentados para auxiliar na descrição de alguns aspectos da invenção e são providos unicamente para ilustração dos aspectos e não como limitação do mesmo.

[0015] A figura 1 ilustra uma arquitetura celular padrão de base 100 com regiões de difusão definidas.

[0016] A figura 2 ilustra a configuração de célula de porta NAND de 2 entradas empregando uma pilha suspensa nfet de 4 aletas.

[0017] As figuras 3-4 ilustram aspectos relacionados com encosto de células de lógica.

[0018] As figuras 5A-B ilustram aspectos de AND de 2 entradas projetado de acordo com as técnicas de colocação de células divulgadas.

[0019] As figuras 6A-B ilustram os aspectos relacionados com projetos de bordas de células esquerda / direita para melhorar LOD.

[0020] As figuras 7-8 ilustram os aspectos relacionados com implantes sob medida para várias regiões de difusão de células de lógica de acordo com a presente divulgação.

[0021] A figura 9 ilustra aspectos dirigidos a células com altura de meia fileira de acordo com a presente divulgação.

[0022] A figura 10 ilustra esquemas de células com trilhos de corrente / terra integrados de acordo com esta divulgação.

[0023] A figura 11 ilustra uma implementação de uma porta NAND de 2 entradas de acordo com um aspecto da presente divulgação.

[0024] A figura 12 ilustra uma representação em fluxograma de um processo exemplar, de acordo com aspectos da presente divulgação.

DESCRIÇÃO DETALHADA

[0025] Aspectos da invenção são divulgados na seguinte descrição e desenhos relacionados dirigidos a aspectos específicos da presente invenção. Aspectos alternativos podem ser desenvolvidos sem se afastar do âmbito da invenção. Além disso, os elementos bem conhecidos da invenção não serão descritos em detalhes ou serão omitidos de modo a não obscurecer os dados relevantes da invenção.

[0026] A palavra "exemplar" é aqui utilizada para significar "servir como um exemplo, caso, ou ilustração". Qualquer aspecto aqui descrito como "exemplar" não deve necessariamente ser interpretado como preferido ou vantajoso em relação a outros aspectos. Da mesma forma, o termo "aspectos da invenção" não exige que todos os aspectos da invenção incluam a característica discutida, a vantagem ou o modo de operação.

[0027] A terminologia aqui utilizada é para o propósito de descrever aspectos particulares apenas e não se destina a ser limitativa de aspectos da invenção. Tal como aqui utilizado, as formas singulares "um", "uma" e "o", "a" pretendem incluir as formas de plural também, a menos que o contexto indique claramente o contrário. Será ainda entendido que os termos "compreende", "compreendendo", "inclui" e/ou "incluindo", quando aqui utilizados, especificam a presença de características indicadas, inteiros, etapas, operações, elementos, e/ou componentes, mas não excluem a presença ou a adição de uma ou mais outras características, inteiros, etapas, operações, elementos, componentes e/ou grupos dos mesmos.

[0028] Além disso, muitos aspectos estão descritos em termos de sequências de ações a serem realizadas, por exemplo, elementos de um dispositivo de computação. Será reconhecido que diversas ações aqui descritas podem ser realizadas por circuitos específicos (por exemplo, circuitos integrados de aplicação específica (ASICs)), por instruções de programa sendo executadas por um ou mais processadores, ou por uma combinação de ambos. Além disso, esta sequência de ações aqui descrita pode ser considerada para ser incorporada inteiramente em qualquer forma de meio de armazenamento legível por computador tendo armazenado no mesmo um conjunto correspondente de instruções de computador que após a execução faria com que um processador associado executasse a funcionalidade aqui descrita. Assim, os vários aspectos da invenção podem ser incorporados em um número de diferentes formas, todas as quais foram contempladas dentro do escopo da matéria reivindicada. Além disso, para cada um dos aspectos aqui descritos, a forma correspondente de tais aspectos pode ser aqui descrita como, por exemplo, "lógica configurada para" executar a ação descrita.

[0029] Exemplos de aspectos da presente divulgação são dirigidos para um aparelho que compreende células de lógica exemplares, projetos de célula de lógica e bibliotecas de células padrão relacionadas que podem suportar a lógica baseada em proporção evitando ao mesmo tempo os efeitos de LOD que possam surgir nas abordagens convencionais anteriormente mencionadas. Alguns aspectos são também dirigidos ao compartilhamento de uma porta de polissilício comum (poli) entre dois domínios de difusão diferentes dentro da mesma célula de lógica, o que também permite suportar os mesmos ou diferentes níveis de implantes para regiões de difusão separadas (por exemplo, pertencentes a diferentes células). Além disso, os aspectos exemplares também suportam diferentes tensões limite para diferentes células em um projeto (por exemplo, regiões integradas em de difusão), diferentes comprimentos de canal (por exemplo, com base em suporte para diferentes larguras poli), etc. Por sua vez, controlar tensão limite leva a reduzir vazamento de energia e melhorar características de energia e desempenho das células de lógica.

[0030] A título de fundamento, projetos de layout de células padrão convencionais incluem regiões de difusão tipo n e tipo p (regiões n e regiões p, respectivamente), dispostas entre um conjunto de trilhos de corrente, por exemplo, Vdd e terra. Uma região n é formada com um domínio de difusão único nfet (ou domínio n) usando dopagem tipo n em uma cavidade tipo p para preencher as aletas nfet; e uma região p é formada com um único domínio de difusão pfet (ou domínio p) usando dopagem tipo p em uma cavidade tipo n para preencher as aletas pfet.

[0031] Em aspectos exemplares, por outro lado, mais do que um domínio n, por exemplo, um par de domínios n, pode ser provido na região n, em que os domínios n podem ser empilhados um em cima do outro em uma direção y de modo que cada região n pode suportar várias aletas, separadas por uma distância de aleta predefinida (por exemplo, mantendo pelo menos uma distância de aleta mínima especificada em uma biblioteca de células de lógica correspondente para região n). Do mesmo modo as regiões p podem incluir mais do que um, por exemplo, um par de domínios p empilhados um por cima do outro na direção y, em que cada região p capaz de suportar várias aletas e separadas por uma distância de aleta predefinida (por exemplo, mantendo pelo menos uma distância de aleta mínima especificada em uma biblioteca de células de lógica correspondente para região n). As distâncias de aleta permitem a integração de um contato de porta, por exemplo, uma via de porta, sobre um poli compartilhado entre duas difusões semelhantes, para formar uma conexão com uma camada de metal (por exemplo, um metal para difusão de conexão "MD" como conhecido na técnica). As separações providas pelas distâncias de aleta também permitem que um poli cortado seja colocado sobre uma camada poli, para isolar os terminais de porta das duas difusões semelhantes providas a uma camada poli que foi compartilhada antes do corte de poli ser colocado (por exemplo, um corte de poli pode ser colocado entre domínios n ou domínios p compreendendo nfets ou pfets, respectivamente). Note-se que esta abordagem difere do espelho invertendo duas células padrão para criar uma fileira dupla, porque nos aspectos exemplares, as regiões de difusão semelhantes são compartilhadas ou compartilháveis entre células de lógica padrão, ao contrário de regiões de difusão compartilhadas entre duas células diferentes ou fileiras de colocação.

[0032] Em uma rede de trilho de corrente distribuída, que é suportada por aspectos da presente divulgação, vários trilhos de corrente podem ser providos, com suporte para cada região de difusão em uma célula de lógica a ser provido para um trilho de corrente diferente ou dedicado, o que pode levar a perdas reduzidas e eficiências melhoradas. O espaço entre os domínios n e domínios p em células padrão exemplares pode estar em uma grade ou inclinação de aleta predefinida (mantendo as distâncias de aleta) e suporta a capacidade de integrar os contatos de porta de poli em duas linhas de poli horizontalmente adjacentes para conectar a duas pistas de fiação verticalmente adjacentes, lateralmente executadas entre os trilhos de corrente distribuída, por exemplo. Ao mesmo tempo, a capacidade para integrar o corte de poli acima referido pode também ser mantida na grade de aleta. O espaço definido sobre a grade entre as regiões n e p pode suportar várias pistas de fiação laterais, por exemplo, para linhas de sinal e energia, desde que a inclinação de aleta predefinida seja satisfeita.

[0033] Em aspectos exemplares, o tamanho das regiões de difusão dentro de um dado domínio pode ser definido como sendo de largura uniforme, a fim de suportar um número uniforme de aletas para a mesma largura de difusão. Isso permite que células de lógica encostem-se e compartilhem uma vantagem de difusão comum, que permite a otimização de LOD. O dimensionamento uniforme das regiões de difusão também permite regiões de difusão nos layouts de células de lógica formados utilizando duas ou mais células padrão. Por exemplo, um AND de 2 entradas formado utilizando uma porta NAND de 2 entradas e um inversor podem ter regiões de difusão compartilhadas entre as células padrão de porta NAND de 2 entradas de componente e o inversor de saída, embora os tamanhos destes dispositivos de componente possam não ser os mesmos.

[0034] A figura 1 ilustra uma arquitetura exemplar de célula padrão 100 que pode ser incorporada ou integrada em qualquer aparelho adequado ou projeto de circuitos integrados. Arquitetura 100 mostra quatro regiões de difusão separadas (ou "ilhas RX"). Uma primeira ilha e uma segunda ilha são definidas como as regiões de difusão p 101 e 102, respectivamente. Uma terceira ilha e quarta ilha são definidas como as regiões de difusão n 103 e 104, respectivamente. Camadas de polissilício ou linhas de poli 132, 134, e 136 são mostradas em uma direção vertical, separadas por distâncias horizontais especificadas entre aquelas adjacentes destas linhas de poli 132, 134, 136 definidas nas bibliotecas de células padrão correspondentes de acordo com qual célula 100 é projetada em aspectos exemplares. Nessa representação, as linhas de poli extremas 132 e 136 podem ser linhas de poli fictícias ou flutuantes que não estão providas a linhas de sinal ou de energia, enquanto o poli do meio 134 pode ser provido a um terminal de porta para as células de lógica da arquitetura de células 100.

[0035] Um espaço mostrado como lacuna 120 entre as regiões de difusão p 101 e 102 é consistente com uma grade de aleta ou inclinação e os requisitos mínimos para o espaço vertical de difusão especificado nas bibliotecas de células padrão correspondente. Esta lacuna 120 está configurada para suportar um contato de porta de poli mostrado como via de porta 106 para conectar poli 134 a uma camada de metal superior (não mostrada) ou, alternativamente, um corte de poli (não mostrado nesta vista). Da mesma forma, a lacuna 122 entre as regiões de difusão n 103 e 104 também é consistente com uma respectiva grade de aleta especificada ou inclinação e o espaço vertical de difusão necessário, e também configurada para suportar um contato de porta poli (não mostrado) ou corte de poli 108 em poli 134.

[0036] A lacuna 124 entre a região de difusão p 102 e região de difusão n 103 também é consistente com a grade / inclinação de aleta e o espaço vertical de difusão incluindo a separação entre as regiões de difusão n e p especificadas na biblioteca de células padrão. A fim de fazer várias conexões de circuito a poli, por exemplo, utilizando via de porta 106, assim como para ter a capacidade de introduzir cortes de poli tais como corte de poli 108, a lacuna 124 pode ser feita maior do que o espaço mínimo permitido, mas ainda sobre uma grade de aleta definida.

[0037] O metal horizontal ou camadas de interconexão local, bem como as fronteiras superior e inferior não são mostradas por simplicidade da ilustração. Os trilhos de corrente e terra (por exemplo, em um nível inferior ou menor de metal M0 ou interconexão local) também não são mostrados na figura 1, mas são considerados executarem horizontalmente. Em aspectos exemplares, trilhos de corrente não necessitam de ser localizados nas bordas superior e inferior da arquitetura celular 100, mas podem ser distribuídos no interior das células, tal como referido anteriormente, compreendendo várias pistas que atravessam horizontalmente e podem conectar-se com as regiões de difusão 101-104. Arquitetura celular 100 pode suportar encosto com outras células destinadas com opções Finfets, e opções para estender para regiões de difusão (e LODs) 101104 de maneiras que serão descritas com referência às figuras seguintes.

[0038] Com referência agora à figura 2, uma arquitetura celular é mostrada para NAND de 2 entradas 200 que emprega dois nfets, um primeiro nfet e um segundo nfet, que são nfets de 4 aletas (dispositivos pulldown) providos em série, compreendendo 2 aletas cada uma em uma das duas regiões de difusão n 203 e 204; e dois pfets, um primeiro pfet e um segundo pfet, que são pfets de 2 aletas (dispositivos pullup) na região de difusão p 202. Os primeiro e segundo nfets empilhados em série em regiões de difusão n 203 e 204 e compartilham portas de poli formadas com linhas de poli comuns 234-236 com os primeiro e segundo pfets na região de difusão p 202 ao passo que as portas de poli de pfets na região de difusão p 201 estão isoladas ou desprovidas das portas de poli pfets na região de difusão p 202 usando corte de poli 208. Os pfets na região de difusão p 201 são isolados dos outros componentes e, como tal, podem ser deixados flutuantes ou providos ao trilho de corrente, por exemplo.

[0039] Na figura 2, uma rede de trilho de corrente distribuída é mostrada com pelo menos um primeiro trilho de corrente local provido a pelo menos uma das duas regiões de difusão p e pelo menos um segundo trilho de corrente local provido a pelo menos uma das duas regiões de difusão n. Em aspectos exemplares, os um ou mais trilhos de corrente podem ser especificamente associados com ou dedicados às regiões de difusão, por exemplo, o primeiro trilho de corrente local pode ser associado com ou dedicado a uma das duas regiões de difusão p e o segundo trilho de corrente local pode ser associado com ou dedicado a uma das duas regiões de difusão n. Por exemplo, na ilustração da figura 2, as portas de pfets na região de difusão p 201 são flutuantes enquanto as junções de dreno / fonte relacionadas são providas ao trilho de corrente 220 (que pode ser dedicado à região de difusão p 201) por meio de um metal a difusão (“MD” que pode ser formado de silicieto), mostrada como camada MD 230 provida s vias MD 222. A camada MD 230 é utilizada para conectar as fontes e os drenos de várias regiões de difusão e sobrepor as difusões para resistência melhorada dos dispositivos subjacentes. A camada MD 230 pode em geral não ser disposta na proximidade de vias de contato de porta, tais como vias 206 ou 207 para linhas de sinal ou interconexões locais 216 e 217, respectivamente. Por conseguinte, camada MD 230 está disposta de forma a evitar ser colocada ao lado de um contato de poli adjacente. A camada MD 230 é mostrada para conectar as fontes de ambos os pfets em regiões de difusão p 201 e 202, provendo assim conexões de alimentação para ambas as regiões de difusão p 201 e 202.

[0040] Os contatos de portas 206 e 207 proveem conectividade para as respectivas entradas de dados por meio de linhas de sinal de interconexão local 216 e 217, respectivamente. Os terminais de fonte de nfets em regiões de difusão n 203 e 204 são providos entre si através de MD 243 e, em seguida, providos a um trilho terra (GND) através de interconexão local 240 e suas vias associadas 245. Tal como descrito acima, camada MD 243 também conecta as duas regiões de difusão n 203 e 204 em conjunto, elétrica e fisicamente. Os terminais de drenagem de nfets formados nas regiões de difusão n 203 e 204 são providos em conjunto de uma conexão "comum" pela camada MD 244 e são providos a uma camada de roteamento de interconexão local 250 por meio da via 219. Os drenos de pfets em ilha de difusão p 202 são providos de modo semelhante através da camada MD 253 a via 257 a interconexão local 260. A interconexão local 260 representa um nó de saída dos pfets de NAND 20 e o nó de interconexão local 250 representa o nó de saída dos nfets de NAND 200. As conexões associadas com as saídas de NAND de 2 entradas (isto é, dreno de pfet de ilha de difusão p 202 e os drenos de nfets em ilhas de difusão n 203 e 204) não são ilustradas por razões de simplicidade, mas estas saídas podem usar uma camada de metal de nível superior ou subsequente que corre verticalmente para conectar às interconexões locais 250 e 260.

[0041] Note-se que embora a figura 2 mostre apenas um trilho de corrente 220 e uma trilho terra 240, uma disposição distribuída de trilhos de corrente também é possível, conforme mencionado acima, e ilustrado em outros exemplos, tal como na figura 10, que irá ser discutida em seções posteriores desta divulgação.

[0042] As extremidades esquerdas e direitas das arquiteturas celulares padrão mostradas e descritas nesta divulgação são definidas como segue. Em um aspecto, o poli da célula padrão (por exemplo, linhas de poli 232 ou 238 da célula 200) pode ser alinhado diretamente sobre uma borda esquerda ou direita da célula 200, respectivamente, que permite que outras células sejam colocadas no lado esquerdo e/ou direito de célula 200 e para encostar diretamente com células 200. Este encosto é ativado uma vez que as larguras das regiões vizinhas de difusão (por exemplo, semelhante às regiões de difusão 201-204) podem ser feitas de dimensionamento consistente e igual ou uniforme, evitando assim o "stepping de difusão" que se refere a uma disposição em que diferentes tamanhos de difusão podem estar presentes e colocam problemas para encosto de célula. Ao permitir encosto de célula, regiões de difusão 201-204 podem ser estendidos em aspectos exemplares, assim, mitigando os efeitos de LOD.

[0043] Na figura 3, os aspectos de arquiteturas celulares padrão que podem ser utilizados em encosto de células são mostrados e descritos com referência à célula 300. A célula 300 compreende regiões de difusão p 301, 302 e regiões de difusão n 303, 304, tal como anteriormente descrito. A célula 300 compreende também linhas de poli 332, 334, e 336, caracterizadas pelas linhas de poli 332 e 336 pode ser adjacente às bordas de célula e estruturadas como portas de poli fictícias ou flutuantes que não estão providas para linhas de alimentação ou de sinal e, assim, podem ser utilizadas para definir a fronteira de célula 350 da célula 300, representada com linhas tracejadas. As células laterais podem ser colocadas para encontrar ou encostar a célula 300 na fronteira de célula 350. Linhas de poli 332 e 334 ao longo da fronteira de célula 350 podem ser comuns para a célula 300 e qualquer célula lateral (não mostrada) que se encosta a célula 300 na fronteira de célula 350. Para célula 300 e outra célula lateral que encosta na célula 300 na fronteira de célula 350, quer as junções de difusão compartilhadas (formadas pela extensão de uma ou mais das difusões 301-304) na fronteira da célula 350 podem ter o mesmo potencial ou o terminal de fonte / dreno correspondente pode ser polarizado de modo a fazer com que um dispositivo formado na junção da célula seja voltado para um estado "desligado"; quer, alternativamente, um corte de difusão pode ser provido para isolar regiões de difusão que não compartilham o mesmo potencial, tendo em mente que tal corte de difusão que provoca uma quebra de difusão pode restringir o LOD.

[0044] Com referência agora à figura 4, os aspectos do encosto de célula (esquerda e/ou direita), com base em técnicas descritas na figura 3 são mostrados para a célula 400. A célula 400 compreende uma primeira célula, por exemplo, células 300 da figura 3, que compreende pelo menos um pfet formado em uma primeira região de difusão p (por exemplo, as regiões de difusão p 301, 302) com uma primeira contagem de aleta (por exemplo, pfets de 2 aletas que podem ser providos em paralelo) e pelo menos um nfet formado em uma primeira região de difusão n (por exemplo, a região de difusão n 303304) com uma segunda contagem de aleta (por exemplo, nfets de 2 aletas que podem ser providos em série). A célula 300 é encostada com uma segunda célula, por exemplo, células 310, compreendendo pelo menos um pfet descrito de forma semelhante formado em uma segunda região de difusão p (por exemplo, regiões de difusão p 311, 312) com a primeira contagem de aleta (por exemplo, pfets de 2 aletas) e pelo menos um nfet formado em uma segunda região de difusão n (por exemplo, regiões de difusão n 313, 314) com a segunda contagem de aleta (por exemplo, nfets de 2 aletas). As linhas de poli 342, 344, e 346 são providas para a célula 310. A primeira e segunda células 300 e 310 têm, respectivamente, os fronteira de célula 350 e 360, e quando encostada, elas têm uma borda comum 355 na qual as quebras de difusão 403 podem existir.

[0045] Na figura 4, as linhas de poli mais à esquerda e direita (isto é, linhas de poli 332, 336 da célula 300; linhas de poli 342, 346 da célula 310) estão inseridas pela metade da inclinação de uma porta de poli (inclinação de porta de poli), permitindo, assim, formatos de corte de interconexão local em fronteira de célula 350 e 360 das células 300 e 310, respectivamente. A separação entre as regiões de difusão de células 300 (uma célula esquerda colocada nesta vista) e de células 310 (uma célula direita colocada nesta vista) pode efetivamente causar quebras de difusão 403, conforme mostrado, o que pode levar a um LOD curto. Uma vez que todas as regiões de difusão são do mesmo tamanho em aspectos exemplares, dois encostos de células são possíveis e as junções de difusão (por exemplo, entre as regiões de difusão p 301 e 311; regiões de difusão p 302 e 312; regiões de difusão n 303 e 313; e regiões de difusão n 304 e 314) podem ser fundidos em conjunto, utilizando preenchimentos de difusão nas regiões em que as quebras de difusão 403 são mostradas (os preenchimentos de difusão não são especificamente ilustrados nesta vista). Inclusões de formato personalizado podem ser feitas quando as junções de difusão compartilham um potencial comum ou quando uma célula de amarração de porta é introduzida, como será discutido abaixo. Pelo menos uma das linhas de poli 336 ou 342, adjacente à borda comum 355 pode ser flutuante, em que a pelo menos uma das linhas de poli 336 ou 342 pode ser formada como sobreposição ou interseção na pelo menos uma das regiões de difusão p 301 e 311; regiões de difusão p 302 e 312; regiões de difusão n 303 e 313; e regiões de difusão n 304 e 314.

[0046] A figura 5A ilustra uma implementação de um AND de 2 entradas 500, projetado pela colocação de duas células padrão, uma primeira célula, por exemplo, NAND 510 e uma segunda célula, por exemplo, o inversor 511. NAND 510 compreende um par nfets empilhados de 2 aletas providos em série formado em uma primeira região de difusão n, por exemplo, região de difusão n 503 e outra região de difusão n, por exemplo, região de difusão n 504 e um par de pfets de 2 aletas providos em paralelo formado em uma primeira região de difusão p, por exemplo, região de difusão p 502. As portas de poli associadas com uma outra região de difusão p, por exemplo, a região de difusão p 501 são isoladas das portas de poli região de difusão p 502 com corte de poli 508 colocado nas linhas de poli entre as duas regiões de difusão p 501 e 502 (note-se que NAND 510 é semelhante à porta NAND 200 da figura 2). Os contatos de porta de poli 506 e 507 para conectar as linhas de sinal de interconexão local 516 e 517, respectivamente. As linhas de sinal 516 e 517 mostram entradas de lógica a e b, respectivamente. A saída da porta NAND 510 é derivada sobre as camadas de interconexão local (M0) 550 e 560. As conexões que unem nós formados em camadas 550 e 560 (não ilustradas) podem usar um nível de metal subsequente que corre verticalmente para conectar às camadas de interconexão local 550 e 560.

[0047] O conversor 511 provido à saída da porta NAND 510 compreende dois nfets de 2 aletas formados nas regiões de difusão n 563, 564 e dois pfets de 2 aletas formados em regiões de difusão p 561, 562 (regiões de difusão n 563, 564 e regiões de difusão p 561, 562 têm transistores ativos). A via de entrada de porta 566 conecta a porta do inversor 511 à interconexão local 576 que irá, eventualmente, ser provida a um nível de metal subsequente que corre verticalmente. Camadas de silicieto MD 590 e 594 formam a saída do inversor 511 e pode também ser provido a camadas de interconexão local e, subsequentemente, a um nível de metal subsequente (não ilustrado).

[0048] Na figura 5A, reconhece-se que a borda direita da porta NAND 510 e a borda esquerda do inversor 511, cada uma tem conexões com ambas a fonte de alimentação e terra. No entanto, como se mostra, cada uma da porta NAND de borda direita 510 e a borda esquerda do inversor 511 tem uma borda de difusão n compartilhada, o que resulta na porta NAND 510 e no inversor 511, tendo cada um, um LOD reduzido ou mínimo. Uma vez que todas as regiões de difusão (501, 502, 503, 504, 561, 562, 563 e 564) são do mesmo tamanho, tal como definido por esta arquitetura celular e as difusões p e n no lado direito da porta NAND 510 e no lado esquerdo do inversor 511 são eletricamente comuns uma com as outras, a manipulação de borda da borda esquerda da porta NAND 510 e da borda direita do inversor 511 pode ser modificada (por exemplo, com base em um algoritmo que pode ser implementado em ferramentas de layout de células) para aceitar o novo preenchimento de difusão como descrito com referência à quebra de difusão 403 da figura 4, para amarrar difusões que são eletricamente comuns, aumentando assim os seus LODs.

[0049] A figura 5B ilustra porta AND 550 formada utilizando aspectos de amarração de regiões de difusão comuns no layout de porta AND 500 descrito com referência à figura 5A acima. Preenchimentos de difusão 571, 572, 573, e 574 foram adicionados à porta AND 500 da figura 5A para chegar à porta AND 550 da figura 5B, em um aspecto. Um primeiro preenchimento de difusão p, por exemplo, preenchimento de difusão p 571/572 pode atravessar a borda comum 570 entre a porta NAND 510 e o inversor 511 da figura 5A e juntar primeira região de difusão p 501/502 da primeira célula, a porta NAND 510 e a segunda região de difusão p 561/562 da segunda célula, o inversor 511 da figura 5A, em que as primeira e segunda regiões de difusão p são de um primeiro potencial comum (por exemplo, o que corresponde ao potencial de trilho de corrente 520). Da mesma forma, um primeiro preenchimento de difusão n, por exemplo, preenchimento de difusão n 573/574 pode atravessar a borda comum 570 entre a porta NAND 510 e o inversor 511 da figura 5A e juntar primeira região de difusão n 503/504 da primeira célula, porta NAND 510 e segunda região de difusão n 563/564 da segunda célula, inversor 511 da figura 5A, em que a primeira e segunda regiões de difusão n são de um segundo potencial comum (por exemplo, o que corresponde ao potencial de trilho de corrente ou interconexão local 540).

[0050] A primeira camada de metal e a segunda camada de metal (por exemplo, MD) 598 e 599, respectivamente, são adicionadas para formar potenciais apropriados (por exemplo, primeiro potencial comum e segundo potencial comum, respectivamente) ou facilitar a conexão para estes preenchimentos de difusão (por exemplo, primeiro preenchimento de difusão p 571/572 para trilho de corrente 520 e o primeiro preenchimento de difusão n 573/574 para o trilho terra / interconexão local 540), em que os preenchimentos de difusão acima mencionados são introduzidos na borda comum 570 entre as fronteiras da célula de porta NAND 510 e inversor 511 da figura 5A. As camadas metálicas 598 e 599 proveem junções de borda eletricamente comum no lado direito da porta NAND 510 e à esquerda do inversor 511, que são unidas em conjunto com preenchimentos de difusão 571, 572, 573, e 574, juntamente com a camada comum MD 598 e 599 e respectivas vias para as interconexões locais M0 apropriadas. Consequentemente, na figura 5B, aspectos de melhorar o LOD através do compartilhamento de junções eletricamente comuns são mostrados para permitir que dois circuitos (por exemplo, da porta NAND 510 e do inversor 511) possuam uma contagem de aleta diferente (por exemplo, o compartilhamento de difusões comuns usando preenchimentos de difusão 571, 572, 573, e 574, sem stepping de aleta).

[0051] Além disso, como pode ser visto, a borda de difusão p esquerda da porta NAND 510 está provida à linha de alimentação 520 em ambas as regiões de difusão p 501 e 502, e, assim, ambas estas junções podem potencialmente compartilhar uma região de difusão comum com um outro circuito (semelhante às conexões mostradas para o inversor 511 usando preenchimento de difusão 571 e 572); ao passo que o lado esquerdo de difusões n 503 e 504 da porta NAND 510 está associado com a saída da porta NAND 510, e, por conseguinte, as difusões n subjacentes 503 e 504 não podem ser compartilháveis com um outro circuito, sem modificações adicionais, tal como uma amarração de porta. Trilhos de corrente 520 e 540 (para interconexão terra ou outra local) podem ser compartilhados entre porta NAND 510 e inversor 511.

[0052] A figura 6A ilustra a arquitetura celular 600 que mostra aspectos relacionados com projetos de bordas de células esquerda / direita (por exemplo, usando algoritmos exemplares) para aumentar o LOD (ou para minimizar efeitos de LOD). Quatro encostos de células diferentes são mostrados, com diferentes encostos de difusão comum. As junções de difusão dentro do bloco identificado como cavidade n (NW) são do tipo p e as regiões de difusão fora de NW são do tipo n (apesar da difusão p e difusão n não terem sido especificamente identificadas de outro modo nesta figura). Dentro das várias junções de difusão, nós de identificação de marcadores foram providos. Nós com um marcador comum podem compartilhar regiões de difusão (por exemplo, utilizando preenchimentos de difusão tal como 571-574 discutidos com referência às figuras 5A-B) nos aspectos ilustradas (assim, emprestando esses nós para melhorias de LOD de junção algorítmica), enquanto os nós sem marcadores comuns podem não compartilhar difusões.

[0053] Com referência combinada às figuras 6A-B, quebras de difusão são identificadas por uma nomenclatura coluna - fileira (por exemplo, "13" representa coluna 1, fileira 3). Uma vez que as quebras de difusão 11, 13, 14, 23, 24, 31, e 32 estão associadas com difusões de fronteira eletricamente comuns um projeto exemplar (por exemplo, implementado por meio de algoritmos de layout) pode adicionar as células ou formas apropriadas para permitir a manipulação de LOD, como mostrado na figura 6B. Na figura 6B, a manipulação de LOD em junções identificadas é vista na arquitetura da célula 650, relativa à arquitetura de célula 600 da figura 6A. Além disso, embora não seja mostrado na figura 6B, os comprimentos de difusão aumentados podem envolver modificações adicionais, incluindo a via e formas MD adicionados para reforçar a conexão elétrica e, em alguns casos redundância de via. Além disso, em alguns aspectos, estipulações de LOD máximo (se houver, em regras de projeto) podem ser suportadas ao seletivamente não adicionar formas respectivas a uma dada região de quebra de difusão. Além disso, também é possível identificar locais ideais no layout para forçar uma quebra na difusão, por exemplo, para aderir às exigências máximas de LOD, se alguma for especificada em uma biblioteca de projeto ou conjunto de regras de projeto.

[0054] Com referência à figura 7, são mostrados os aspectos de implantes sob medida em projetos de célula padrão. Referindo-se novamente à figura 1, duas regiões de difusão p distintas 101, 102 e duas regiões de difusão n distintas 103, 104 foram mostradas. Na figura 7, os aspectos de prover implantes mistos nestas regiões de difusão p e n distintas da figura 1 são ilustrados. Como mostrado na célula 700 da figura 7, a região de difusão p 701 tem um implante1 VTP 711, a região de difusão p 702 tem um implante2 VTP 712, a região de difusão n 703 tem um implante1 Vtn 713 e a região de difusão n 704 tem um implante Vtn 714. Embora ambas as difusões tipo n e tipo p possam ter os mesmos níveis ou comuns de implantes no respectivo tipo, suportando diferentes níveis ou mistos de implantes como em aspectos exemplares da figura 7 oferecem ferramentas adicionais para melhorias de energia e desempenho.

[0055] Por exemplo, considerando o inversor 511 das figuras 5A-B, que compreende quatro aletas pfet e quatro aletas nfet, o melhor desempenho borda dianteira de sinais que passam através do inversor pode ser conseguido através da utilização de SLVTp (VTP super baixo) para os pfets e os nfets (SLVTn) se personalização de implante não for empregado. No entanto, com personalização de implante na figura 7, um Vtn intermediário pode ser realizado, por exemplo, por ter um SLVTn em uma região de difusão n 703 e um Vtn diferente, diz-se LVTn (Vtn baixo), na outra região de difusão n 704, o que iria reduzir a corrente de fuga no estado de fora de ambos nfets, enquanto oferece desempenho de borda traseira melhor do que é visto quando ambas as regiões de difusão n 703 e 704 têm o mesmo implante LVTn. Personalização de implante exemplar pode ser realizado através de algoritmos usando temporização e ferramentas de otimização de energia em tempo real ou on-the-fly. Esses algoritmos podem definir quais regiões padrão / ilhas / ilhas de difusão dentro das células se beneficiariam com a personalização do implante e, em seguida, gerariam correspondentemente os formatos de implantes em um modo plano ou hierarquicamente, instanciando parâmetros para a célula padrão de escolha (que pode substituir quaisquer implantes padrão).

[0056] Com referência à figura 8 o inversor 800 com personalização de implante é mostrado, em que as regiões de difusão p 801 e 802 (providas ao trilho de corrente 820) compreendendo o compósito pfet de 4 aletas têm um único implante SLVTp 811 ao passo que a região de difusão n 803 compreendendo 2 aletas tem um implante SLVTn 813 e região de difusão n 804 compreendendo o restante nfet de 2 aletas tem um implante LVTn 814 (com ambas as regiões de difusão n 803 e 804 providas ao trilho de corrente 840 para interconexões terra ou locais). As conexões de saída 890 e 894 são mostradas sem qualquer conexão ao M1, uma camada de metal correndo na vertical para simplicidade de ilustração.

[0057] Nas figura 4-6, colocação de células padrão com células colocadas lateralmente em uma fileira é mostrada. Em esquemas convencionais, as células padrão são geralmente colocadas em fileiras, com cada fileira vertical alternada tendo o lado espelhado da fileira abaixo ou acima dela. Isto provê a capacidade de ter comum cavidades n (NW) e regiões de substrato entre duas fileiras colocadas verticalmente. Os projetos de célula exemplares também podem ser dispostos de forma semelhante, o que cria uma região NW r e região de substrato maiores do que arquitetura celular convencional e, como tal, permite que as várias conexões NW e de derivação de substrato sejam mais afastadas, economizando assim área.

[0058] Na figura 9 um aspecto de colocação de célula de lógica é mostrado para a arquitetura celular 900. As primeira e segunda fileiras inteiras são ilustradas como fileiras inteiras 1 e 2, respectivamente, que compreendem células de lógica que podem ser de altura padrão ou inteira e alternativamente referidas como células de lógica com altura de fileira inteira. As colunas 910, 920, e 930 são mostradas para incluir tais células de lógica com altura de fileira inteira. Entre estes, células de lógica com altura de fileiras inteiras 910a e 910b na coluna 910 são verticalmente espelhadas invertidas uma em relação a outra (vistas a partir da perspectiva de regiões de difusão n e regiões de difusão p). As células de lógica com altura de fileira inteira 910a e 910b na coluna 910 representam uma disposição convencional ou clássica de células de lógica padrão em fileiras inteiras adjacentes invertidas espelhas verticais empregues entre as células de lógica na mesma coluna em fileiras inteiras adjacentes. A inversão vertical em espelho dessa maneira permite que regiões de difusão semelhantes (por exemplo, regiões de difusão n da célula de lógica com altura de linha inteira 910a na linha 1 e célula de lógica com altura de linha inteira 910b na linha 2) sejam colocadas adjacentes uma a outra.

[0059] A colocação de células de lógica com altura de fileira inteira na coluna 920 representa um arranjo exemplar em que as células de lógica com altura de fileira inteira 920a e 920b de fileiras inteiras 1 e 2, respectivamente, sejam não verticalmente invertidas espelhadas uma em relação a outra, ou alternativamente referidas como as células de lógica com altura de fileira inteira 920a e 920b sendo da mesma orientação. Este arranjo exemplar na coluna 920 permite células de lógica com altura de meia fileira sejam criadas e colocadas de uma forma que permitiria preenchimentos de difusão entre regiões de difusão como das células de lógica com altura de fileira inteira e as células de lógica com altura de meia fileira, como será explicado em maior detalhe abaixo.

[0060] Referindo-se às colunas 930 e 940, uma justaposição de células com altura de fileira inteira 930a, 930B e células com altura de meia fileira 940a, 940b, 940c é mostrada. Tal como no caso da coluna 920, células com altura de fileira inteira 930a e 930b em fileiras inteiras 1 e 2, respectivamente, da coluna 930 são também não verticalmente espelhadas invertidas uma em relação a outra. As células de lógica com altura de meia fileira 940a, 940b, e 940c mostradas na coluna 940 são cada uma a metade da altura de uma célula com altura de fileira inteira, tal como células de lógica com altura de fileira inteira 930a, 930b de coluna 930 (por exemplo, onde as células de lógica com altura de fileira inteira 930a, 930b na coluna 930 são cada uma ilustradas com duas regiões de difusão p e duas regiões de difusão n, as células de lógica com altura de meia fileira 940a, 940b, 940c na coluna 940 são cada uma ilustradas com uma única região de difusão p e uma única região de difusão n). As células de lógica com altura de meia fileira 940A, 940b, 940c podem ser colocadas em subfileiras 1A-B e 2A-B intercaladas entre as fileiras inteiras 1 e 2, e quaisquer duas células de lógica com altura de meia fileira verticalmente 940a, 940b, 940c podem ser verticalmente espelhadas invertidas uma em relação a outra. Desta forma, regiões de difusão semelhantes entre as células de lógica com altura de fileira inteira 930a, 930B na coluna 930 e as células de lógica com altura de meia fileira 940a, 940b, 940c da coluna 940 podem ser colocadas de um modo que permita que preenchimentos de difusão sejam criados e comprimento de difusões sejam estendidos (por exemplo, um preenchimento de difusão p pode ser colocado entre uma das duas regiões de difusão p de célula de lógica com altura fileira inteira 930a e a região de difusão p de célula de lógica com altura de meia fileira 940a; um preenchimento de difusão n pode ser colocado entre uma das duas regiões de difusão n da célula de lógica com altura de fileira completa 930b e a região de difusão n da célula de lógica com altura de meia fileira 940c, etc.).

[0061] Com referência à figura 10, os aspectos da integração de trilhos de corrente e terra distribuídos em layouts de células de lógica são mostrados para arquitetura celular 1000. Em uma arquitetura celular normal, um trilho de corrente e terra duplo e distribuído pode, geralmente, ser integrado em uma camada de interconexão local (M0), que permite que cada uma das respectivas regiões de difusão sejam polarizadas para o trilho de corrente / terra apropriado, com perda de IR mínima (queda de tensão) como um contato MD ao trilho M0 pode ser facilmente integrado. Por outro lado, na figura 10, célula 1000 com quatro regiões de difusão distintas 1001, 1002, 1003, e 1004 pode ter vários trilhos de corrente e terra nela integrados, como se segue. Dois trilhos de corrente 1041 e 1042 são mostrados na proximidade para as regiões de difusão p 1001 e 1002, respectivamente. Da mesma forma, dois trilhos terra 1043 e 1044 são mostrados próximos às regiões de difusão n 1003 e 1004, respectivamente. As camadas de silicieto MD 1030 também são mostradas e localizações de pista para um conjunto de trilhos de corrente e terra M0 podem ser variadas de acordo com esta ilustração.

[0062] A figura 11 ilustra uma disposição de NAND de 2 entradas 1100 compreendendo uma pilha pulldown nfet provida em série de 4 aletas com duas aletas cada uma em regiões de difusão n 1103 e 1104 e dispositivos pullup pfet de 2 aletas em região de difusão p 1102. As linhas de poli 1132, 1134, 1136, e 1138 são providas na direção vertical, como mostrado. Os nfets empilhados em série têm linhas de poli comuns 1132, 1134, 1136, 1138 e compartilhadas com o pfet em ilha de difusão p 1102 enquanto que a porta de poli pfet 1101 é isolada ou desprovida da porta de poli pfet 1102 por meio do corte de poli 1108 nas linhas de poli 1134 e 1136. Os pfets na região de difusão p 1101 são isolados dos outros componentes e, como tal, podem ser deixados flutuantes ou providos ao trilho de corrente 1141, por exemplo. Na figura 11 as portas de pfets na região de difusão p 1101 acopladas a estas linhas de poli 1134 e 1136 podem ser flutuantes enquanto junções de drenagem / fonte podem ser providas ao trilho de corrente 1142 através do metal à camada de difusão (MD) para vias de interconexão local 1122. As camadas de silicieto MD 1130 e 1131 podem conectar as fontes e os drenos de várias regiões de difusão e sobrepor as respectivas difusões para melhorar as características de resistência. Em geral, as camadas MD podem não estar em estreita proximidade com a via de contato de porta e, como tal, não passar próximo de um contato de poli adjacente. As camadas MD (não marcadas) são mostradas para conectar as fontes de ambos os pfets nas regiões 1101 e 1102, provendo assim conexões de alimentação para ambas as regiões de difusão p. Uma vez que esta é uma implementação de trilho de corrente dupla, vias trilhos de corrente 1122 fazem conexões com trilhos de corrente 1141 e 1142.

[0063] Contatos de porta 1106 e 1107 proveem conectividade para as respectivas entradas de dados por meio de linhas de sinal de interconexão local 1116 e 1117, respectivamente. Vias 1108 e 1109 conectam as entradas de 2 portas b e a, respectivamente, às linhas M1 1151 e 1152, respectivamente. Os nós de fonte de nfets em regiões de difusão n 1103 e 1104 são providos entre si através de MD 1130 e, em seguida, providos a ambos os trilhos terra 1143 e 1144 através das vias 1124. Tal como descrito acima, as camadas MD 1130, 1131 conectam as duas regiões de difusão n 1103 e 1104 juntas elétrica e fisicamente. Os drenos nfet de regiões de difusão n 1103 e 1104 são providos entre si em comum pela camada MD 1131 e são providos a uma camada de roteamento de interconexão local 1145 através de via 1126. Os drenos de pfets na região de difusão p 1102 estão similarmente providos através de MD à via para interconexão local 1160. As conexões associadas com a saída (dreno de pfet de região de difusão p 1102 e os drenos de nfets em regiões de difusão n 1103 e 1104) são ilustradas por meio de via M0 a M1 1127, vias 1126 e 1128 e M1 1150.

[0064] Embora não explicitamente ilustrado, esquema de layout exemplar permitir a integração de comprimentos de canal misturados dentro da célula padrão. Por exemplo, os comprimentos de canal associado com uma ou ambas as duas regiões de difusão p 1101 e 1102, ou as regiões de difusão n 1103 e 1104 na figura 11 podem ser um comprimento de canal alternativo (por exemplo, as respectivas larguras das linhas de poli 1134 e 1136 formando portas para estes pfets e nfets, respectivamente, podem ser modificadas para modificar larguras de canal subjacentes das junções de porta, e linhas de poli de larguras diferentes podem ser separadas com cortes de poli). Esta mistura de comprimentos de canal pode prover uma maior flexibilidade na concepção de um circuito específico, permitindo a integração direta com outros circuitos.

[0065] Por conseguinte, será apreciado que os aspectos incluem vários métodos para realizar os processos, funções e/ou algoritmos descritos neste documento. Por exemplo, como ilustrado na figura 2A, um aspecto pode incluir um método 1200 de projetar um circuito integrado (por exemplo, porta AND 500 da figura 5B) com células de lógica baseadas em Finfet, o método compreendendo:

[0066] No bloco 1202, colocar uma primeira célula de lógica (por exemplo, porta NAND 510) que tem uma primeira fronteira de uma célula adjacente a uma segunda célula de lógica (por exemplo, inversor 511) que tem uma segunda fronteira de célula de lógica, em que a primeira fronteira de célula de lógica e a segunda fronteira de célula de lógica têm uma borda comum (por exemplo, a borda comum 570), em que a primeira célula de lógica compreende pelo menos um pfet formado em uma primeira região de difusão p (por exemplo, primeira região de difusão p 501/502 da primeira célula, porta NAND 510) com uma primeira contagem de aleta (2 aletas) e pelo menos um nfet formado sobre uma primeira região de difusão n (por exemplo, primeira região de difusão n 503/504 da primeira célula, porta NAND 510) com uma segunda contagem de aleta (por exemplo, 4 aletas), e em que a segunda célula de lógica compreende pelo menos um pfet formado em uma segunda região de difusão p (por exemplo, a segunda região de difusão p 561/562 da segunda célula, inversor 511) com a primeira contagem de aleta (por exemplo, 2 aletas) e pelo menos um nfet formado em uma segunda região de difusão n (por exemplo, a segunda região de difusão n 563/564 da segunda célula, inversor 511) com a segunda contagem de aleta (por exemplo, 2 aletas).

[0067] Bloco 1204 compreende a formação de pelo menos um de um primeiro preenchimento de difusão p (por exemplo, preenchimento de difusão p 571/572) que atravessa a borda comum e une a primeira região de difusão p da primeira célula e a segunda região de difusão p da segunda célula; ou um primeiro preenchimento de difusão n (por exemplo, preenchimento de difusão n 573/574) que atravessa a borda comum e une a primeira região de difusão n da primeira célula e a segunda região de difusão n da segunda célula.

[0068] Os especialistas na técnica irão apreciar que a informação e os sinais podem ser representados utilizando qualquer uma de uma variedade de tecnologias e técnicas diferentes. Por exemplo, dados, instruções, comandos, informação, sinais, bits, símbolos, e chips que podem ser referenciados por toda a descrição acima podem ser representados por tensões, correntes, ondas eletromagnéticas, campos magnéticos ou partículas, campos ópticos ou partículas, ou qualquer combinação dos mesmos.

[0069] Além disso, os versados na técnica irão apreciar que os vários blocos lógicos ilustrativos, módulos, circuitos, e etapas de algoritmo descritos em conexão com os aspectos aqui divulgados podem ser implementados como hardware eletrônico, software de computador, ou combinações de ambos. Para ilustrar claramente esta permutabilidade de hardware e software, vários componentes ilustrativos, blocos, módulos, circuitos, e etapas foram descritos acima, geralmente em termos da sua funcionalidade. Se tal funcionalidade é implementada como hardware ou software depende da aplicação específica e limitações de projeto impostas ao sistema global. Os especialistas na técnica podem implementar a funcionalidade descrita de maneiras diferentes para cada aplicação particular, mas tais decisões de implementação não devem ser interpretadas como causa de um afastamento do escopo da presente invenção.

[0070] Os métodos, sequências e/ou algoritmos descritos em conexão com os aspectos aqui divulgados podem ser incorporados diretamente em hardware, em um módulo de software executado por um processador, ou em uma combinação dos dois. Um módulo de software pode residir na memória RAM, memória flash, memória ROM, memória EPROM, memória EEPROM, registradores, disco rígido, um disco removível, um CD-ROM, ou qualquer outra forma de meio de armazenamento conhecido na técnica. Um meio de armazenamento exemplar é acoplado ao processador de modo que o processador pode ler informação de, e gravar informação no meio de armazenamento. Em alternativa, o meio de armazenamento pode ser parte integrante do processador.

[0071] Por conseguinte, um aspecto da invenção pode incluir meios de armazenamento legíveis por computador não transitórios que incorporam projetos exemplares de circuitos integrados, ou mais em alguns exemplos, meios de armazenamento legíveis por computador não transitórios compreendendo dados, os dados compreendendo projetos de circuitos integrados compreendendo células de lógica baseadas em Finfet. Por conseguinte, a invenção não está limitada aos exemplos ilustrados e quaisquer meios para executar a funcionalidade aqui descrita estão incluídos nos aspectos da invenção.

[0072] Embora a descrição anterior mostre aspectos ilustrativos da invenção, deve-se notar que várias alterações e modificações podem ser aqui feitas sem se afastar do âmbito da invenção como definido pelas reivindicações anexas. As funções, etapas e/ou ações das reivindicações de método em conformidade com os aspectos da invenção aqui descrita não precisam de ser realizadas em qualquer ordem particular. Além disso, embora elementos da invenção possam ser descritos ou reivindicados no singular, o plural é contemplado a menos que limitação ao singular seja explicitamente declarada.

Claims (12)

1. Aparelho caracterizado pelo fato de que compreende: um circuito integrado projetado com células de lógica baseadas em Finfet, em que o circuito integrado compreende pelo menos uma primeira célula de lógica (200), em que a primeira célula de lógica compreende: duas regiões de difusão p (201, 202), empilhadas em uma direção y, com cada uma dentre as duas regiões de difusão p compreendendo duas ou mais aletas se estendendo em uma direção x, em que cada uma dentre as duas regiões de difusão p é uma ilha com dopagem tipo p em uma cavidade tipo n; e duas regiões de difusão n (203, 204), empilhadas na direção y, com cada uma dentre as duas regiões de difusão n compreendendo duas ou mais aletas se estendendo na direção x, em que cada uma dentre as duas regiões de difusão n é uma ilha com dopagem tipo n em uma cavidade tipo p; e em que cada uma das regiões de difusão é empilhada na direção y e em que cada região de difusão se estende continuamente na direção x entre uma primeira linha de poli flutuante (232) e uma segunda linha de poli flutuante (238), e na direção y entre cada uma das aletas associadas com aquela região de difusão, e em que cada uma dentre a primeira e a segunda linhas de poli flutuante está em ou é adjacente a uma fronteira de célula e se estende na direção y através do comprimento inteiro da primeira célula de lógica; e em que a primeira célula de lógica é uma porta NAND de 2 entradas compreendendo dois pfets conectados em paralelo, com cada um dos dois pfets tendo uma primeira contagem de aleta igual a duas aletas formadas em uma primeira região de difusão p (202) das duas regiões de difusão p, e dois nfets em série, com cada um dos dois nfets tendo uma segunda contagem de aleta igual a quatro aletas, com duas dentre as quatro aletas formadas na outra região de difusão n (204) das duas regiões de difusão n, conectadas em série com a primeira região de difusão n.

2. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente uma rede de trilho de corrente distribuída compreendendo: pelo menos um primeiro trilho de corrente local associado com pelo menos uma dentre as duas regiões de difusão p; e pelo menos um segundo trilho de corrente local associado com pelo menos uma dentre as duas regiões de difusão n.

3. Aparelho, de acordo com a reivindicação 2, caracterizado pelo fato de que pelo menos um dentre: o primeiro trilho de corrente local é dedicado a uma dentre as duas regiões de difusão p; ou o segundo trilho de corrente local é dedicado a uma dentre as duas regiões de difusão n.

4. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que o circuito integrado compreende adicionalmente uma segunda célula de lógica (511), em que a segunda célula de lógica compreende: pelo menos um pfet formado em uma segunda região de difusão p (561, 562) com a primeira contagem de aleta; e pelo menos um nfet formado em uma segunda região de difusão n (563, 564) com a segunda contagem de aleta.

5. Aparelho, de acordo com a reivindicação 4, caracterizado pelo fato de que a primeira célula de lógica tem uma primeira fronteira de célula de lógica e a segunda célula de lógica tem uma segunda fronteira de célula de lógica, e em que a primeira célula de lógica é encostada com a segunda célula de lógica em uma borda comum (570) entre a primeira fronteira de célula de lógica e a segunda fronteira de célula de lógica.

6. Aparelho, de acordo com a reivindicação 5, caracterizado pelo fato de que o circuito integrado compreende adicionalmente pelo menos um dentre: um primeiro preenchimento de difusão p (571, 572) para atravessar a borda comum e unir a primeira região de difusão p da primeira célula de lógica e a segunda região de difusão p da segunda célula de lógica; ou um primeiro preenchimento de difusão n (573, 574) para atravessar a borda comum e unir a primeira região de difusão n da primeira célula de lógica e a segunda região de difusão n da segunda célula de lógica.

7. Aparelho, de acordo com a reivindicação 5, caracterizado pelo fato de que pelo menos uma dentre: a primeira região de difusão p da primeira célula de lógica e a segunda região de difusão p da segunda célula de lógica são de um primeiro potencial comum; ou a primeira região de difusão n da primeira célula de lógica e a segunda região de difusão n da segunda célula de lógica são de um segundo potencial comum, em que o circuito integrado compreende adicionalmente pelo menos uma dentre: uma conexão entre o primeiro preenchimento de difusão p e uma primeira camada de metal (598) no primeiro potencial comum; ou uma conexão entre o primeiro preenchimento de difusão n e uma segunda camada de metal (599) no segundo potencial comum.

8. Aparelho, de acordo com a reivindicação 7, caracterizado pelo fato de que o primeiro potencial comum corresponde a um potencial de um trilho de corrente, ou o segundo potencial comum corresponde a um potencial de um trilho terra ou uma interconexão local.

9. Aparelho, de acordo com a reivindicação 8, caracterizado pelo fato de que pelo menos um dentre o trilho de corrente ou o trilho terra é distribuído em um espaço entre as regiões de difusão dentro de cada uma dentre a primeira célula de lógica e a segunda célula de lógica.

10. Aparelho, de acordo com a reivindicação 5, caracterizado pelo fato de que a primeira ou a segunda linha de poli flutuante da primeira célula de lógica é adjacente à borda comum.

11. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que o circuito integrado compreende adicionalmente pelo menos um dentre: uma linha de poli compartilhada entre um dos dois pfets e um dos dois nfets; um corte de poli (508) em pelo menos uma linha de poli entre a primeira região de difusão p e outra difusão p da primeira célula de lógica; ou pelo menos uma via de porta em pelo menos uma linha de poli entre um dos dois pfets e um dos dois nfets, em que o circuito integrado compreende adicionalmente um metal para camada de difusão, MD, conectado à pelo menos uma via de porta.

12. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que a segunda célula de lógica é um inversor (511) compreendendo dois pfets, com cada pfet tendo a primeira contagem de aleta igual a duas aletas e formado em duas regiões de difusão p (561, 562) incluindo pelo menos a segunda região de difusão p; e dois nfets, com cada nfet tendo a segunda contagem de aleta igual a duas aletas e formado em duas regiões de difusão n (563, 564) incluindo pelo menos a segunda região de difusão n.