KR102417056B1 - 스페어 회로 셀들을 구비한 집적회로 - Google Patents

스페어 회로 셀들을 구비한 집적회로 Download PDF

Info

Publication number
KR102417056B1
KR102417056B1 KR1020150181897A KR20150181897A KR102417056B1 KR 102417056 B1 KR102417056 B1 KR 102417056B1 KR 1020150181897 A KR1020150181897 A KR 1020150181897A KR 20150181897 A KR20150181897 A KR 20150181897A KR 102417056 B1 KR102417056 B1 KR 102417056B1
Authority
KR
South Korea
Prior art keywords
conductive
forming
power rail
conductive layer
spare
Prior art date
Application number
KR1020150181897A
Other languages
English (en)
Other versions
KR20160074434A (ko
Inventor
캐롤 핀추
라미 로젠츠바이크
Original Assignee
마벨 아시아 피티이 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마벨 아시아 피티이 엘티디. filed Critical 마벨 아시아 피티이 엘티디.
Publication of KR20160074434A publication Critical patent/KR20160074434A/ko
Application granted granted Critical
Publication of KR102417056B1 publication Critical patent/KR102417056B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/1774—Structural details of routing resources for global signals, e.g. clock, reset
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17784—Structural details for adapting physical parameters for supply voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/06—Structured ASICs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11835—Degree of specialisation for implementing specific functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Computer Networks & Wireless Communication (AREA)

Abstract

본 발명의 양상들은, 복수의 기능 회로 셀들 및 복수의 비활성 스페어 기능 회로 셀들을 포함하는 집적회로를 제공한다. 기능 회로 셀들 각각은 제 1 논리 컴포넌트를 정의하는 제 1 세트의 전기적으로 연결된 트랜지스터들과 제 1 공급 전압을 전달하는 제 1 파워 레일(power rail)을 포함한다. 비활성 스페어 기능 회로 셀들 각각은, 제 2 논리 컴포넌트를 정의하도록 된 제 2 세트의 전기적으로 연결된 트랜지스터들과 제 1 공급 전압을 전달하도록 된 제 2 파워 레일을 포함한다. 제 2 세트의 전기적으로 연결된 트랜지스터들은 제 1 전도층 내에 형성된 제 2 세트의 전도성 라인들을 통해 연결된다. 제 2 세트의 전기적으로 연결된 트랜지스터들은 제 2 파워 레일로부터 전기적으로 연결해제된다.

Description

스페어 회로 셀들을 구비한 집적회로{INTEGRATED CIRCUIT HAVING SPARE CIRCUIT CELLS}
본 출원은 2014년 12월 18일자로 미국에 출원된 "Integrated Circuit with No Leakage Spare Cells" 라는 명칭의 미국 가출원(62/093,943)의 우선권을 주장하며, 상기 미국 가출원은 본 발명에 대한 참조로서 전체 내용이 본 명세서에 통합된다.
일반적으로 본 발명은 스페어 회로 셀들을 구비한 집적회로에 관한 발명이다. 보다 상세하게는, 스페어 회로 셀이 활성(active) 모드 혹은 비활성(inactive) 모드에 있는 경우에 스페어 회로 셀에 대한 집적회로의 전도성 구조 및 파워 레일의 구성에 관한 발명이다.
본 명세서에 제공된 배경 설명은 본 발명의 문맥을 일반적으로 제시하기 위한 것이다. 출원시에 종래 기술로 인정될 수 없는 설명 측면 뿐만 아니라 본 배경기술란에 설명된 정도까지 현재 명명된 발명자의 업적은 명시적으로든 또는 암시적으로든 본 발명에 대한 종래기술로 인정되어서는 아니된다.
마스크들의 세트에 기초하여 다수의 형성 공정 및 제거 공정들을 수행함으로써 집적회로가 제작된다. 집적회로의 레이아웃 디자인에 기초하여 마스크들의 세트가 준비되는바, 이는 집적회로의 다양한 피처들에 대한 사이즈들 및 형상들을 예시하는 레이아웃 패턴들의 층들을 포함한다. 레이아웃 디자인은, 전기 컴포넌트들을 형성하기 위한 복수의 레이아웃 층들 및 전기 컴포넌트들을 전기적으로 연결하는 배선 구조를 형성하기 위한 복수의 레이아웃 층들을 포함할 수 있다. 일부 어플리케이션들에서는, 집적회로의 회로 설계도(circuit schematic)에 기초하여 배치 및 배선(placement-and-routing) 프로그램을 실행함으로써 레이아웃 디자인이 생성된다. 몇몇 어플리케이션들에서는, 회로 설계도에 표시된 바와 같이 회로 컴포넌트들을 형성하기 위한 레이아웃 패턴들 이외에도, 스페어 회로 셀들을 형성하기 위한 레이아웃이 집적회로의 레이아웃 디자인에 부가된다.
스페어 회로 셀(본 명세서에서 '스페어 셀' 이라 지칭되기도 함)은, 초기 회로 설계도의 그 어떤 부분에도 대응하지 않는 회로 셀이다. 하지만, 설계 오류를 수정하기 위하여 또는 설계 변경 요청(engineering change order)에 기초하여 집적회로의 기능을 추가 혹은 향상시키기 위하여 회로 설계도가 수정되는 경우, 하나 이상의 스페어 셀들은 변경될 수 있으며 또는 다른 전기 컴포넌트들에 전기적으로 연결될 수 있다. 비록, 변경된 설계도에서 스페어 셀들을 활성화시키도록 회로 설계도가 변경될 수 있지만, 통상적으로 이러한 변경은 상대적으로 고가인 하나 이상의 마스크들의 재설계를 필요로 한다.
본 발명의 양상들은, 복수의 기능 회로 셀들 및 복수의 비활성 스페어 기능 회로 셀들을 포함하는 집적회로를 제공한다. 기능 회로 셀들 각각은 제 1 논리 컴포넌트를 정의하는 제 1 세트의 전기적으로 연결된 트랜지스터들과 제 1 공급 전압을 전달하는 제 1 파워 레일(power rail)을 포함한다. 제 1 세트의 전기적으로 연결된 트랜지스터들은 집적회로의 제 1 전도층 내에 형성된 제 1 세트의 전도성 라인들을 통해 연결된다. 제 1 세트의 전기적으로 연결된 트랜지스터들은 집적회로의 제 2 전도층 내에 형성된 전기 배선을 통해 제 1 파워 레일에 전기적으로 연결된다. 비활성 스페어 기능 회로 셀들 각각은, 제 2 논리 컴포넌트를 정의하도록 된 제 2 세트의 전기적으로 연결된 트랜지스터들과 제 1 공급 전압을 전달하도록 된 제 2 파워 레일을 포함한다. 제 2 세트의 전기적으로 연결된 트랜지스터들은 제 1 전도층 내에 형성된 제 2 세트의 전도성 라인들을 통해 연결된다. 제 2 세트의 전기적으로 연결된 트랜지스터들은 제 2 파워 레일로부터 전기적으로 연결해제(disconnect)된다.
일실시예에서, 제 2 파워 레일은 제 1 전도층 내에 배치된다. 적어도 하나의 비활성 스페어 기능 회로 셀은 제 2 전도층 내에 있으며 그리고 제 2 파워 레일에 전기적으로 연결되는 제 1 전도성 라인 및 제 2 전도층 내에 있으며 그리고 제 2의 전기적으로 연결된 트랜지스터들의 대응 세트에 전기적으로 연결되는 제 2 전도성 라인을 포함한다. 제 1 전도성 라인과 상기 제 2 전도성 라인은 정렬되지만 서로 분리되어 있다.
일실시예에서, 제 2 파워 레일은 상기 제 1 전도층 내에 배치된다. 적어도 하나의 비활성 스페어 기능 회로 셀은 상기 제 2의 전기적으로 연결된 트랜지스터들의 대응 세트에 전기적으로 연결된 제 2 전도층 내에 있는 전도성 라인을 포함한다. 전도성 라인의 일부는 제 2 파워 레일과 중첩되지만 전기적으로는 연결해제된다.
본 발명의 양상들을 집적회로를 제공한다. 상기 집적회로는 배선 구조와 상기 배선 구조 아래의 복수의 트랜지스터들을 포함한다. 배선 구조는 제 1 공급 전압을 전달하는 제 1 파워 레일, 제 1 공급 전압과 다른 제 2 공급 전압을 전달하는 제 2 파워 레일, 및 전도성 구조를 포함한다. 복수의 트랜지스터들은 스페어 회로 셀의 제 1 파워 노드와 제 2 파워 노드 사이에 전기적으로 연결되고, 제 2 파워 노드는 제 2 파워 레일에 전기적으로 연결된다. 스페어 회로 셀이 활성 모드일 때 전도성 구조는 제 1 파워 노드와 제 1 파워 레일을 전기적으로 연결한다. 스페어 회로 셀이 비활성 모드일 때 전도성 구조는 제 1 파워 노드와 제 1 파워 레일을 전기적으로 연결하지 않는다.
본 발명의 양상들은 집적회로 제조 방법을 제공한다. 상기 방법은, 집적회로 기판 상에 복수의 트랜지스터들을 형성하는 단계 및 배선 구조를 형성하는 단계를 포함한다. 배선 구조를 형성하는 단계는, 제 1 공급 전압을 전달하도록 된 제 1 파워 레일을 형성하는 단계, 제 1 공급 전압과는 다른 제 2 공급 전압을 전달하도록 된 제 2 파워 레일을 형성하는 단계, 및 전도성 구조를 형성하는 단계를 포함한다. 복수의 트랜지스터들은 스페어 회로 셀의 제 1 파워 노드와 제 2 파워 노드 사이에 전기적으로 연결되며, 그리고 제 2 파워 노드는 제 2 파워 레일에 전기적으로 연결된다. 스페어 회로 셀이 활성 모드일 때 전도성 구조는 제 1 파워 노드와 제 1 파워 레일을 전기적으로 연결한다. 스페어 회로 셀이 비활성 모드일 때 전도성 구조는 제 1 파워 노드와 제 1 파워 레일을 전기적으로 연결하지 않는다.
일실시예에서, 상기 방법에서는, 제 1 파워 레일을 형성하는 단계는 제 1 전도층 내에 상기 제 1 파워 레일을 형성하는 것을 포함한다. 전도성 구조를 형성하는 단계는, 제 2 전도층 내에 제 1 전도성 라인을 형성하는 단계, 제 1 전도성 라인과 제 1 파워 레일을 전기적으로 연결하는 제 1 비아를 형성하는 단계, 제 2 전도층 내에 제 2 전도성 라인을 형성하는 단계, 및 제 2 전도성 라인과 제 1 파워 노드를 전기적으로 연결하는 제 2 비아를 형성하는 단계를 포함한다. 스페어 회로 셀이 활성 모드일 때, 전도성 구조를 형성하는 단계는 제 3 전도성 라인을 형성하는 단계를 더 포함하고, 제 3 전도성 라인은 제 1 전도성 라인과 제 2 전도성 라인을 물리적으로 연결한다. 스페어 회로 셀이 비활성 모드일 때, 전도성 구조를 형성하는 단계는 제 3 전도성 라인을 형성하는 단계를 포함하지 않으며, 제 1 전도성 라인과 제 2 전도성 라인은 서로 분리된다.
일실시예에서, 상기 방법은 다음을 더 포함하는바, 제 1 파워 레일을 형성하는 단계는 제 1 전도층 내에 제 1 파워 레일을 형성하는 것을 포함한다. 전도성 구조를 형성하는 단계는, 제 2 전도층 내에 전도성 라인을 형성하는 단계를 포함한다. 전도성 라인은 제 1 부분과 제 2 부분을 갖고, 제 2 부분은 제 1 파워 레일과 중첩된다. 전도성 구조를 형성하는 단계는, 전도성 라인의 제 1 부분과 제 1 파워 노드를 전기적으로 연결하는 제 1 비아를 형성하는 단계를 더 포함한다. 스페어 회로 셀이 활성 모드인 때, 전도성 구조를 형성하는 단계는 전도성 라인의 제 2 부분과 제 1 파워 레일을 전기적으로 연결하는 제 2 비아를 형성하는 단계를 더 포함한다. 스페어 회로 셀이 비활성 모드인 때, 전도성 구조를 형성하는 단계는 제 2 비아를 형성하는 단계를 포함하지 않는다.
예들로서 제안되는 본 개시내용의 다양한 실시예들은 다음과 같은 도면들을 참조하여 상세히 설명될 것이고, 이러한 도면들에서 동일한 참조번호들은 동일한 요소들을 나타낸다.
도 1a는 본 개시내용의 실시예에 따른, 예시적 스페어 셀(spare cell)(100)의 기능적 블록 도면을 보여주며, 스페어 셀이 비활성 모드(inactive mode)에 있을 때를 나타낸다.
도 1b는 본 개시내용의 실시예에 따른, 예시적 기능 회로 셀(functional circuit cell)(150)의 기능적 블록 도면을 보여준다.
도 2는 본 개시내용의 실시예에 따른, 예시적 스페어 셀(100)의 회로 얼개 도면(circuit schematic diagram)을 보여주며, 스페어 셀이 비활성 모드에 있을 때를 나타낸다.
도 3은 본 개시내용의 실시예에 따른, 도 2의 예시적 스페어 셀(100)의 상면도를 보여주는바, 제 1 전도성 층까지의 스페어 셀의 피처(feature)들을 도시하고 있다.
도 4a는 본 개시내용의 실시예에 따른, 예시적 스페어 셀의 상면도를 보여주며, 도 2의 스페어 셀(100)이 비활성 모드에 있을 때를 나타내는바, 비아-0 층(via-zero layer)으로부터 제 2 전도성 층까지의 스페어 셀의 피처들을 도시하고 있다.
도 4b는 본 개시내용의 실시예에 따른, 예시적 스페어 셀의 상면도를 보여주며, 도 2의 스페어 셀(100)이 활성 모드에 있을 때를 나타내는바, 비아-0 층으로부터 제 2 전도성 층까지의 스페어 셀의 피처들을 도시하고 있다.
도 5는 본 개시내용의 실시예에 따른, 도 3 및 도 4a에서 참조 라인 R-R'를 따라 절단된 도 2의 스페어 셀(100)의 단면도를 보여준다.
도 6a는 본 개시내용의 실시예에 따른, 도 2에서의 스페어 셀(100)의 또 하나의 다른 예시적 스페어 셀(600)의 상면도를 보여주며, 스페어 셀이 비활성 모드에 있을 때를 나타내는바, 게이트 전극 층 및 비아-0 층으로부터 제 2 전도성 층까지의 스페어 셀의 피처들을 도시하고 있다.
도 6b는 본 개시내용의 실시예에 따른, 또 하나의 다른 예시적 스페어 셀(600')의 상면도를 보여주며, 스페어 셀(600)이 활성 모드에 있을 때를 나타내는바바, 게이트 전극 층 및 비아-0 층으로부터 제 2 전도성 층까지의 스페어 셀의 피처들을 도시하고 있다.
도 7은 본 개시내용의 실시예에 따른, 스페어 셀을 형성하는 예시적인 프로세스(700)를 개략적으로 나타낸 흐름도를 보여준다.
본 출원에 따른 집적 회로는 하나 이상의 기능 회로 셀들(functional circuit cells), 하나 이상의 활성 스페어 기능 회로 셀들(active spare functional circuit cells), 그리고/또는 하나 이상의 비활성 스페어 기능 회로 셀들(inactive spare functional circuit cells)을 포함할 수 있다.
도 1a는 본 개시내용의 실시예에 따른, 예시적 스페어 셀(100)의 기능적 블록 도면을 보여주며, 스페어 셀이 비활성 모드에 있을 때를 나타낸다. 스페어 셀(100)은 논리 컴포넌트(logic component)(110), 제 1 파워 레일(power rail)(120), 그리고 제 2 파워 레일(130)을 포함하며, 제 1 파워 레일(120)은 제 1 공급 전압을 운반하도록 구성되고, 제 2 파워 레일(130)은 제 1 공급 전압과는 다른 제 2 공급 전압을 운반하도록 구성된다. 일부 실시예들에서, 제 1 공급 전압은 스페어 셀(100)이 상주하는 집적 회로의 양의 공급 전압(positive supply voltage)(이것은 또한 때때로 "VDD 공급 전압"으로 지칭됨)이다. 일부 실시예들에서, 제 2 공급 전압은 집적 회로의 음의 공급 전압(negative supply voltage)(이것은 또한 때때로 "VSS 공급 전압"으로 지칭됨) 혹은 접지 기준 전압(ground reference voltage)이다.
논리 컴포넌트(110)는 제 1 파워 노드(power node)(112), 제 2 파워 노드(116), 하나 이상의 입력 단자들(IN1 내지 INk), 그리고 하나 이상의 출력 단자들(OUT1 내지 OUTm)을 포함한다. 논리 컴포넌트(110)는 제 1 파워 노드(112)와 제 2 파워 노드(116) 사이에서 서로 전기적으로 연결되는 복수의 트랜지스터들(미도시)을 포함한다. 논리 컴포넌트(110)에 대한 입력 신호들은 하나 이상의 입력 단자들(IN1 내지 INk)을 통해 수신되고, 논리 컴포넌트(110)로부터의 출력 신호들은 하나 이상의 출력 단자들(OUT1 내지 OUTm)을 통해 출력된다.
논리 컴포넌트(110)는 예를 들어, 버퍼(buffer), 지연부(delay), 혹은 논리 게이트(logic gate), 예컨대 NAND, NOR, AND, OR, XOR, INV, AOI, 혹은 OAI와 같은 것, 또는 다른 타입의 논리 게이트들을 포함한다. 적어도 하나의 예에서, 논리 컴포넌트(110)는 입력 단자들(IN1 내지 INk)로부터 수신되는 하나 이상의 제어 신호들에 근거하여 둘 이상의 상이한 타입의 논리 게이트들로서 기능하도록 구성가능하다. 적어도 하나의 예에서, 논리 컴포넌트(110)는 논리 컴포넌트(110)의 복수의 트랜지스터들 간의 전기적 상호연결을 변경시킴으로써 둘 이상의 상이한 타입의 논리 게이트들로서 기능하도록 구성가능하다. 일부 실시예들에서, 집적 회로 내의 다양한 활성 혹은 비활성 스페어 셀들에 대한 논리 컴포넌트들(110)은 동일한 논리 기능에 대응한다. 일부 실시예들에서, 집적 회로 내의 다양한 활성 혹은 비활성 스페어 셀들에 대한 논리 컴포넌트들(110)은 상이한 논리 기능들에 대응한다.
논리 컴포넌트(110)는 제 1 파워 노드(112) 및 제 2 파워 노드(116)를 통해 제공되는 공급 전압들에 의해 전력을 공급받는다. 스페어 셀(100)이 활성 모드에 있을 때(미도시), 제 1 파워 노드(112)는 제 1 파워 레일(120)과 전기적으로 결합되어 제 1 파워 레일(120)로부터 제 1 공급 전압을 수신하게 되고, 제 2 파워 노드(116)는 제 2 파워 레일(130)과 전기적으로 결합되어 제 2 파워 레일(130)로부터 제 2 공급 전압을 수신하게 된다. (도 1에 도시된 바와 같이) 스페어 셀(100)이 비활성 모드에 있을 때, 제 1 파워 노드(112)는 제 1 파워 레일(120)과 전기적으로 결합되지 않으며, 반면 제 2 파워 노드(116)는 제 2 파워 레일(130)과 전기적으로 결합되어 제 2 공급 전압을 수신하게 된다. 이에 따라, 제 1 파워 레일(120)로부터 논리 게이트(110)의 다양한 트랜지스터들의 드레인-소스 경로들을 통해 제 2 파워 레일(130)에 이르게 되는 누설 경로는 전기적으로 분리된다.
일부 실시예들에서, 활성 스페어 셀은 집적 회로의 이전 버전(previous version)에서 비활성 스페어 셀로서 제공된 것이다. 적어도 하나의 실시예에서, 집적 회로의 이전 버전에서의 비활성 스페어 셀은 공학적 변경 지시(engineering change order)에 응답하여 그 대응하는 제 1 파워 레일과 전기적으로 결합되도록 수정된다.
일부 실시예들에서, 스페어 셀(100)이 비활성 모드에 있을 때, 논리 컴포넌트(110)의 복수의 트랜지스터들의 적어도 하나의 게이트 단자는 제 2 파워 레일(130)과 전기적으로 결합된다. 이에 따라, 게이트 단자로부터 그 대응하는 트랜지스터의 소스 혹은 드레인 단자를 통해 제 2 파워 레일(130)에 이르게 되는 누설 경로는 게이트 단자와 제 2 파워 레일(130)을 단락(shorting)시킴으로써 바이패스(bypass)된다.
스페어 셀(100)이 비활성 모드에 있을 때 제 1 파워 노드(112)와 제 1 파워 레일(120)을 전기적으로 격리시킴으로써 제 2 파워 노드(116)와 제 2 파워 레일(130)을 전기적으로 결합시키는 것이 본 개시내용에서 예로서 제시되어 있다. 적어도 또 하나의 다른 예에서, 스페어 셀(100)이 비활성 모드에 있을 때, 제 1 파워 노드(112)와 제 1 파워 레일(120)은 전기적으로 결합되고, 제 2 파워 노드(116)와 제 2 파워 레일(130)은 전기적으로 분리되거나 혹은 그렇지 않으면 전기적으로 격리된다.
도 1b는 본 개시내용의 실시예에 따른, 예시적 기능 회로 셀(150)의 기능적 블록 도면을 보여준다.
기능 회로 셀(150)은 논리 컴포넌트(160), 제 1 파워 레일(170), 그리고 제 2 파워 레일(180)을 포함하며, 제 1 파워 레일(170)은 제 1 공급 전압을 운반하도록 구성되고, 제 2 파워 레일(180)은 제 1 공급 전압과는 다른 제 2 공급 전압을 운반하도록 구성된다. 논리 컴포넌트(160)는 제 1 파워 노드(162), 제 2 파워 노드(166), 하나 이상의 입력 단자들(IN1 내지 INq), 그리고 하나 이상의 출력 단자들(OUT1 내지 OUTp)을 포함한다. 논리 컴포넌트(160), 제 1 파워 레일(170), 및 제 2 파워 레일(180)은, 도 1a에서의 논리 컴포넌트(110), 제 1 파워 레일(120), 및 제 2 파워 레일(130)에 대응하며, 따라서 이들의 상세한 설명은 생략된다.
논리 컴포넌트(160)는 예를 들어, 버퍼, 지연부, 혹은 논리 게이트, 예컨대 NAND, NOR, AND, OR, XOR, INV, AOI, 혹은 OAI와 같은 것, 또는 다른 타입의 논리 게이트들을 포함한다. 일부 실시예들에서, 집적 회로 내의 다양한 기능 회로 셀들에 대한 논리 컴포넌트들(160) 중 일부 그리고 다양한 활성 혹은 비활성 스페어 셀들에 대한 논리 컴포넌트(110) 중 일부는 동일한 논리 기능에 대응한다. 일부 실시예들에서, 집적 회로 내의 다양한 기능 회로 셀들에 대한 논리 컴포넌트들(160) 중 일부 그리고 다양한 활성 혹은 비활성 스페어 셀들에 대한 논리 컴포넌트(110) 중 일부는 상이한 논리 기능들에 대응한다.
도 2는 본 개시내용의 실시예에 따른, 예시적 스페어 셀(100)의 회로 얼개 도면을 보여주며, 스페어 셀이 비활성 모드에 있을 때를 나타낸다. 도 1에서의 컴포넌트들과 동일 혹은 유사한 도 2에서의 컴포넌트들에는 동일한 참조 번호들이 부여되었고, 따라서 이들에 관한 상세한 설명은 생략된다. 이러한 예에서, 스페어 셀(100)의 논리 컴포넌트(110)는 OAI(OR-AND-INVERTER) 게이트를 포함한다. 다른 실시예들에서, 논리 컴포넌트(110)는 다른 타입의 적절한 논리 게이트들을 포함할 수 있다.
논리 컴포넌트(110)는 일 실시예에서, 세 개의 입력 단자들(A, B, 및 S)(예를 들어, 도 1에서의 IN1 내지 IN3)과, 그리고 출력 단자(Z)(예를 들어, 도 1에서의 OUT1)를 포함한다. 논리 컴포넌트(110)는 두 개의 OR 게이트들(212 및 214), 하나의 AND 게이트(216), 그리고 두 개의 인버터들(inverters)(218 및 222)을 포함한다. OR 게이트(212)의 제 1 입력 단자는 입력 단자(A)와 전기적으로 결합된다. OR 게이트(212)의 제 2 입력 단자는 입력 단자(S)와 전기적으로 결합된다. OR 게이트(214)의 제 1 입력 단자는 입력 단자(B)와 전기적으로 결합된다. 인버터(222)의 입력 단자는 입력 단자(S)와 전기적으로 결합된다. 인버터(222)의 ("/S"로서 표시된) 출력 단자는 OR 게이트(214)의 제 2 입력 단자와 전기적으로 결합된다.
OR 게이트(212)의 출력 단자는 AND 게이트(216)의 제 1 입력 단자와 전기적으로 결합된다. OR 게이트(214)의 출력 단자는 AND 게이트(216)의 제 2 입력 단자와 전기적으로 결합된다. AND 게이트(216)의 출력 단자는 인버터(218)의 입력 단자와 전기적으로 결합된다. 인버터(218)의 출력 단자는 논리 컴포넌트(110)의 출력 단자(Z)와 전기적으로 결합된다.
도 3은 본 개시내용의 실시예에 따른, 도 2의 예시적 스페어 셀(100)의 상면도를 보여주는바, 제 1 전도성 층(M1)까지의 스페어 셀(100)의 피처들을 도시하고 있다. 도 3은 레이아웃 도면 형식(layout diagram style)으로 도시되었으며, 스페어 셀(100)의 모든 피처가 도 3에서 보이는 것은 아니다. 도 2에서의 컴포넌트들과 동일 혹은 유사한 도 3에서의 컴포넌트들에는 동일한 참조 번호들이 부여되었고, 따라서 이들에 관한 상세한 설명은 생략된다.
참조 라인들(302, 304, 306, 및 308)은 스페어 셀(100)의 셀 경계들을 표시한다. 참조 라인들(302 및 304)은 제 1 방향(X)을 따라 연장되고, 참조 라인들(306 및 308)은 제 1 방향과는 다른 제 2 방향(Y)을 따라 연장된다.
스페어 셀(100)은 제 1 파워 레일(120) 및 제 2 파워 레일(130)을 포함한다. 제 1 파워 레일(120)은 제 1 전도성 층(M1) 내에 있으며 셀 경계(302)를 따라 연장된다. 제 2 파워 레일(130)도 유사하게 제 1 전도성 층(M1) 내에 있으며 셀 경계(304)를 따라 연장된다. 제 1 파워 레일(120)과 제 2 파워 레일(130)이 셀 경계들(302 내지 308) 내에 반드시 국한될 필요는 없다. 오히려, 제시된 예에서, 제 1 파워 레일(120)은 셀 경계(302)와 중첩(overlap)되어 있으며, 셀 경계(302)에서 스페어 셀(100)과 인접하는 또 하나의 다른 회로 셀과 스페어 셀(100)에 의해 공유되어 있고, 그리고 제 2 파워 레일(130)은 셀 경계(304)와 중첩되어 있으며, 셀 경계(304)에서 스페어 셀(100)과 인접하는 또 하나의 다른 회로 셀과 스페어 셀(100)에 의해 공유되어 있다.
스페어 셀(100)은 또한, 기판(예를 들어, 도 5에서의 510) 위의 제 1 활성 영역(312) 및 제 2 활성 영역(314); 활성 영역들(312 및 314) 위에서 제 2 방향(Y)을 따라 연장되는 복수의 게이트 전극 구조들(GS); 활성 영역들(312 및 314) 및 게이트 전극 구조들(GS) 위에 있는 제 1 전도성 층(M1) 내의 복수의 전도성 라인들; 그리고 제 1 전도성 층(M1) 내의 다양한 전도성 라인들을 활성 영역들(312 및 314) 및 게이트 전극 구조들(GS)과 연결시키는 비아-0 층(via-zero layer)(V0) 내의 복수의 비아들을 포함한다. 제 1 활성 영역(312) 및 대응하는 게이트 전극 구조들(GS)은 복수의 제 1 타입의 트랜지스터들을 형성하는바, 예를 들어, 도 3에서 P-타입 트랜지스터들과 같은 것을 형성한다. 제 2 활성 영역(314) 및 대응하는 게이트 전극 구조들(GS)은 복수의 제 2 타입의 트랜지스터들을 형성하는바, 예를 들어, 도 3에서 N-타입 트랜지스터들과 같은 것을 형성한다. 일부 실시예들에서, 제 1 활성 영역(312) 및 제 2 활성 영역(314)은 제 1 방향(X)을 따라 셀 경계들(306 및 308)을 넘어 연장된다. 일부 실시예들에서, 제 1 활성 영역(312) 및 제 2 활성 영역(314)은 셀 경계(306)와 셀 경계(308) 사이에 국한된다.
활성 영역들(312 및 314)과 다양한 게이트 전극 구조들(GS)에 근거하여 형성되는 복수의 제 1 타입의 트랜지스터들 및 복수의 제 2 타입의 트랜지스터들은 논리 컴포넌트(110)로서 전기적으로 서로 연결된다. 도 3과 도 2를 비교하는 경우, 셀 경계들(302 내지 308) 내에서, 영역(322) 내에 형성되는 트랜지스터들은 인버터(222)로서 서로 연결되고; 영역(324) 내에 형성되는 트랜지스터들은 OR 게이트들(212 및 214) 및 AND 게이트(216)로서 서로 연결되고; 그리고 영역(326) 내에 형성되는 트랜지스터들은 인버터(218)로서 서로 연결된다.
제 1 전도성 층(M1)은 또한 전도성 라인들(331, 332, 333, 334, 335, 337, 338, 339, 342, 344, 352, 354, 및 356)을 포함한다. 전도성 라인(331)은 입력 단자(A)에 대응한다. 전도성 라인(332)은 입력 단자(B)에 대응한다. 전도성 라인(333)은 입력 단자(S)에 대응한다. 전도성 라인들(334 및 335)은 단자(/S)에 대응한다. 전도성 라인(337)은 인버터(218)의 입력 단자에 대응한다. 전도성 라인들(338 및 339)은 출력 단자(Z)에 대응한다.
더욱이, 전도성 라인들(342 및 344)은 논리 컴포넌트(110)의 제 1 파워 노드(112)에 대응하고; 전도성 라인들(352, 354, 및 356)은 논리 컴포넌트(110)의 제 2 파워 노드(116)에 대응한다. 도 3에 도시된 바와 같이, 전도성 라인들(352, 354, 및 356)은 제 2 파워 레일(130)과 통합되어(integrally) 형성된다. 따라서, 스페어 셀(100)의 제 2 파워 노드(116)는 제 2 파워 레일(130)과 전기적으로 결합된다. 반면, 전도성 라인들(342 및 344)은 제 1 파워 레일(120)로부터 분리되어 있다.
도 4a는 본 개시내용의 실시예에 따른, 예시적 스페어 셀(100)의 상면도를 보여주며, 도 2의 스페어 셀(100)이 비활성 모드에 있을 때를 나타내는바, 비아-0 층(V0)으로부터 제 2 전도성 층(M2)까지의 스페어 셀(100)의 피처들을 도시하고 있다. 도 4a는 레이아웃 도면 형식으로 도시되었으며, 스페어 셀(100)의 모든 피처들이 도 4a에서 보이는 것은 아니다. 도 3에서의 컴포넌트들과 동일 혹은 유사한 도 4a에서의 컴포넌트들에는 동일한 참조 번호들이 부여되었고, 따라서 이들에 관한 상세한 설명은 생략된다.
도 3에 도시된 컴포넌트들에 추가하여, 스페어 셀(100)은 또한, 제 1 전도성 층(M1) 위에 있는 제 2 전도성 층(M2) 내의 복수의 전도성 라인들; 그리고 제 1 전도성 층(M1) 내의 다양한 전도성 라인들을 제 2 전도성 층(M2) 내의 전도성 라인들과 연결시키는 비아-1 층(via-one layer)(V1) 내의 복수의 비아들을 포함한다.
제 2 전도성 층(M2)은 전도성 라인들(431, 432, 433, 435, 438, 442, 444, 446, 및 448)을 포함한다. 전도성 라인(431)은 대응하는 비아(V1)를 통해 전도성 라인(331)과 전기적으로 결합되고, 전도성 라인(431)은 또한 입력 단자(A)에 대응한다. 전도성 라인(432)은 대응하는 비아(V1)를 통해 전도성 라인(332)과 전기적으로 결합되고, 전도성 라인(432)은 또한 입력 단자(B)에 대응한다. 전도성 라인(433)은 대응하는 비아(V1)를 통해 전도성 라인(333)과 전기적으로 결합되고, 전도성 라인(433)은 또한 입력 단자(S)에 대응한다. 전도성 라인(435)은 대응하는 비아들(V1)을 통해 전도성 라인들(334 및 335)과 전기적으로 결합된다. 전도성 라인(438)은 대응하는 비아들(V1)을 통해 전도성 라인들(338 및 339)과 전기적으로 결합되고, 전도성 라인(438)은 또한 출력 단자(Z)에 대응한다.
더욱이, 전도성 라인(442)은 대응하는 비아(V1)를 통해 전도성 라인(342)과 전기적으로 결합되고, 전도성 라인(442)은 제 1 파워 노드(112)에 대응하고, 그리고 전도성 라인(444)은 대응하는 비아(V1)를 통해 전도성 라인(344)과 전기적으로 결합되고, 전도성 라인(444)은 또한 제 1 파워 노드(112)에 대응한다. 전도성 라인들(446 및 448)은 대응하는 비아들(V1)을 통해 파워 레일(120)과 전기적으로 결합된다. 전도성 라인들(442 및 446)은 방향(Y)을 따라 정렬되지만 서로 분리되어 있다. 전도성 라인들(444 및 448)은 방향(Y)을 따라 정렬되지만 서로 분리되어 있다. 이에 따라, 스페어 셀(100)의 제 1 파워 노드(112)는 제 1 파워 레일(120)과 전기적으로 결합되지 않는다.
도 4b는 본 개시내용의 실시예에 따른, 예시적 스페어 셀(100')의 상면도를 보여주며, 도 2의 스페어 셀(100)이 활성 모드에 있을 때를 나타내는바, 비아-0 층(V0)으로부터 제 2 전도성 층(M2)까지의 스페어 셀(100')의 피처들을 도시하고 있다. 도 4b는 레이아웃 도면 형식으로 도시되었으며, 스페어 셀(100')의 모든 피처들이 도 4b에서 보이는 것은 아니다. 도 3 혹은 도 4a에서의 컴포넌트들과 동일 혹은 유사한 도 4b에서의 컴포넌트들에는 동일한 참조 번호들이 부여되었고, 따라서 이들에 관한 상세한 설명은 생략된다.
도 4a의 스페어 셀(100)과 비교하여, 도 4b의 제2 전도층(M2)은 전도성 라인들(442, 444, 446)을 전도성 라인들(452 및 454)을 대체한다. 전도성 라인(452)은 대응하는 비아들 V1을 통해 전도성 라인(342) 및 제1 파워 레일(120)과 전기적으로 결합되고; 그리고 전도성 라인(454)은 대응하는 비아들 V1을 통해 전도성 라인(344) 및 제1 파워 레일(120)과 전기적으로 결합된다. 일부 실시예들에서, 전도성 라인(452)은 전도성 라인들(442 및 446)에 대응하는 영역들을 점유하고, 상기 전도성 라인들(442 및 446)은 그들 사이의 갭을 브리지하기 위해 전도성 라인들(442 및 446)과 정렬된 다른 전도성 라인을 삽입함으로써 형성되는 것으로 개념적으로 고려될 수 있다. 일부 실시예들에서, 전도성 라인(454)은 전도성 라인들(444 및 448)에 대응하는 영역들을 점유하고, 상기 전도성 라인들(444 및 448)은 그들 사이의 갭을 브리지하기 위해 전도성 라인들(444 및 448)과 정렬된 다른 전도성 라인을 삽입함으로써 형성되는 것으로 개념적으로 고려될 수 있다. 따라서, 스페어 셀(100')의 제1 파워 노드(112)는 제1 파워 레일(120)과 전기적으로 결합된다.
도 4a 및 도 4b에서 도시된 것처럼, 스페어 셀(100)(즉, 스페어 셀(100)이 비활성 모드일 때)와 스페어 셀(100') 사이의 유일한 차이점은, 제2 전도성 층(M2)에서의 피처들이다. 따라서, 회로 설계자는, 회로 셀 레벨에서, 엔지니어링 변경 지시에 기초하여 집적 회로의 회로 설계를 수정하기 위해 스페어 셀(100)을 활성화하도록 계획할 때, 제2 전도성 층(M2)을 제조하는 것에 대응하는 레이아웃 패턴들만이 변경된다. 그와 같이, 이러한 예에서, 제2 전도성 층(M2)을 제조하는 것에 대응하는 마스크(들) 만이 대체된다. 활성 영역들, 게이트 구조들 또는 심지어 제1 전도성 층(M1)을 제조하는 마스크들과 비교하여, 일부 실시예들에서, 제2 전도성 층(M2)을 제조하는 것에 대응하는 마스크(들)은 통상적으로 비용이 덜 든다. 또한, 활성 영역들, 게이트 구조들, 또는 심지어 제1 전도성 층(M1)의 레이아웃 패턴들을 변경하는 것과 비교하여, 일부 실시예들에서, 제2 전도성 층(M2)의 레이아웃 패턴들을 변경시키는 것은, 발생된(resulting) 집적 회로의 수율 또는 성능에 주목할만한 충격을 초래할 가능성이 적다.
도 5는 본 발명의 실시예에 따라 도 3 및 도 4a의 기준선(R-R')으로 얻어진 도 2의 스페어 셀(100)의 횡단면도를 도시한다. 도 3 및 도 4a의 컴포넌트들과 동일하거나 또는 유사한 도 5의 컴포넌트들은 동일한 참조 번호들을 갖고, 따라서, 도 5의 컴포넌트들에 대한 상세한 설명은 생략된다.
스페어 셀(100)은 기판(510), 상기 기판 위의 활성 영역(312), 상기 활성 영역(312) 위의 복수의 게이트 구조들(GS), 상기 게이트 구조들(GS) 및 상기 활성 영역(312) 위의 상호접속 구조들(530), 및 게이트 구조(GS)와 활성 영역(312)을 상호접속 구조들(530)의 대응하는 전도성 라인들(334 및 337)과 접속시키는 비아-0 층(V0) 내의 복수의 비아들을 포함한다.
일부 실시예들에서, 기판(510)은 반도체, 또는 순수하거나 약하게 도핑된 실리콘, 게르마늄 또는 갈륨 비소, 또는 다른 적합한 재료들을 포함하는 합금 기판이다. 일부 실시예들에서, 기판(510)은 서로 다른 반도체 또는 합금 재료들 및/또는 절연 재료들의 층들을 포함하는 멀티-층 구조를 갖는다. 활성 영역(312)은 도시된 예에서 P-타입 트랜지스터들을 형성하는 N-도핑된 재료를 포함한다. 일부 실시예들에서, 활성 영역(312)은 기판(510) 상에서 성장된다. 일부 실시예들에서, 활성 영역(312)은 기판(510)의 상부 부분 상에 주입 프로세스를 수행함으로써 형성된다.
게이트 구조들(GS)은, 활성 영역(312) 위의 게이트 유전체 층 및 상기 게이트 유전체 층 위의 전도성 재료들의 하나 이상의 층들을 포함한다. 상기 활성 영역(312) 내의 그리고 2개의 인접한 게이트 구조들(GS) 사이의 영역들(520)은 발생된 트랜지스터들의 드레인 또는 소스 영역이다. 비아-0 층(V0) 내의 비아들은, 게이트 구조들(GS) 중 하나와 드레인 또는 소스 영역들(520) 중 하나를 상호접속 구조(530)에 접속시킨다. 일부 애플리케이션들에서, 활성 영역(312) 및 게이트 구조들(GS)은 함께 집적 회로의 컴포넌트 구조로서 언급된다. 일부 애플리케이션들에서, 상기 비아-0 층(V0) 내의 비아들은, 컴포넌트 구조의 일부로서 고려된다. 일부 다른 애플리케이션들에서, 상기 비아-0 층(V0) 내의 비아들은, 상호접속 구조(530)의 일부로서 고려된다.
일부 실시예들에서, 상기 비아-0 층(V0) 내의 비아들은, 알루미늄, 구리, 텅스텐, 어떤 적합한 재료들 또는 이들의 합금을 포함하는 재료를 갖는다. 일부 실시예들에서, 상기 비아-0 층(V0) 내의 비아들은, 멀티-층 구조를 갖는다.
상호접속 구조(530)는, 전도성 라인들(M1, M2, M3 및 M4)의 복수의 층들 및 다른 것 위에 하나가 적층된 비아들(V1, V2 및 V3)의 복수의 층들을 포함한다. 일부 실시예들에서, 상호접속 구조(530)는, 도 5에 도시된 것이 아닌 일부 전도성 층들 및/또는 비아 층들을 포함한다. 이러한 예에서, 전도성 층들(M1 및 M2) 및 비아 층(V1)을 포함하는 상호접속 구조(530)의 일부분만이 스페어 셀(100)의 일부로서 고려되는바, 이러한 것들이 회로 셀 내에서 트랜지스터들을 상호접속하기 위해 주로 사용되는 전도성 구조들이기 때문이다. 대조적으로, 상기 제2 전도성 층(M2) 위의 상호접속 구조(530)의 전도성 층들 및 비아 층들은 주로 2개 이상의 회로 셀들을 상호접속하기 위해 사용된다.
일부 애플리케이션들에서, 회로 셀 내의 여러 트랜지스터들 사이의 신호들을 전기적으로 연결하기 위해 주로 사용되는 상호접속 구조(530)의 일부분은 로컬 상호접속 구조라 언급되고, 그리고 서로 다른 회로 셀들 사이의 신호들을 전기적으로 연결하기 위해 주로 사용되는 상호접속 구조(530)의 일부분은 글로벌 상호접속 구조라 언급된다. 일부 실시예들에서, 상기 로컬 상호접속 구조에 대응하는 레이아웃 패턴들은 회로 셀의 레이아웃 설계의 일부로서 미리결정된다. 일부 실시예들에서, 상기 글로벌 상호접속 구조에 대응하는 레이아웃 패턴들은, 여러 회로 셀들의 레이아웃 설계들이 선택되고 집적된 회로 레이아웃 영역에 배치된 후 라우팅 소프트웨어 프로그램에 의해 미리결정된다.
일부 실시예들에서, 비아 층들(V1, V2 및 V3) 내의 하나 이상의 비아들 및 전도성 층들(M1, M2, M3 및 M4)은 알루미늄, 구리, 텅스텐, 어떤 적합한 재료들 또는 이들의 합금을 갖는다. 일부 실시예들에서, 비아 층들(V1, V2 및 V3) 내의 하나 이상의 비아들 및 전도성 층들(M1, M2, M3 및 M4)은 멀티-층 구조를 갖는다.
본 발명의 일 실시예에 따라, 게이트 전극 층(GS) 및 비아-0 층(V0)에서 제2 전도성 층(M2)까지 스페어 셀(600)의 피처들을 나타내는 비활성 모드에서 스페어 셀이 100일 때, 도 6a는 도 2에서의 스페어 셀(100)의 다른 스페어 셀 예시(600)의 평면도이다. 도 6a는 레이아웃 다이어그램 스타일로 도시되고, 스페어 셀(600)의 모든 피처들이 도 6a에 도시되지 않는다. 도 2의 컴포넌트들과 동일하거나 또는 유사한 도 6a의 컴포넌트들은 동일한 참조 번호들을 갖고, 따라서, 도 6a의 컴포넌트들에 대한 상세한 설명은 생략된다.
기준 선들(602, 604, 606 및 606)은 스페어 셀(600)의 셀 경계들을 나타낸다. 기준 선들(602 및 604)은 제1 방향 X에 따라 연장하고, 그리고 기준 선들(606 및 608)은 상기 제1 방향과 서로 다른 제2 방향 Y에 따라 연장한다.
스페어 셀(600)은, 제2 방향 Y에 따라 연장하는 복수의 게이트 구조들(GS), 상기 게이트 구조들(GS) 위의 제1 전도성 층(M1) 내의 전도성 라인들, 제1 전도성 층(M1) 내의 여러 전도성 라인들, 게이트 전극 구조들(GS) 및 대응하는 전도성 영역들(도시되지 않음)에 접속하는 비아-0 층(V0) 내의 비아들, 상기 제1 전도성 층(M1) 위의 제2 전도성 층(M2) 내의 전도성 라인들, 및 제1 전도성 층(M1) 내의 여러 전도성 라인들 및 제2 전도성 층(M2) 내의 여러 전도성 라인들에 접속하는 비아-1 층(V1) 내의 비아들 포함한다. 도 6a 및 도 2와 비교할 때, 셀 경계들(602 내지 608) 내에서, 영역(622)에 형성되는 트랜지스터들은 인버터(222)로서 상호접속되고; 영역(624) 내에서 형성되는 트랜지스터들은 OR 게이트들(212 및 214) 및 AND 게이트(216)로서 상호접속되고; 그리고 영역(626)에 형성되는 트랜지스터들은 인버터(218)로서 상호접속된다.
제1 전도성 층들(M1)은 제1 파워 레일(120), 제2 파워 레일(130), 전도성 라인들(642, 644, 646, 652, 654, 656) 및 도 6a에서 표시되지 않은 다른 전도성 라인들을 포함한다. 전도성 라인들(642, 644 및 646)은 논리 컴포넌트(110)의 제1 전력 노드(112)에 대응하고; 그리고 전도성 라인들(652, 654 및 656)은 논리 컴포넌트(110)의 제2 전력 노드(116)에 대응한다. 도 6a에서 도시된 것처럼, 전도성 라인들(652, 654 및 656)은 제2 파워 레일(130)과 통합하여 형성된다. 따라서, 스페어 셀(600)의 제2 전력 노드(116)는 제2 파워 레일(130)과 전기적으로 결합된다. 반면에, 전도성 라인들(642, 644 및 646)은 제1 파워 레일(120)과 분리된다.
제2 전도성 층(M2)은, 전도성 라인들(662, 664, 666, 668 및 672) 및 도 6a에서 표시되지 않은 다른 전도성 라인들을 포함한다. 전도성 라인(662)은 입력 단자 A에 대응한다. 전도성 라인(664)은 입력 단자 B에 대응한다. 전도성 라인(666)은 입력 단자 S에 대응한다. 전도성 라인(668)은 출력 단자 Z에 대응한다.
더욱이, 전도성 라인(672)은, 대응하는 비아들(V1)을 통해 전도성 라인들(642, 644 및 646)에 전기적으로 결합되고 그리고 제1 전력 노드(112)에 대응하는 제1 부분(672a)을 갖는다. 전도성 라인(672)은 또한 제1 파워 레일(120)과 중첩하는 제2 부분(672b)을 갖는다. 하지만, 스페어 셀(600)이 비활성 모드일 때, 전도성 라인(672)의 제2 부분(672b) 및 제1 파워 레일(120)과 접속하는 비아-1 층(V1) 내에 어떤 비아도 존재하지 않는다. 따라서, 스페어 셀(600)의 제1 전력 노드(112)는 제1 파워 레일(120)과 전기적으로 연결되지 않는다.
본 발명의 일 실시예에 따라, 게이트 전극 층(GS) 및 비아-0 층(V0)에서 제2 전도성 층(M2)까지 스페어 셀(600)의 피처들을 나타내는, 스페어 셀(600)이 활성 모드일 때, 도 6b는 스페어 셀 예시(600')의 상면도이다. 도 6b는 레이아웃 다이어그램 스타일로 도시되고, 스페어 셀(600')의 모든 피처들이 도 6b에 도시되지 않는다. 도 6a의 컴포넌트들과 동일하거나 또는 유사한 도 6b의 컴포넌트들은 동일한 참조 번호들을 갖고, 따라서, 도 6b의 컴포넌트들에 대한 상세한 설명은 생략된다.
도 6a 내의 스페어 셀(600)과 비교하면, 도 6b 내의 비아-1 층(V1)은 전도성 라인(672)의 제2 부분(672b) 및 제1 파워 레일(120)과 접속하는 비아(682)를 더 포함한다. 따라서, 스페어 셀(600)의 제1 전력 노드(112)는 제1 파워 레일(120)과 전기적으로 결합된다.
도 6a 및 도 6b에서 도시된 것처럼, 스페어 셀(600)(즉, 스페어 셀(600)이 비활성 모드일 때)과 스페어 셀(600')(즉, 스페어 셀(600)이 활성 모드일 때) 사이의 유일한 차이점은 비아-1 층(V1)에서의 피처들이다. 따라서, 회로 설계자는, 회로 셀 레벨에서, 엔지니어링 변경 지시에 기초하여 집적 회로의 회로 설계를 수정하기 위해 스페어 셀(600)을 활성화하도록 계획할 때, 비아-1 층(V1)을 제조하는 것에 대응하는 레이아웃 패턴들만이 변경된다. 상기 활성화 영역들 또는 게이트 구조들에 대응하는 레이아웃 패턴들은 동일하게 유지된다. 그와 같이, 이러한 예에서, 비아-1 층(V1)을 제조하는 것에 대응하는 마스크(들) 만이 대체된다. 활성 영역들, 게이트 구조들 또는 심지어 제1 및 제2 전도성 층(M1 및 M2)을 제조하는 마스크들과 비교하여, 일부 실시예들에서, 비아-1 층(V1)을 제조하는 것에 대응하는 마스크(들)은 통상적으로 비용이 덜 든다. 또한, 활성 영역들, 게이트 구조들, 또는 심지어 제1 전도성 층(M1)의 레이아웃 패턴들을 변경하는 것과 비교하여, 일부 실시예들에서, 제1 및 제2 전도성 층(M1 및 M2)의 레이아웃 패턴들을 변경시키는 것은, 발생된(resulting) 집적 회로의 수율 또는 성능에 주목할만한 충격을 초래할 가능성이 적다.
더욱이, 스페어 셀들(100 또는 600)에 대해, 논리 컴포넌트(110)의 여러 트랜지스터들의 드레인-소스 경로들을 통해 제1 파워 레일(120)로부터 제2 파워 레일(130)까지의 누설 경로가 전기적으로 접속되지 않았기에, 스페어 셀(100/600)은 제1 파워 레일과 제1 전력 노드에서 여전히 결합되는 대응하는 스페어 셀과 비교하여 더 큰 누설 설계 마진을 갖는다. 그와 같이, 일부 실시예들에서, 본 발명에 따른 논리 컴포넌트(110)의 트랜지스터들은 더 빠른(그리고 때로는 더 높은 누설을 갖는) 트랜지스터들, 예를 들어, 저 임계 전압(LVT) 또는 초저 임계 전압(UVLT) 트랜지스터들로 형성된다.
도 7은 본 발명의 일 실시예에 따른 스페어 셀을 형성하는 프로세스 예시(700)를 개요를 나타내는 흐름도를 도시한다. 추가적인 동작들이 도 7에 도시된 프로세스(700) 이전, 프로세스(700) 동안 그리고 프로세스(700) 이후에 수행될 수 있음이 이해된다. 프로세스(700)는 S701에서 시작되어 S710으로 진행한다.
S710에서, 집적된 회로 내의 스페어 셀의 복수의 트랜지스터들은, 복수의 트랜지스터들을 형성하는 레이아웃 패턴들의 세트에 기초하여 상기 집적된 회로의 서브 세트 상에 형성된다. 일부 예들에서, 도 3에서 도시된 스페어 셀(100)에 대해 복수의 트랜지스터들을 형성하는 것은 활성 영역들(312 및 314) 및 게이트 구조들(GS)을 형성하는 것을 포함한다. 일부 실시예들에서, 레이아웃 패턴들의 세트는 따라서 상기 기판 위에 활성 영역들 및/또는 게이트 구조들을 형성하는 레이아웃 패턴들을 포함한다.
일부 실시예들에서, 상기 스페어 회로 셀이 활성 모드에 있을 때 복수의 트랜지스터들을 형성하는 것 및 상기 스페어 회로 셀이 비활성 모들에 있을 때 복수의 트랜지스터들을 형성하는 것은 스페어 회로 셀의 동일한 트랜지스터 레이아웃 구성에 기초하여 수행된다.
단계 S720에서, 상기 스페어 셀이 활동 모드에서 구성되는지 비활성 모드에서 구성되는지 여부가 결정된다. 스페어 셀이 활동 모드에서 구성된다고 결정되면, 프로세스는 S730으로 진행한다. 스페어 셀이 비활성 모드에서 구성된다고 결정되면, 프로세스는 S740으로 진행한다.
일부 실시예들에서, 프로세스가 새로운 버전의 집적 회로를 제작하기 위해 엔지니어링 변경 지시에 응답하여 수행될 때, S720는, 상기 집적 회로의 상호 접속 구조을 제조하는 것에 대응하는 레이아웃 패턴들을 수정하는 것 및 새로운 버전의 집적 회로에 대한 비아 층 및/또는 상기 수정된 전도 층을 형성하는 새로운 마스크들을 제조하는 것을 포함한다. 적어도 하나의 일 예에서, 비활성 스페어 셀을 활성화하기 위해, 제2 전도 층(M2)에 대응하는 마스크(들) 또는 비아-1 층(V1)에 대응하는 마스크(들) 만이 새로운 마스크(들)로 대체된다.
S730에서, 스페어 셀의 전력 노드가 대응하는 파워 레일에 전기적으로 결합되도록 상호접속 구조는 제1 상호접속 레이아웃 설계에 기초하여 형성된다. 예를 들어, 도 3 및 도 4b에서 도시된 것처럼, 복수의 트랜지스터들은 스페어 회로 셀(100)의 제1 전력 노드(112) 및 제2 전력 노드(116) 사이에서 전기적으로 상호접속된다. 제2 전력 노드(116)는 제2 파워 레일(130)에 전기적으로 결합된다. 스페어 셀(100)이 활성 모드에 있을 때, 제1 전력 노드(112)는 제1 파워 레일(120)에 전기적으로 결합된다. 일부 실시예들에서, 상호접속 구조를 형성하는 것은, 제1 공급 전압을 전달하도록 구성된 제1 파워 레일(120)을 형성하는 것, 제2 공급 전압을 전달하도록 구성된 제2 파워 레일(130)을 형성하는 것 및 전도성 구조를 형성하는 것을 포함한다.
일 예에서, 상기 전도성 구조는, 전도성 라인들(452 및 454) 및 도 4b에서 도시된 비아-1 층(V1) 내의 대응하는 비아들을 포함한다. 따라서, 상기 전도성 구조를 형성하는 것은, 제2 전도성 층(M2)에 전도성 라인들(446 및 448)을 형성하는 것, 전도성 라인들(446 및 448) 및 제1 파워 레일(120)을 전기적으로 결합하는 비아들을 형성하는 것, 제2 전도성 층(M2) 내에 전도성 라인들(442 및 444)을 형성하는 것, 상기 전도성 라인들(442 및 444)과 제1 전력 노드를 전기적으로 결합하는 비아들을 형성하는 것, 및 스페어 셀이 활성 모드에 있을 때, 전도성 라인들(442 및 446)을 전도성 라인(452)에 접속하는 전도성 라인들을 형성하는 것 및 전도성 라인들(444 및 448)을 전도성 라인(454)에 접속하는 전도성 라인들을 형성하는 것을 포함한다.
다른 예에서, 상기 전도성 구조는, 전도성 라인(672) 및 도 6b에서 도시된 것처럼 비아-1 층(V1) 내의 비아를 포함한다. 따라서, 전도성 구조를 형성하는 것은 제2 전도성 층(M2)에 전도성 라인(682)을 형성하는 것, 전도성 라인(672)과 제1 전력 노드를 전기적으로 결합하는 비아들을 형성하는 것, 및 전도성 라인(672)과 제1 파워 레일(120)을 전기적으로 결합하는 비아(682)를 형성하는 것을 포함한다.
단계 S740에서, 스페어 셀의 전력 노드가 대응하는 파워 레일에 전기적으로 결합되지 않도록 상호접속 구조는 제2 상호접속 레이아웃 설계에 기초하여 형성된다. 예를 들어, 스페어 셀(100)이 비활성 모드에 있을 때, 제1 전력 노드(112)가 제1 전력 레일(120)로부터 전기적으로 분리된다.
일부 실시예들에서, 상호접속 구조를 형성하는 것은, 제1 공급 전압을 전달하도록 구성된 제1 파워 레일(120)을 형성하는 것, 제2 전력 공급 전압을 전달하도록 구성된 제2 파워 레일(130)을 형성하는 것 및 전도성 구조를 형성하는 것을 포함한다. 일 예에서, 상기 전도성 구조는 전도성 라인들(442, 444, 446 및 448) 및 도 4a에 도시된 것처럼 비아-1 층(V1) 내에 대응하는 비아들을 포함한다. 다른 예에서, 전도성 구조는 도 6a에서 도시된 것처럼 도전성 라인(672)을 포함하고 그리고 도 6b에서 도시된 것처럼 비아(682)를 갖지 않는다.
S730 또는 S740 이후에, 프로세스는 S799으로 진행하고 그리고 종료된다.
본 발명의 양상들이 예시들로서 제안된 특정 실시예들과 결합하여 서술되지만, 상기 예시들에 대한 대안들, 수정들 및 변화들이 행해질 수 있다. 따라서, 여기서 서술된 실시예들은 예시적이고 그리고 제한되지 않는 것으로 의도된다. 하기에서 서술된 청구항들의 범위로부터 벗어나지 않는 변형들이 존재할 수 있다.

Claims (21)

  1. 집적회로로서,
    복수의 기능 회로 셀들(functional circuit cells); 및
    복수의 비활성 스페어(inactive spare) 기능 회로 셀들을 포함하며,
    상기 복수의 기능 회로 셀들 각각은,
    제 1 논리 컴포넌트를 정의하는 제 1 세트의 전기적으로 연결된 트랜지스터들 -상기 제 1 세트의 전기적으로 연결된 트랜지스터들은 상기 집적회로의 제 1 전도층 내에 형성된 제 1 세트의 전도성 라인들을 통해 연결되고- ; 및
    제 1 공급 전압을 전달하는 제 1 파워 레일(power rail) -상기 제 1 세트의 전기적으로 연결된 트랜지스터들은 상기 집적회로의 제 2 전도층 내에 형성된 전기 배선을 통해 상기 제 1 파워 레일에 전기적으로 연결되며-
    을 포함하고,
    상기 복수의 비활성 스페어 기능 회로 셀들 각각은,
    제 2 논리 컴포넌트를 정의하는 제 2 세트의 전기적으로 연결된 트랜지스터들을 포함하고, 상기 제 2 세트의 전기적으로 연결된 트랜지스터들은 상기 제 1 전도층 내에 형성된 제 2 세트의 전도성 라인들을 통해 연결되며;
    상기 제 2 세트의 전기적으로 연결된 트랜지스터들은 직접적으로 또는 간접적으로 임의의 파워 레일에 연결되지 않는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서,
    하나 이상의 활성 스페어 기능 회로 셀들을 더 포함하며,
    상기 활성 스페어 기능 회로 셀들 각각은,
    제 3 논리 컴포넌트를 정의하는 제 3 세트의 전기적으로 연결된 트랜지스터들 -상기 제 3 세트의 전기적으로 연결된 트랜지스터들은 상기 제 1 전도층 내에 형성된 제 3 세트의 전도성 라인들을 통해 연결되고, 상기 활성 스페어 기능 회로 셀들 각각은 상기 집적회로의 이전 버전(previous version)에서 비활성 스페어 기능 회로 셀로 제공된 것들이며- ; 및
    제 2 파워 레일을 포함하고,
    상기 제 3 세트의 전기적으로 연결된 트랜지스터들은 상기 집적회로의 제 2 전도층 내에 형성된 전기 배선을 통해 상기 제 2 파워 레일에 전기적으로 연결되는 것을 특징으로 하는 집적회로.
  3. 제2항에 있어서,
    상기 제 2 세트의 전기적으로 연결된 트랜지스터들의 구성(configuration)은 상기 제 3 세트의 전기적으로 연결된 트랜지스터들의 구성과 동일한 것을 특징으로 하는 집적회로.
  4. 제2항에 있어서,
    상기 제 1, 2, 및 3 논리 컴포넌트들 각각은 동일한 논리 기능을 제공하는 것을 특징으로 하는 집적회로.
  5. 제2항에 있어서,
    상기 제 1, 2, 및 3 논리 컴포넌트들 각각은 서로 다른 논리 기능들을 제공하는 것을 특징으로 하는 집적회로.
  6. 제1항에 있어서,
    상기 비활성 스페어 기능 회로 셀들 중 적어도 하나는,
    상기 제 1 전도층 내에 배치되는 제 2 파워 레일;
    상기 제 2 전도층 내에 있으며 그리고 상기 제 2 파워 레일에 전기적으로 연결되는 제 1 전도성 라인; 및
    상기 제 2 전도층 내에 있으며 그리고 상기 제 2 세트의 전기적으로 연결된 트랜지스터들에 전기적으로 연결되는 제 2 전도성 라인을 포함하고,
    상기 제 1 전도성 라인과 상기 제 2 전도성 라인은 정렬되지만 서로 이격되어 있는 것을 특징으로 하는 집적회로.
  7. 제1항에 있어서,
    상기 비활성 스페어 기능 회로 셀들 중 적어도 하나는,
    상기 제 1 전도층 내에 배치되는 제 2 파워 레일; 및
    상기 제 2 세트의 전기적으로 연결된 트랜지스터들에 전기적으로 연결된 제 2 전도층 내에 있는 전도성 라인을 포함하고,
    상기 제 2 전도층 내에 있는 전도성 라인의 일부는 상기 제 2 파워 레일과 중첩되지만 전기적으로는 연결되지 않는 것을 특징으로 하는 집적회로.
  8. 집적회로로서,
    배선 구조, 상기 배선 구조는,
    제 1 공급 전압을 전달하는 제 1 파워 레일,
    상기 제 1 공급 전압과 다른 제 2 공급 전압을 전달하는 제 2 파워 레일, 및
    전도성 구조를 포함하고; 그리고
    복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들은 스페어 회로 셀의 제 1 파워 노드와 제 2 파워 노드 사이에 전기적으로 연결되고, 상기 제 2 파워 노드는 상기 제 2 파워 레일에 전기적으로 연결되며, 그리고
    상기 전도성 구조는 상기 스페어 회로 셀이 활성 모드일 때 상기 제 1 파워 노드와 상기 제 1 파워 레일을 전기적으로 연결하고, 그리고 상기 스페어 회로 셀이 비활성 모드일 때 상기 제 1 파워 노드와 상기 제 1 파워 레일을 직접적으로 또는 간접적으로 전기적으로 연결하지 않는 것을 특징으로 하는 집적회로.
  9. 제8항에 있어서,
    상기 제 1 파워 레일은 제 1 전도층 내에 있으며, 그리고
    상기 전도성 구조는,
    제 2 전도층 내의 제 1 전도성 라인, 상기 제 1 전도층과 상기 제 2 전도층은 서로 다른 층들이며;
    상기 제 1 전도성 라인과 상기 제 1 파워 레일을 전기적으로 연결하는 제 1 비아;
    상기 제 2 전도층 내의 제 2 전도성 라인; 및
    상기 제 2 전도성 라인과 상기 제 1 파워 레일을 전기적으로 연결하는 제 2 비아를 포함하고,
    상기 스페어 회로 셀이 활성 모드인 때, 상기 전도성 구조는 상기 제 1 전도성 라인과 상기 제 2 전도성 라인을 물리적으로 연결하도록 된 제 2 전도층 내의 제 3 전도성 라인을 더 포함하고, 그리고
    상기 스페어 회로 셀이 비활성 모드인 때, 상기 전도성 구조는 상기 제 3 전도성 라인을 포함하지 않으며, 상기 제 1 전도성 라인과 상기 제 2 전도성 라인은 전기적으로 서로 연결되지 않는 것을 특징으로 하는 집적회로.
  10. 제9항에 있어서,
    상기 제 1 전도층은 상기 복수의 트랜지스터들 위에 있으며, 그리고
    상기 제 2 전도층은 상기 제 1 전도층 위에 있는 것을 특징으로 하는 집적회로.
  11. 제8항에 있어서,
    상기 제 1 파워 레일은 제 1 전도층 내에 있으며, 그리고
    상기 전도성 구조는,
    제 2 전도층 내의 전도성 라인, 상기 제 1 전도층과 제 2 전도층은 서로 다른 층들에 배치되며, 상기 전도성 라인은 제 1 부분과 제 2 부분을 갖고, 상기 제 2 부분은 상기 제 1 파워 레일과 중첩되며, 그리고
    상기 전도성 라인의 제 1 부분과 제 1 파워 노드를 전기적으로 연결하는 제 1 비아를 포함하며,
    상기 스페어 회로 셀이 활성 모드인 때, 상기 전도성 구조는 상기 전도성 라인의 제 2 부분과 상기 제 1 파워 레일을 전기적으로 연결하는 제 2 비아를 더 포함하고, 그리고
    상기 스페어 회로 셀이 비활성 모드인 때, 상기 전도성 구조는 상기 제 2 비아를 포함하지 않는 것을 특징으로 하는 집적회로.
  12. 제11항에 있어서,
    상기 제 1 전도층은 상기 복수의 트랜지스터들이 배치되는 층 보다 위에 배치되며; 그리고
    상기 제 2 전도층은 상기 제 1 전도층 위에 배치되는 것을 특징으로 하는 집적회로.
  13. 제8항에 있어서,
    상기 스페어 회로 셀이 활성 모드일 때 상기 복수의 트랜지스터들의 구성은, 상기 스페어 회로 셀이 비활성 모드일 때 상기 복수의 트랜지스터들의 구성과 동일한 것을 특징으로 하는 집적회로.
  14. 제8항에 있어서,
    상기 복수의 트랜지스터들은 논리 컴포넌트로서 전기적으로 연결되며,
    상기 논리 컴포넌트는 버퍼, 딜레이(delay) 디바이스, 및 논리 게이트 중 하나 이상을 포함하고,
    상기 논리 게이트는 NAND 게이트, NOR 게이트, AND 게이트, OR 게이트, XOR 게이트, INV 게이트, AOI 게이트, OAI 게이트를 포함하는 것을 특징으로 하는 집적회로.
  15. 집적회로 제조 방법으로서,
    집적회로 기판 상에 복수의 트랜지스터들을 형성하는 단계; 및
    상기 복수의 트랜지스터들 위에 배선 구조를 형성하는 단계를 포함하며,
    상기 배선 구조의 일부와 상기 복수의 트랜지스터들은 제 1 파워 노드와 제 2 파워 노드 사이의 스페어 회로 셀로서 전기적으로 연결되며, 상기 배선 구조를 형성하는 단계는,
    제 1 공급 전압을 전달하도록 된 제 1 파워 레일을 형성하는 단계;
    상기 제 1 공급 전압과는 다른 제 2 공급 전압을 전달하도록 된 제 2 파워 레일을 형성하는 단계, 상기 제 2 파워 노드는 상기 제 2 파워 레일에 전기적으로 연결되며, 그리고
    상기 스페어 회로 셀이 활성 모드일 때 제 1 파워 노드와 제 1 파워 레일을 전기적으로 연결하지만 상기 스페어 회로 셀이 비활성 모드일 때는 제 1 파워 노드와 제 1 파워 레일을 직접적으로 또는 간접적으로 전기적으로 연결하지 않는 전도성 구조를 형성하는 단계
    를 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  16. 제15항에 있어서,
    상기 제 1 파워 레일을 형성하는 단계는 제 1 전도층 내에 상기 제 1 파워 레일을 형성하는 것을 포함하고, 그리고
    상기 전도성 구조를 형성하는 단계는,
    제 2 전도층 내에 제 1 전도성 라인을 형성하는 단계, 상기 제 1 전도층과 제 2 전도층은 서로 다른 층들에 배치되며;
    상기 제 1 전도성 라인과 상기 제 1 파워 레일을 전기적으로 연결하는 제 1 비아를 형성하는 단계;
    제 2 전도층 내에 제 2 전도성 라인을 형성하는 단계; 및
    상기 제 2 전도성 라인과 상기 제 1 파워 노드를 전기적으로 연결하는 제 2 비아를 형성하는 단계를 포함하고,
    상기 스페어 회로 셀이 활성 모드일 때, 상기 전도성 구조를 형성하는 단계는 제 3 전도성 라인을 형성하는 단계를 더 포함하고, 상기 제 3 전도성 라인은 상기 제 1 전도성 라인과 상기 제 2 전도성 라인을 물리적으로 연결하며, 그리고
    상기 스페어 회로 셀이 비활성 모드일 때, 상기 전도성 구조를 형성하는 단계는 상기 제 3 전도성 라인을 형성하는 단계를 포함하지 않으며, 상기 제 1 전도성 라인과 상기 제 2 전도성 라인은 서로 분리되는 것을 특징으로 하는 집적회로 제조 방법.
  17. 제15항에 있어서,
    상기 제 1 파워 레일을 형성하는 단계는 제 1 전도층 내에 상기 제 1 파워 레일을 형성하는 것을 포함하고, 그리고
    상기 전도성 구조를 형성하는 단계는,
    제 2 전도층 내에 전도성 라인을 형성하는 단계, 상기 제 1 전도층과 제 2 전도층은 서로 다른 층들에 배치되며, 상기 전도성 라인은 제 1 부분과 제 2 부분을 갖고, 상기 제 2 부분은 상기 제 1 파워 레일과 중첩되며; 그리고
    상기 전도성 라인의 제 1 부분과 제 1 파워 노드를 전기적으로 연결하는 제 1 비아를 형성하는 단계를 포함하며,
    상기 스페어 회로 셀이 활성 모드인 때, 상기 전도성 구조를 형성하는 단계는 상기 전도성 라인의 제 2 부분과 상기 제 1 파워 레일을 전기적으로 연결하는 제 2 비아를 형성하는 단계를 더 포함하고, 그리고
    상기 스페어 회로 셀이 비활성 모드인 때, 상기 전도성 구조를 형성하는 단계는 상기 제 2 비아를 형성하는 단계를 포함하지 않는 것을 특징으로 하는 집적회로 제조 방법.
  18. 제15항에 있어서,
    상기 배선 구조를 형성하는 단계는, 상기 복수의 트랜지스터들을 형성하는 단계 이후에 수행되며; 그리고
    상기 전도성 구조를 형성하는 단계는, 상기 제 1 파워 레일을 형성하는 단계 이후에 수행되는 것을 특징으로 하는 집적회로 제조 방법.
  19. 제15항에 있어서,
    상기 배선 구조를 형성하는 단계는, 논리 컴포넌트로서 상기 복수의 트랜지스터들을 전기적으로 연결하는 전도성 라인들의 세트를 형성하는 단계를 더 포함하며,
    상기 논리 컴포넌트는 버퍼, 딜레이 디바이스, 혹은 논리 게이트를 포함하고,
    상기 논리 게이트는 NAND 게이트, NOR 게이트, AND 게이트, OR 게이트, XOR 게이트, INV 게이트, AOI 게이트, OAI 게이트를 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  20. 제15항에 있어서,
    상기 복수의 트랜지스터들을 형성하는 단계는, 상기 스페어 회로 셀이 활성 모드인 경우 상기 스페어 회로 셀의 트랜지스터 레이아웃 구성에 기초하여 수행되며; 그리고
    상기 복수의 트랜지스터들을 형성하는 단계는, 상기 스페어 회로 셀이 비활성 모드인 경우 상기 스페어 회로 셀의 동일한 트랜지스터 레이아웃 구성에 기초하여 수행되는 것을 특징으로 하는 집적회로 제조 방법.
  21. 제1항에 있어서,
    상기 비활성 스페어 기능 회로 셀들 각각은, 상기 제 1 공급 전압을 전달하는 제 2 파워 레일을 더 포함하며, 상기 제 2 세트의 전기적으로 연결된 트랜지스터들은 상기 제 1 파워 레일 및 제 2 파워 레일과 전기적으로 연결되지 않는 것을 특징으로 하는 집적회로.
KR1020150181897A 2014-12-18 2015-12-18 스페어 회로 셀들을 구비한 집적회로 KR102417056B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462093943P 2014-12-18 2014-12-18
US62/093,943 2014-12-18

Publications (2)

Publication Number Publication Date
KR20160074434A KR20160074434A (ko) 2016-06-28
KR102417056B1 true KR102417056B1 (ko) 2022-07-05

Family

ID=56130340

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150181897A KR102417056B1 (ko) 2014-12-18 2015-12-18 스페어 회로 셀들을 구비한 집적회로

Country Status (4)

Country Link
US (2) US9601477B2 (ko)
KR (1) KR102417056B1 (ko)
CN (1) CN105720966B (ko)
TW (1) TWI680562B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10127340B2 (en) 2016-09-30 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell layout, semiconductor device having engineering change order (ECO) cells and method
US10347546B2 (en) * 2016-12-23 2019-07-09 Globalfoundries Inc. Integrated circuit structure including power rail and tapping wire with method of forming same
US10606976B2 (en) 2017-04-03 2020-03-31 International Business Machines Corporation Engineering change order aware global routing
KR20180120870A (ko) * 2017-04-27 2018-11-07 삼성전자주식회사 반도체 소자
US10579774B2 (en) * 2018-06-14 2020-03-03 Marvell International Ltd. Integrated circuit (IC) design systems and methods using single-pin imaginary devices
US11038344B2 (en) * 2018-07-31 2021-06-15 Qualcomm Incorporated Shunt power rail with short line effect

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020000873A1 (en) 1999-01-04 2002-01-03 Hiroaki Tanizaki Semiconductor device having hierarchical power supply line structure improved in operating speed

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5089646B2 (ja) * 1998-05-26 2012-12-05 ルネサスエレクトロニクス株式会社 半導体記憶装置
US6321371B1 (en) * 1999-07-01 2001-11-20 Agilent Technologies, Inc. Insertion of spare logic gates into the unused spaces between individual gates in standard cell artwork
US7340644B2 (en) * 2002-12-02 2008-03-04 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
US7509543B2 (en) * 2003-06-17 2009-03-24 Micron Technology, Inc. Circuit and method for error test, recordation, and repair
CN101365956A (zh) * 2006-01-09 2009-02-11 Nxp股份有限公司 可测试的集成电路及集成电路的测试方法
KR100950485B1 (ko) * 2008-06-27 2010-03-31 주식회사 하이닉스반도체 리프레시 특성 테스트 회로
US20100231256A1 (en) * 2009-03-10 2010-09-16 Freescale Semiconductor, Inc Spare cell library design for integrated circuit
CN101630337B (zh) * 2009-07-28 2011-03-23 浪潮电子信息产业股份有限公司 一种提高芯片成品率的实现方法
US8736332B2 (en) * 2009-12-17 2014-05-27 Lsi Corporation Leakage current reduction in a sequential circuit
US8810280B2 (en) * 2011-10-06 2014-08-19 Oracle International Corporation Low leakage spare gates for integrated circuits
US9230960B1 (en) * 2012-02-02 2016-01-05 Marvell International Ltd. Combined tap cell and spare cell for logic circuit
CN104410373B (zh) * 2012-06-14 2016-03-09 西凯渥资讯处理科技公司 包含相关系统、装置及方法的功率放大器模块
US8946914B2 (en) * 2013-03-04 2015-02-03 Globalfoundries Inc. Contact power rail

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020000873A1 (en) 1999-01-04 2002-01-03 Hiroaki Tanizaki Semiconductor device having hierarchical power supply line structure improved in operating speed

Also Published As

Publication number Publication date
KR20160074434A (ko) 2016-06-28
US9601477B2 (en) 2017-03-21
TWI680562B (zh) 2019-12-21
TW201635483A (zh) 2016-10-01
US10204895B2 (en) 2019-02-12
CN105720966A (zh) 2016-06-29
US20160181235A1 (en) 2016-06-23
US20170170162A1 (en) 2017-06-15
CN105720966B (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
KR102417056B1 (ko) 스페어 회로 셀들을 구비한 집적회로
KR102083190B1 (ko) 핀 카운트에 기반한 확산을 위한 표준 셀 아키텍처
US9899381B2 (en) Semiconductor integrated circuit device having a standard cell which includes a fin
CN104377196B (zh) 标准单元布局、具有工程更改指令单元的半导体器件及方法
US8446176B1 (en) Reconfigurable engineering change order base cell
US11101267B2 (en) Integrated circuit including multiple-height cell and method of manufacturing the integrated circuit
US8525552B2 (en) Semiconductor integrated circuit device having a plurality of standard cells for leakage current suppression
KR20190076707A (ko) 크로스 커플 구조를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
KR20170002398A (ko) 저 면적 디지털 soc를 위한 적응형 표준 셀 아키텍처 및 레이아웃 기술들
JP6352561B1 (ja) 高密度アンテナ保護ダイオードのための回路およびレイアウト
US10748933B2 (en) Semiconductor device
US9035389B2 (en) Layout schemes for cascade MOS transistors
US8884349B2 (en) Semiconductor device
US20140197463A1 (en) Metal-programmable integrated circuits
JP2019009369A (ja) 半導体装置及びその製造方法
JP5630856B2 (ja) 半導体装置
US11978738B2 (en) Digital blocks with electrically insulated and orthogonal polysilicon layers
US8759690B1 (en) Circuit for and method of routing signals in a plurality of metal layers of an integrated circuit
JP2016046479A (ja) 半導体装置及び半導体装置の設計方法とプログラム
JP2013242755A (ja) 半導体装置の設計方法、プログラム、及び半導体装置のレイアウト
JP2014232855A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant