CN101365956A - 可测试的集成电路及集成电路的测试方法 - Google Patents

可测试的集成电路及集成电路的测试方法 Download PDF

Info

Publication number
CN101365956A
CN101365956A CNA2007800020639A CN200780002063A CN101365956A CN 101365956 A CN101365956 A CN 101365956A CN A2007800020639 A CNA2007800020639 A CN A2007800020639A CN 200780002063 A CN200780002063 A CN 200780002063A CN 101365956 A CN101365956 A CN 101365956A
Authority
CN
China
Prior art keywords
test
coupled
another
signal
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007800020639A
Other languages
English (en)
Inventor
桑迪普库马尔·戈埃尔
何塞德耶稣·皮内达德干维兹
伦泽·I·M·P·迈耶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN101365956A publication Critical patent/CN101365956A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318569—Error indication, logging circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

集成电路(200)包括通过一个或更多个开关(115)导电地耦合到电源线(110)的功能块(130)。该IC进一步包括在IC的测试模式中响应于测试启用信号以激活一个或更多个开关(115)的选择装置(220)，和诸如比较器(230)的评估装置，所述评估装置具有耦合到参考信号源(215)的第一输入和耦合到一个或更多开关(115)和功能块(130)之间的节点(225)的第二输入，用于基于参考信号和来自节点(225)的信号来评估一个或更多个开关(115)的行为。因此，本发明提供了一种用于测试功率开关的可测性设计解决方法。

Description

可测试的集成电路及集成电路的测试方法
技术领域
本发明涉及一种集成电路(IC)，该集成电路包括通过开关装置导电地耦合到电源线的功能块，并涉及一种测试该集成电路的方法。
背景技术
如今，典型地集成电路能够执行多种功能。分离的功能块中可包含分离的功能，例如，芯片上系统(SoC)就是此种情况。典型地，集成电路复杂度的日益增长与IC的功率消耗增加相关联。上电但未激活的功能块可造成部分这种功率消耗。这对于用来为IC供电的电池的寿命是有害的。
该问题的一种解决方法是在功能块及其电源线之间布置开关，例如，功率晶体管。当需要功能块的功能时，控制器激活开关。如此，使非激活功能块保持在断电的状态下，因此，减小IC的功率消耗。
在IC的制造阶段需要测试这种开关以确保其正确运行。PCT专利申请WO01/181937中公开了一种用于测试开关的方法。在IC的两个外部端子中并联(in parallel)布置处于测试控制器控制下的两个开关晶体管。在测试过程中，进行三个测量，其中一个测量是两个晶体管都导通，两个测量是晶体管之一导通，并且从测量中提取出开关晶体管的电阻。该电阻提供了晶体管是否根据规范工作的指示。
然而，该发明的一个缺点是，至少在测试过程中，它受到开关只可通过外部端子访问的限制。对于耦合在电源线和功能块之间的开关来说，并不经常是这样的。此外，现有技术解决方法需要存在并联的开关，这也是应用该方法的限制。
发明内容
本发明目的是提供一种IC和用于这种IC的测试方法和其它事务，不需要并联开关存在于外部端子之间以用于测试所述开关。
根据本发明的第一方面，提供一种根据起始段所述的IC，该IC进一步包括：选择装置，响应于测试启用信号以激活开关装置；和评估装置，具有耦合到参考信号源的第一输入，并具有耦合到开关装置和功能块之间的节点的第二输入，用于基于参考信号和来自节点的信号来评估开关装置的行为。本发明提供一种用于IC的可测性设计(DfT)解决方法，因此，避免了需要通过外部连接器来对开关装置(比如，诸如nMOS或pMOS晶体管的开关，或多个并联的开关)进行直接访问的需要。参考信号的使用使开关装置的片上(on-chip)分析变得容易。
在优选的实施例中，评估装置包括用于将参考信号和来自节点的信号相比较的比较器。这样的比较器可以以逻辑门实现，比如，诸如XOR门的异(exclusive)逻辑门。在参考信号和选择装置提供的测试激活信号为相同的信号的情况下，逻辑门不能发现错的测试激活信号所敏感(sensitize)的故障。为此目的，可增加耦合到节点的另一测试点，诸如另一逻辑门，该逻辑门包括耦合到节点的第一输入、耦合到另一参考信号源的第二输入和耦合到逻辑门输入的输出。此测试点使所述故障的检测变得容易。
可替换地，评估装置可包括耦合到集成电路的输出以使片外(off-chip)评估容易的移位寄存器。优选地，移位寄存器是符合IEEE1149.1或IEEE1500的移位寄存器，该寄存器处于符合所述标准的测试访问端口(TAP)控制器的控制之下。
在一个面积有效的实施例中，选择装置可包括多路复用器，具有用于接收测试激活信号的第一输入，用于接收功能激活信号的第二输入和耦合到选择装置的输出。在开关装置包括在电源线和功能块之间并联的多个晶体管的情况下，选择装置可包括多个多路复用器，其中每个都响应于测试启用信号，每个多路复用器都具有用于接收测试激活信号的第一输入，用于接收功能激活信号的第二输入和耦合到多个晶体管的子集的输出。如此，如果检测到故障，能将其指定到晶体管的子集，因此，提供了关于故障位置的更详细的信息。
该IC进一步包括用于将测试启用信号提供给选择装置的测试配置装置，该测试配置装置包括参考信号源。如此，也能配置参考信号。这样的测试配置装置可由移位寄存器实现，优选地，由符合IEEE1149.1或IEEE 1500的移位寄存器实现，因此提供了对IC的测试布置的容易访问。
可替代地，在集成电路包括多个功能块、每个功能块通过各个开关装置耦合到电源线的情况下，选择装置可包括在集成电路的功能模式中用于选择各个开关装置的子集的控制器，在集成电路测试模式中，该控制器响应于用于选择所述子集的位模式(bit pattern)。可通过测试总线或移位寄存器来提供这样的位模式，因此，提供了一个实施例，其中在功能模式中用于开关装置的控制器也用于测试，这就是面积有效的实施例。
除上述实施例之外，一个或更多个的功能块可通过另一开关装置(所谓的头和尾开关)耦合到另一电源线。对于这样的架构，集成电路可进一步包括另一选择装置，响应于测试启用信号以激活该另一开关装置；和另一评估装置，具有耦合到第二另一参考信号源的第一输入，并具有耦合到该另一开关装置和功能块之间的另一节点的第二输入，用于基于第二另一参考信号和来自该另一节点的信号来评估该另一开关装置的行为。这使头以及尾开关的测试变得容易。
该另一选择装置可响应于另一测试配置装置，或可响应于测试配置装置。
可在单个测试配置装置(比如，单个移位寄存器)中集成测试配置装置和另一测试配置装置，这具有以下益处：可通过单个通道，比如，诸如TAP的测试数据输入管脚之类的单个管脚，来访问这两个测试配置装置。
有利地，该IC进一步包括测试输出，比如，诸如TAP的测试数据输出之类的输出管脚，和具有耦合到评估装置的输出的第一输入、耦合到该另一评估装置的输出的第二输入和耦合到测试输出的输出的测试输出选择装置。这使选择评估装置和该另一评估装置中的一个变得容易。测试输出选择装置可由响应于选择装置或该另一选择装置的多路复用器实现。
根据发明的另一方面，提供了一种用于测试集成电路的方法，该集成电路包括：通过开关装置导电地耦合到电源线的功能块；响应于测试启用信号以激活开关装置的选择装置；和评估装置，具有耦合到参考信号源的第一输入，并具有耦合到开关装置和功能块之间的节点的第二输入，用于基于参考信号和来自节点的信号来评估开关装置，该方法包括：将测试启用信号提供给选择装置；将参考信号提供给评估装置；取回来自节点的信号；根据参考信号和来自节点的信号来确定测试结果。
该方法利用了用于本发明的可测试性设计的架构，并且具有与该架构相同的益处。在优选的实施例中，确定所述测试结果的步骤包括比较参考信号和来自节点的信号。这能够在片上或片外进行。
附图说明
参考附图，通过非限制性的例子更详细地描述本发明，其中：
图1示出了IC的局部；
图2示出了本发明实施例的IC的局部；
图3示出了本发明的另一实施例的IC的局部；
图4示出了本发明的又一实施例的IC的局部；
图5示出了本发明的再一实施例的IC的局部；
图6示出了本发明的更一实施例的IC的局部。
具体实施方式
应当理解，这些图只是示意性的，并非按比例绘制。也应理解，在所有图中，使用相同的参考数字来指示相同或类似的元件。
图1所示的IC局部为能使用本发明的IC的一个例子。IC 100具有：电源线110，比如，电源电压(VDD)线；另一电源线120，比如，地；和功能块130，所述功能块130耦合在电源线110和另一电源线120之间。功能块130在控制器140的控制下能选择性地通过开关115从电源线110解耦合，并且通过开关125从另一电源线120解耦合。配置控制器140以如虚线所指示地，单独地控制开关115和/或开关125，用于当该块进入激活或诸如待机模式的非激活模式时，启用或禁用(例如，上电或断电)单独的功能块130。有时这样的IC被称为具有多个电压岛(即，多功能块，比如，IP核)，具有单独的可控制的电压电源。
虽然图1示出了IC在功能块130和两个电压线之间具有头和尾开关，应当理解，可替代的布置同样适用于本发明的应用，比如，仅具有功能块130和电源线110之间的开关115，仅具有功能块130和电源线120之间的开关125，或每个功能块130和电源线之间具有并联的多个开关(未示出)，下面将更详细地说明。
图2示出了IC 200的局部，该局部包括测试硬件，该测试硬件用于测试电力线110和功能块130之间的开关115。应意识到，仅为清楚的原因而示出单个功能块130；典型地，IC 200有多个功能块130，该功能块130的至少一个子集通过一个或更多个诸如开关115的开关连接到其各自电源线。开关115的精确实现方式对于本发明并非至关重要；开关115可通过合适的晶体管实现，比如，pMOS晶体管，或可通过其它已知的开关实现方式实现。然而，由于简洁的缘故，下列图将描述由pMOS晶体管实现的开关115。
为使晶体管115可测试，IC 200包括多路复用器(MUX)220，该多路复用器具有耦合到晶体管115的栅极的输出。MUX220具有耦合到先前描述的控制器140的第一输入，用于接收用于晶体管115的功能激活信号，和耦合到测试控制器210的第二输入，用于接收用于晶体管115的测试激活信号。通过测试启用信号来选择MUX220的合适的输入，该测试启用信号由测试控制器210提供给MUX220的控制端子。测试控制器210可由移位寄存器实现，该移位寄存器设置用于给MUX220提供测试启用信号和测试激活信号。在完全位模式移位到移位寄存器之后，可将移位寄存器耦合到映像(shadow)寄存器以捕获完全位模式。这使与开关115的测试并行的位模式的移位变得容易。
可替代地，可从IC 200的输入(未示出)将测试启用信号转发到MUX 220，或者，测试控制器210可进一步包括(优选地符合IEEE1149.1的)用于给MUX220提供测试启用信号的TAP控制器。也可将MUX 220的控制端子耦合到弱上拉或下拉信号发生器，比如，上拉或下拉晶体管，以确保在没有测试启用信号时能选择MUX 220的合适的输入。
IC 200进一步包括比较器230，该比较器230用于比较来自参考信号源215的参考信号和从晶体管115和功能块130之间的节点225取回的信号。参考信号可由测试控制器210或另一合适的源提供。在图2中，参考信号是与晶体管115的测试激活信号相同的信号。这仅是一个非限制性的例子；参考信号可以是与测试激活信号不同的信号。
在图2中，比较器230由异OR(XOR)逻辑门实施，但是使用其它类型的逻辑门的实现，或更复杂的实现，比如，使用差分放大器或其它由参考信号源215提供阈值的基于阈值比较的电路，同样是可行的。如果同时也需要测试开关115的电阻值，后一实施方式也许是有益。例如，如果开关115上的电压降太高以致于不可接受，或者太低以至于不能作为硬固定故障(hard stuck-at fault)，基于逻辑门的比较器也许不能读出该故障，并且需要基于预定阈值电压的更精确检测。
比较器230设置用于在输出240上提供结果信号。可将输出240提供给移位寄存器(未示出)，其中收集IC 200的各种功能块的开关115的测试结果，或可将测试结果提供给IC 200的输出管脚(未示出)。
在测试模型中，根据表1提供两个测试模式。
表1
 
测试模式 测试启用信号 参考信号/测试激活信号
1 1 1
2 1 0
第一模式选择MUX220的测试激活信号输入，并且给该输入提供逻辑高，因此切断pMOS晶体管115。从而，节点225应被拉到另一电源线120的电势，即接地，并且由于参考信号的逻辑高值和从节点225收到的逻辑低值，比较器230产生逻辑高。然而，如果晶体管115为固定高(stuck-at high)，节点225也产生逻辑高，因此导致比较器230产生逻辑低。因此，该模式检测开关115的固定高故障。
第二模式也选择MUX 220的测试激活信号输入，但给该输入提供逻辑低，因此接通pMOS晶体管115。从而，节点225被拉到电源线110的电势上，例如Vdd，并且由于参考信号的逻辑低值和从节点225收到的逻辑高值，比较器230产生逻辑高。然而，如果晶体管115为固定低(stuck-at low)，节点225也将产生逻辑低，因此导致比较器230产生逻辑低。因此，该模式检测用于开关115的固定低故障。
以给定的顺序使用这两种测试模式是有益的。以第二测试模式开始测试序列将使功能块130被充电，并且第一测试模式的后续应用将不得不延迟直至功能块130和关联的节点225中的电荷泄漏完，因此不必要地延长了开关115的测试时间。
应意识到，上述测试模式的使用总是将比较器230驱动到用于正确运行操作晶体管115的逻辑高。然而，如果比较器230的输出为固定高，则不能检测到不正确操作的晶体管115。由于此原因，为了能在输出240读出固定故障，也希望能将比较器230的输出驱动到用于正确操作晶体管115的逻辑低。
这在图3所示的IC 300中实现。把逻辑AND门310插入节点225和比较器230之间的导电路径，其中AND门310的第二输入耦合到另一参考信号源315。可将该另一参考源315耦合到测试控制器210以用于接收另一参考信号。这给IC 300提供了额外的测试点，使输出240处固定高故障的检测变得容易。例如，通过提供其中测试启用信号为高、参考和另一参考信号都为低的测试模式，能迫使输出240变为逻辑低，因此使输出240处固定高故障的检测变得容易。IC 300的额外的检测点可以以其它方式，比如，通过使用其它类型的逻辑门来实现，这对于技术人员而言是显而易见的。
图4示出了根据本发明的检测方法的实施例，所述检测方法用于在各个电源线110和120与功能块130之间具有头开关115和尾开关125的IC。除图3的布置之外，图4的IC 400包括另一MUX420，该MUX的输出耦合到开关125的控制端子，比如nMOS晶体管的栅极。该另一MUX420具有耦合到先前描述的控制器140的第一输入，用于接收用于晶体管125的功能激活信号，和耦合到另一测试控制器410的第二输入，用于接收用于晶体管125的另一测试激活信号。通过测试启用信号来选择另一MUX420的合适的输入，该测试启用信号由另一测试控制器410提供给另一MUX420的控制端子。
另一测试控制器410可由分离的移位寄存器实现，该移位寄存器设置用于将测试启用信号和另一测试激活信号提供给另一MUX420。替代地，测试控制器210也可包括另一测试控制器410，并且可由在TAP控制器的控制下的单个移位寄存器实现。具有分离测试控制器(比如分离移位寄存器)的益处是可以使用更短的位模式，这将减小测试开关115和125所需的总测试时间。然而，IC 400上必须要有额外的测试数据输入通道(未示出)以使这变得容易。
IC 400进一步包括额外的比较器430，比较器430也由XOR门实现，虽然图2的描述中的上述替代同样可行，并且比较器430具有耦合到功能块130和晶体管125之间的另一节点425的第一输入，和耦合到第二另一参考信号源415的第二输入，该第二另一参考信号源415可耦合到另一测试控制器410。可选择地，在另一节点425和比较器430之间的路径中可存在额外的测试点，比如AND门450，其中AND门450具有耦合到第三另一参考信号源455的输入，以如先前所说明的，使比较器430的输出440处固定高故障的检测变得容易。
在图4中，第二另一参考信号和另一测试激活信号为相同的信号，虽然这不是必需的。可选的第二另一MUX460具有耦合到输出240的第一输入和耦合到输出440的第二输入，并且具有耦合到IC 400的输出管脚470的输出。可替代地，可将第二另一MUX460的输出耦合到移位寄存器(未示出)，以使并联的多功能块的多个开关的测试变得容易，并且以串联的方式移位输出测试结果。如图所示，第二另一MUX460可将它的控制端子耦合到测试控制器210，或耦合到另一测试控制器410或耦合到TAP控制器(未示出)，以用于控制测试控制器210和/或另一测试控制器410。
比较器230和430的输出也可直接耦合到IC 200的各个输出或耦合到移位寄存器。这使并联的开关115和125的测试变得容易，虽然应该意识到，因为这些开关通过功能块130导电地耦合，这引入了对能同时用于各个开关的测试模式的限制。由于此原因，优选在结合第二另一MUX 460的存在下依次测试开关115和开关125。
图5示出了用于IC 500的测试布置，该IC 500具有电源线110和功能块130之间的分段的功率开关115。分段的功率开关的使用，即在电源线110和功能块130之间并联的多个开关的使用具有以下益处：与具有单个功率开关115的IC比较，能使用更小的开关。另外，使功能块130的逐次上电变得容易，因此避免由于功能块130的突然上电造成的供电电源电压的降低。
IC 500具有四个开关115(比如，pMOS晶体管115)的第一子集510a和第二子集510b。每个子集的开关115的数量和子集的数量仅作为非限制性的例子；其它数量同样是可行的。在第一子集520a中的晶体管的栅极耦合到第一MUX 220a的输出，并且第二子集510a中的晶体管的栅极耦合到第二MUX 220b的输出。第一和第二MUX 220a和220b的控制端子响应于测试启用信号，并且具有耦合到来自控制器140的各个功能激活信号的第一输入和耦合到来自测试控制器210的各个测试激活信号的第二输入。各个测试激活信号也被馈入OR门550，指示开关115的至少一个子集的激活。比较器230的一个输入耦合到OR门550输出，另一输入可选择地通过AND门310耦合到节点225，以便如先前说明的，使比较器230的输出240处固定高故障的检测变得容易。
在图6中，IC 600具有开关115的五个子集610a-e，且每个子集的开关的栅极由各个多路复用器220a-e控制。每个MUX 220a-e的控制端子响应于测试启用信号，每个MUX 220a-e被配置成接收来自测试控制器210的各个测试激活信号和来自控制器140(图6中未示出)的各个功能激活信号。由于存在五个子集610a-e的事实，IC 600包括五输入OR门650，以指示将至少一个测试激活信号提供给开关115的子集。通常，OR门550和650的输入的数量与开关115的子集的数量相匹配。在这里，应当强调，OR门550和650是用作合适的逻辑门的非限制性的例子。比如AND门的其它类型逻辑门的使用是同样可行的。
在图5和6的测试布置中，注意在测试中，节点225中的电势至少是Vdd的最小值(Vddmin)，比如Vdd/2，以确保比较器230(比如，XOR门230)提供对被测试的子集的正确评估。换言之，在节点225的电势为至少Vddmin的情况下，激活子集的导通电阻不会超过功能块130的电阻。这应在IC 500和600的设计阶段考虑，比如，通过适当地选择每个子集中开关115的数量，和通过适当地选择每个测试矢量激活的子集的数量。
另外，功能块130的电阻(即，它的活性)在测试中必须保持恒定，以避免节点225处的电势的波动，而这可能造成电势值降低到Vddmin以下。比如，这可以通过使全1或全0测试矢量移位通过功能块130的内部扫描的链(未示出)而实现，在功率开关测试中，这通过选通功能块130的功能时钟(未示出)，使功能块130保持在稳定状态。功能块130的实际电阻值确定了在测试中选择(激活)的开关115的数量。
表II示出了可应用到IC 500的测试布置的测试模式。MUX 220a和MUX 220b具有由测试启用信号选择的测试激活输入，并且另一参考信号源315保持为逻辑高。
表II
 
测试激活22a 测试激活220b 正确输出240
1 1 1
0 1 0
1 0 0
对于由pMOS晶体管实现的开关115，(1，1)模式禁用子集510a和子集510b中的开关。OR门550应在其输出产生逻辑高，而AND门310应在其输出产生逻辑低。因此，输出240应产生逻辑高(‘1’)。然而，如果子集510a或510b中的开关之一为固定逻辑高，节点225处的电势为高，使AND门310产生逻辑高。因此，比较器230产生作为该故障指示的逻辑低。
测试模式(0，1)和(1，0)检测各个启用子集中的固定逻辑低故障。例如，对于(0，1)模式，启用子集510a的pMOS晶体管，而禁用子集510b的pMOS晶体管。OR门550产生逻辑高，如果在子集510a中不存在固定低故障，节点225处于足够高的电势以使AND门310产生逻辑高。因此，比较器230的输出240传送逻辑低(‘0’)。启用子集510a中的固定低故障阻碍节点225到达足够高的电势值，使AND门310产生逻辑低。这在输出240处产生逻辑高(‘1’)，因此指示所述故障的存在。
也可以同时测试多于一个的开关子集。如在表III中示出的，其中给出了可应用到IC 600的一些测试模式。对于该些测试模式，对于所有多路复用器220a-e，选择测试激活信号输入，并且另一参考信号源315保持为逻辑高。
表III
 
模式 测试激活220a 测试激活220b 测试激活220c 测试激活220d 测试激活220e 正确输出240 
A 0 0 0 1 1 0
B 1 0 0 0 1 0
C 1 1 0 0 0 0
D 0 1 1 0 0 0
E 0 0 1 1 0 0
F 0 0 1 1 1 1
G 1 0 0 1 1 1
H 1 1 0 0 1 1
I 1 1 1 0 0 1
通过非限制性例子，假定IC 600需要对于节点225启用子集610a-e中的至少三个以达到至少Vdd/2。因此，为了能够发现启用子集中的固定低故障，应用的测试模式必须启用子集610a-e中的至少三个。例如，对于模式A，节点225应达到至少Vdd/2，因为至少三个子集中的pMOS晶体管(即，子集610a-c)被启用。如果子集610a-c没有故障，OR门650和AND门310的输出传送逻辑高(‘1’)，在由XOR门实现的比较器230的输出240处产生逻辑低(‘0’)。然而，如果在启用子集610a-c中的任何一个存在固定低，节点225将达不到Vddmin，AND门310产生逻辑低，使输出240变高，因此指示所述故障的存在。
为了识别引起该故障的子集，可以使测试模式A以滑动窗的方式移位通过测试控制器210，如测试模式B-E所示的。例如，如果固定低位于子集610b中，模式A和B将产生故障测试输出，而模式C和D将不会。从该信息能推断固定低故障存在于子集610b中。
类似地，可以通过同时启用比节点225至少达到Vddmin所需的子集更小数量的子集510a-e，发现固定高故障。例如，对于模式F，仅启用子集610a和610b，如果所述子集没有故障，这对于节点225而言不足以达到Vddmin。从而，AND门310将产生逻辑低，OR门650将产生逻辑高，并且比较器230的输出240同样传送逻辑高。然而，如果在子集610a和610b的至少一个中存在固定高，节点225将达到Vddmin，使AND门310的输出变高和输出240变低，因此指示所述故障的存在。通过应用先前说明的滑动窗方法，能将故障指定到单个子集。
当单独测试每个子集610a-e不可行时，比如，因为子集的数量太大，因为滑动窗方法减少了任何分段中检测固定故障需要的测试矢量的数量，该方法特别有用。
对于具有m子集610的IC，m为至少值3的正整数，需要同时开启的子集的数量为k，k为值1≤k≤m的整数。可使用滑动窗方法以检测给定的(m，k)的分段功率开关。仅检测电源开关的导通/断开功能，全1和全0两个模式就足够了。然而，对于单独失效段的最大诊断，窗大小w应等于k。以此为基础，可以计算对于给定的(m，k)功率开关所需的测试模式|Pm|的数量如下。
| P m | = m + 1 , ∀ k = 1 , or k = m
| P m | = 2 m , &ForAll; 1 < k < m
重要的是应指出，模式的数量不依赖于用于两个后续模式的窗之间的重叠q。基本上，需要具有k个0和(m-k)个1的p1个不同模式来检查在分段的任何一个中是否存在完全开路，而需要具有(k-1)个0和(m-k+1)个1的p2个不同模式来检查分段中的任何一个是否存在完全短路。为使使用滑动窗方法测试分段变得容易，模式应包括所需0和1的不间断运行。用于给定的(m，k)的所需模式集可通过启动m比特矢量来产生，该矢量的前k个比特为‘0’且(m-k)个比特为‘1’。为获得下一矢量，k个‘0’比特的序列需要循环地向右移位一个位置。移位操作需要执行m-1次以得到p1个不同测试模式。类似地，对于p2个模式，模式产生由m比特矢量开始，该矢量的前k-1个比特为‘0’且(m-k+1)个比特为‘1’。
对于k＝1的情况，p1为m，而p2为1，因为其对应于全1的模式。类似地，对于k＝m的情况，p1为1，而p2为m。因此，对于所述两个边界的情况，模式的总数量为m+1。另外，对于1<k<m的所有其它情况，p1和p2都为m，所以，需要2m个模式以测试功率开关。应指出，对于k和m的某些值，不可能指示单独的失效分段。例如，在k＝1和m>1的情况下，不可能检测m个分段中的哪一个具有可能的短路。类似地，对于k＝m的情况，针对可能的开路，不可能单独地诊断分段。对于分段中短路的最大诊断，k的值应为m-1；而对于分段中开路的最大诊断，k的值应为1。
图2、3、5和6图示了在电源线110和它的功能块130之间具有(头)开关115的IC的测试解决方法。显而易见，所述测试解决方法对于在功能块130和另一电源线120之间具有(尾)开关的IC同样有效。
在图2-6中，通过各个多路复用器的专用测试激活信号的应用来启用被测试的功率开关115和/或125。然而，需要强调，在测试模式中，也可通过来自控制器140的功能激活信号来启用所述开关。在这种情况下，不必将专用测试激活信号提供给开关115和/或125，并且可省略上述多路复用器，即，多路复用器220和/或420。例如，这可以通过使控制器140响应于来自受测试启用信号控制的测试控制器210的测试激活信号来实现。
应指出，上述实施例图解而非限制本发明，并且本领域技术人员能设计多个实施例而不偏离所附权利要求的范围。在权利要求中，任何放置在圆括号之间的参考符号不应被理解为限制权利要求。词“包含”并不排除权利要求中列出的元件或步骤之外的元件或步骤的存在。元件前的词“一个”或“一”不排除多个所述元件的存在。本发明可通过包括几个独立元件的硬件来实施。在列举了几个装置的设备权利要求中，所述装置中的一些装置可通过一个相同的硬件来体现。在互相不同的从属权利要求中叙述了某些措施的简单事实并不表明所述措施的组合不能产生有益效果。

Claims (18)

1.一种集成电路(200，300，400，500，600)，包括：
功能块(130)，通过开关装置(115，125)导电地耦合到电源线(110，120)；
选择装置(140，220，420)，响应于测试启用信号以激活开关装置(115，125)；和
评估装置(230)，具有耦合到参考信号源(215)的第一输入，并具有耦合到开关装置(115，125)和功能块(130)之间的节点(225)的第二输入，用于基于参考信号和来自所述节点(225)的信号来评估开关装置(115，125)的行为。
2.根据权利要求1所述的集成电路，其中评估装置包括用于比较参考信号和来自节点(225)的信号的比较器。
3.根据权利要求2所述的集成电路，其中比较器实现为逻辑门(230)。
4.根据权利要求3所述的集成电路，进一步包括另一逻辑门(310)，所述另一逻辑门(310)包括耦合到所述节点(225)的第一输入，耦合到另一参考信号源(315)的第二输入，和耦合到所述逻辑门(230)的输入的输出。
5.根据权利要求1至4中任一项所述的集成电路，其中评估装置包括耦合到集成电路的输出的移位寄存器。
6.根据权利要求1至5中任一项所述的集成电路，其中选择装置包括多路复用器(220)，所述多路复用器(220)具有用于接收测试激活信号的第一输入，用于接收功能激活信号的第二输入和耦合到选择装置(115，125)的输出。
7.根据权利要求1至6中任一项所述的集成电路(500，600)，其中开关装置(115，125)包括在电源线(110)和功能块(130)之间的并联的多个晶体管，所述选择装置(220)耦合到各个晶体管的每一个的栅极。
8.根据权利要求7所述的集成电路，其中选择装置包括响应于测试启用信号的多个多路复用器(220a-e)，每个所述多路复用器(220a-e)具有：
用于接收测试激活信号的第一输入；
用于接收功能激活信号的第二输入，和
耦合到所述多个晶体管的子集(610a-e)的输出。
9.根据上述权利要求中任一项所述的集成电路，进一步包括：
测试配置装置(210)，用于给选择装置(220)提供测试启用信号，所述测试配置装置(210)包括参考信号源(215)。
10.根据权利要求9所述的集成电路，其中所述测试配置装置(210)实现为移位寄存器。
11.根据权利要求1所述的集成电路，其中：
所述集成电路包括多个功能块(130)，每个功能块通过各个开关装置(115，125)耦合到电源线(110，120)；
所述选择装置包括用于在集成电路的功能模式期间选择各个开关装置(115)的子集的控制器(140)，所述控制器(140)响应于位模式以在集成电路的测试模式中选择所述子集。
12.根据上述权利要求中任一项所述的集成电路(400)，其中功能块(130)通过另一开关装置(125)耦合到另一电源线(120)，所述集成电路进一步包括：
另一选择装置(420)，响应于测试启用信号以激活所述另一开关装置(125)；和
另一评估装置(430)，具有耦合到第二另一参考信号源(415)的第一输入，并具有耦合到所述另一开关装置(125)和功能块(130)之间的另一节点(425)的第二输入，用于基于第二另一参考信号和来自所述另一节点的信号来评估所述另一开关装置(125)的行为。
13.根据权利要求12所述的集成电路，其中所述另一选择装置(420)响应于另一测试配置装置(410)。
14.根据权利要求12或13所述的集成电路，进一步包括测试输出(470)和测试输出选择装置(460)，所述测试输出选择装置(460)具有：耦合到评估装置(230)的输出(240)的第一输入，耦合到另一评估装置(430)的输出(440)的第二输入，和耦合到测试输出(470)的输出。
15.一种测试集成电路(200，300，400，500，600)的方法，所述集成电路(200，300，400，500，600)包括：
功能块(130)，通过开关装置(115，125)导电地耦合到电源线(110，120)；
选择装置(140，220，420)，响应于测试启用信号以激活开关装置(115，125)；和
评估装置(230)，具有耦合到参考信号源(215)的第一输入，并具有耦合到开关装置(115，125)和功能块(130)之间的节点(225)的第二输入，用于基于参考信号和来自节点(225)的信号来评估开关装置(115，125)的行为，所述方法包括：
将测试启用信号提供给选择装置(220)；
将参考信号提供给评估装置(230)；
取回来自节点(225)的信号；和
根据参考信号和来自节点(225)的信号来确定测试结果。
16.根据权利要求15所述的方法，其中确定所述测试结果包括比较参考信号和来自节点(225)的信号。
17.根据权利要求15或16所述的方法，其中开关装置包括在电源线(110)和功能块(130)之间的并联的多个晶体管，所述选择装置(220)耦合到各个晶体管的每一个的栅极，所述选择装置包括响应于测试启用信号的多个多路复用器(220a-e)，每个多路复用器(220a-e)具有：
用于接收测试启用信号的第一输入；
用于接收功能激活信号的第二输入，和
耦合到多个晶体管的子集(610a-e)的输出；所述方法进一步包括：
将测试激活信号提供给所述多路复用器的子集；
确定测试结果；
将测试激活信号提供给所述多路复用器的另一子集，所述子集和所述另一子集部分重叠；和
根据参考信号和来自节点(225)的信号来确定另一测试结果。
18.根据权利要求17所述的方法，进一步包括：基于测试结果和另一测试结果之间的差异，在多个晶体管的子集(610a-e)中的一个中定位故障。
CNA2007800020639A 2006-01-09 2007-01-05 可测试的集成电路及集成电路的测试方法 Pending CN101365956A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP06100148 2006-01-09
EP06100148.3 2006-01-09

Publications (1)

Publication Number Publication Date
CN101365956A true CN101365956A (zh) 2009-02-11

Family

ID=38162195

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007800020639A Pending CN101365956A (zh) 2006-01-09 2007-01-05 可测试的集成电路及集成电路的测试方法

Country Status (5)

Country Link
US (1) US20100231252A1 (zh)
EP (1) EP1977262A2 (zh)
JP (1) JP2009523229A (zh)
CN (1) CN101365956A (zh)
WO (1) WO2007080527A2 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102375113A (zh) * 2010-08-11 2012-03-14 普诚科技股份有限公司 用于模拟测试模块的控制电路及控制系统
CN101923133B (zh) * 2010-01-21 2012-11-07 上海大学 集成电路片上系统核间连线故障的测试系统和方法
CN102928774A (zh) * 2012-11-15 2013-02-13 福建一丁芯光通信科技有限公司 用于混合信号集成电路的可测性电路
CN102955128A (zh) * 2011-08-12 2013-03-06 Nxp股份有限公司 功率开关测试设备和方法
CN105720966A (zh) * 2014-12-18 2016-06-29 马维尔国际贸易有限公司 具有备用电路单元的集成电路
CN105891703A (zh) * 2014-12-22 2016-08-24 飞思卡尔半导体公司 用于集成电路的非常低电压和偏置的扫描测试的测试电路

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5322346B2 (ja) * 2007-06-07 2013-10-23 株式会社半導体エネルギー研究所 半導体装置
JP5157313B2 (ja) 2007-08-15 2013-03-06 富士通株式会社 半導体装置
US7944285B1 (en) * 2008-04-09 2011-05-17 Cadence Design Systems, Inc. Method and apparatus to detect manufacturing faults in power switches
EP2366111A1 (en) 2008-11-13 2011-09-21 Nxp B.V. Testable integrated circuit and test method therefor
TWI408390B (zh) * 2010-06-25 2013-09-11 Princeton Technology Corp 用於類比量測模組之控制電路與相關控制模組
US8829932B2 (en) * 2010-07-23 2014-09-09 Fairchild Semiconductor Corporation No pin test mode
CN102156259B (zh) * 2011-04-02 2013-07-03 北京大学深圳研究生院 一种集成电路的测试方法及一种集成电路
US9134395B2 (en) * 2012-03-07 2015-09-15 Freescale Semiconductor, Inc. Method for testing comparator and device therefor
JP6225541B2 (ja) * 2013-07-29 2017-11-08 富士通株式会社 半導体装置
CN104678240B (zh) * 2013-12-03 2019-03-29 恩智浦美国有限公司 用于在多个电力模式中测试电源的电路
JP6174506B2 (ja) * 2014-03-14 2017-08-02 株式会社豊田中央研究所 電極対と駆動回路を備えている電気機器
US10527503B2 (en) 2016-01-08 2020-01-07 Apple Inc. Reference circuit for metrology system
US10936037B2 (en) * 2016-04-07 2021-03-02 Dell Products L.P. Multi-power rail power supply unit mismatch detection system
US10591541B2 (en) * 2018-08-13 2020-03-17 Micron Technology, Inc. Comparator
US11204384B1 (en) * 2018-09-21 2021-12-21 Apple Inc. Methods and systems for switchable logic to recover integrated circuits with short circuits

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5793126A (en) * 1995-11-29 1998-08-11 Elantec, Inc. Power control chip with circuitry that isolates switching elements and bond wires for testing
JP3904737B2 (ja) * 1998-08-18 2007-04-11 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3720271B2 (ja) * 2001-03-22 2005-11-24 株式会社ルネサステクノロジ 半導体集積回路装置
US6798286B2 (en) * 2002-12-02 2004-09-28 Broadcom Corporation Gain control methods and systems in an amplifier assembly
US7080341B2 (en) * 2003-09-09 2006-07-18 Robert Eisenstadt Apparatus and method for integrated circuit power management
US7365596B2 (en) * 2004-04-06 2008-04-29 Freescale Semiconductor, Inc. State retention within a data processing system

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101923133B (zh) * 2010-01-21 2012-11-07 上海大学 集成电路片上系统核间连线故障的测试系统和方法
CN102375113A (zh) * 2010-08-11 2012-03-14 普诚科技股份有限公司 用于模拟测试模块的控制电路及控制系统
CN102375113B (zh) * 2010-08-11 2014-08-27 普诚科技股份有限公司 用于模拟测试模块的控制电路及控制系统
CN102955128A (zh) * 2011-08-12 2013-03-06 Nxp股份有限公司 功率开关测试设备和方法
CN102928774A (zh) * 2012-11-15 2013-02-13 福建一丁芯光通信科技有限公司 用于混合信号集成电路的可测性电路
CN102928774B (zh) * 2012-11-15 2014-12-10 福建一丁芯光通信科技有限公司 用于混合信号集成电路的可测性电路
CN105720966A (zh) * 2014-12-18 2016-06-29 马维尔国际贸易有限公司 具有备用电路单元的集成电路
CN105891703A (zh) * 2014-12-22 2016-08-24 飞思卡尔半导体公司 用于集成电路的非常低电压和偏置的扫描测试的测试电路
CN105891703B (zh) * 2014-12-22 2020-06-30 恩智浦美国有限公司 用于集成电路的非常低电压和偏置的扫描测试的测试电路

Also Published As

Publication number Publication date
WO2007080527A3 (en) 2007-10-18
WO2007080527A2 (en) 2007-07-19
US20100231252A1 (en) 2010-09-16
JP2009523229A (ja) 2009-06-18
EP1977262A2 (en) 2008-10-08

Similar Documents

Publication Publication Date Title
CN101365956A (zh) 可测试的集成电路及集成电路的测试方法
CN209231464U (zh) 集成电路
US7675308B1 (en) Test circuit and test method for power switch
KR19980071048A (ko) 웨이퍼와, 테스트 시스템 및 그 실행 방법과, 데이터프로세서 및 그 검사 방법
EP1943534B1 (en) Analog ic having test arrangement and test method for such an ic
CN101512361A (zh) 可测试集成电路和ic测试方法
US8006152B2 (en) Scan chain fail diagnostics
CN104076194B (zh) 测试集成电路封装件的输出短路电流
CN105631077A (zh) 具有增大的故障覆盖率的集成电路
US10481204B2 (en) Methods and systems to measure a signal on an integrated circuit die
EP2038668A2 (en) Semiconductor device with test structure and semiconductor device test method
Coyette et al. Automated testing of mixed-signal integrated circuits by topology modification
US7539589B2 (en) Testing radio frequency and analogue circuits
US7688100B2 (en) Integrated circuit and a method for measuring a quiescent current of a module
Sunter et al. Contactless digital testing of IC pin leakage currents
EP3290934A1 (en) Scan circuitry with iddq verification
CN100516910C (zh) 用于iddq电流测量的可热切换型电压总线
US5581563A (en) Design for testability technique of CMOS and BICMOS ICS
JP2009188371A (ja) 半導体装置及びその評価方法
US6411115B2 (en) Apparatus for testing a semiconductor and process for the same
Venkataraman et al. Diagnosis of Scan Logic and Diagnosis Driven Failure Analysis
Garbolino et al. Detection, localisation and identification of interconnection faults using MISR compactor
WO2008044183A2 (en) Integrated circuit with iddq test facilities and ic iddq test method
TW576924B (en) Method for testing integrated circuits
US20170010320A1 (en) Reducing test time and system-on-chip (soc) area reduction using simultaneous clock capture based on voltage sensor input

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090211