JP2009523229A - テスト可能な集積回路およびｉｃテスト法 - Google Patents

Abstract

集積回路（２００）が１つ以上のスイッチ（１１５）を介して供給レール（１１０）に導電的に連結された機能ブロック（１３０）を備えている。このＩＣは、ＩＣのテストモードで１つ以上のスイッチ（１１５）を作動するためのテストイネーブル信号に応答する選択手段（２２０）と、比較器（２３０）などの評価手段を備え、この評価手段は、基準信号源（２１５）に連結された第１入力部および１つ以上のスイッチ（１１５）と機能ブロック（１３０）との間のノード（２２５）に連結された第２入力部を有し、基準信号およびノード（２２５）からの信号に基づいて１つ以上のスイッチ（１１５）の動作を評価する。このようにして、本発明は、電源スイッチをテストするためのテスト容易化設計ソリューションを提供する。

Description

本発明は、切換手段を介して供給レールに導電的に連結された機能ブロックを備える集積回路（ＩＣ）、およびこのようなＩＣをテストする方法に関する。

今日では、ＩＣは典型的には多くの機能を果たすことができる。例えばシステム・オン・チップ（ＳｏＣ）の場合のように、独立した複数の機能が独立した機能ブロックに含まれていてもよい。継続的にＩＣの複雑さが増大していることにより、典型的にはＩＣによる電力消費の増大に結びついている。この電力消費の一部は、電源が入っているが作動していない機能ブロックによって引き起こされる場合もある。このことは、ＩＣの電源供給に用いられるバッテリーの耐用寿命に不利な場合がある。

この問題に対する解決策は、スイッチ、例えば、電力トランジスタを機能ブロックと供給レールとの間に配置することである。機能ブロックの機能性が必要とされた場合にはコントローラがスイッチを作動する。このようにして、非作動状態の機能ブロックは電源を切られた状態に保持され、これにより、ＩＣの電力消費が減じられる。

このようなスイッチは、ＩＣの製造段階でテストし、正確に機能することを確保する必要がある。スイッチをテストするための解決策が、ＰＣＴ特許出願国際公開第０１／１８１９３７号パンフレットにおいて提案されている。テストコントローラの制御下におかれた２つの切換トランジスタがＩＣの２つの外部端子間に並列して配置される。テスト中には、３つの測定が行われ、そのうちの１つの測定は両方のトランジスタがスイッチオンされた状態で行われ、２つの測定はトランジスタのいずれか一方がスイッチオンされた状態で行われ、切換トランジスタの抵抗値が測定値から引き出される。この抵抗値は、トランジスタが規定に従って動作しているか否かを示す。
国際公開第０１／１８１９３７号パンフレット

しかしながら、この発明の欠点は、少なくともテスト中には外部端子によってアクセス可能なスイッチに限定されていることである。このことは、供給レールと機能ブロックとの間に連結されたスイッチの場合に必ずしもあてはまるわけではない。さらに、従来技術の解決策では並列したスイッチが存在している必要があり、このこともこの方法の適用性を制限する。

本発明は、ＩＣおよびこのようなＩＣのためのテスト法において、とりわけ、このようなスイッチをテストするために外部端子間に並列スイッチが存在している必要のないものを提案することである。

本発明の第１の実施態様によれば、冒頭に述べたＩＣにおいて、ＩＣは、切換手段を作動させるためにテストイネーブル信号に応答する選択手段と、基準信号源に連結された第１入力部および切換手段と機能ブロックとの間のノードに連結された第２入力部を有し、基準信号およびノードからの信号に基づいて切換手段の動作を評価する評価手段をさらに備えたＩＣが提供される。本発明は、ＩＣに関するテスト容易化設計（ＤｆＴ）ソリューションを提供し、これにより、外部コネクタによって、切換手段、例えばｎＭＯＳまたはｐＭＯＳトランジスタなどのスイッチまたは並列する複数のスイッチに直接にアクセス可能である必要がなくなる。基準信号の使用により、切換手段のオン・チップ分析が容易になる。

好ましい実施形態では、評価手段は基準信号とノードからの信号とを比較するための比較器を備えている。このような比較器を、論理ゲート、例えば、ＸＯＲゲートなどの排他的論理ゲートとして実施することができる。選択手段により供給されるテスト作動信号と基準信号とが同じ信号である場合には、論理ゲートは、テスト作動信号によって感知された故障が誤りであることを明らかにすることができない。このため、ノードに連結された第１入力部と、さらなる基準信号源に連結された第２入力部と、論理ゲートの入力部に連結された出力部とを備えるさらなる論理ゲートなど、ノードに連結されたさらなるテスト点が付加されてもよい。このテスト点は、これらの故障の検出を容易にする。

代替的には、評価手段は、オフ・チップ評価を容易にするために集積回路の出力部に連結されたシフトレジスタを備えていてもよい。好ましくは、シフトレジスタはＩＥＥＥ１１４９．１またはＩＥＥＥ１５００に準拠するテストアクセスポート（ＴＡＰ）コントローラの制御下にあり、これらの規格に準拠するシフトレジスタである。

面積効率のよい実施形態では、選択手段は、テスト作動信号を受信するための第１入力部と、機能作動信号を受信するための第２入力部と、選択手段に連結された出力部とを有するマルチプレクサを備えていてもよい。切換手段が、供給レールと機能ブロックとの間に、並列する複数のトランジスタを備えている場合には、選択手段は複数のマルチプレクサを備えていてもよく、それぞれのマルチプレクサはテストイネーブル信号に対して応答する。それぞれのマルチプレクサは、テスト作動信号を受信するための第１入力部と、機能作動信号を受信するための第２入力部と、複数のトランジスタのサブセットに連結された出力部とを有している。このようにして、故障が検出された場合には、この故障の原因をトランジスタの１つのサブセットにまで定めることができ、これにより、故障の場所に関するより詳細な情報が得られる。

さらにＩＣは、テストイネーブル信号を選択手段に供給するためのテスト構成手段を備えており、テスト構成手段は、基準信号源を備えている。このようにして、基準信号も構成することができる。このようなテスト構成手段は、シフトレジスタ、好ましくはＩＥＥＥ１１４９．１またはＩＥＥＥ１５００に準拠するシフトレジスタとして実施されてもよく、これにより、ＩＣのテスト装置に対して容易なアクセスが得られる。

代替的には、集積回路が複数の機能ブロックを備え、それぞれの機能ブロックがそれぞれの切換手段を介して供給レールに連結されている場合には、選択手段は、集積回路の機能モード中にそれぞれの切換手段のサブセットを選択するためのコントローラを備えていてもよく、このコントローラは、集積回路テストモードでサブセットを選択するためのビットパターンに応答する。このようなビットパターンを、テストバスまたはシフトレジスタを介して供給してもよい。これにより、機能モードにおける切換手段のためのコントローラがテストのためにも用いられる実施形態が得られる。これは面積効率のよい実施形態である。

前述の実施形態に加えて、１つ以上の機能ブロックがさらなる切換手段（いわゆる「ヘッダ・フッタスイッチ」を介してさらなる供給レールに連結されてもよい。このようなアーキテクチャでは、さらに集積回路は、さらなる切換手段を作動させるためのテストイネーブル信号に応答するさらなる選択手段と、さらなる評価手段とを備え、この評価手段は、第２のさらなる基準信号源に連結された第１入力部、およびさらなる切換手段と機能ブロックとの間のさらなるノードに連結された第２入力部を有し、第２のさらなる基準信号およびさらなるノードからの信号に基づいてさらなる切換手段の動作を評価する。これにより、ヘッダおよびフッタスイッチの両方のテストが容易になる。

さらなる選択手段がさらなるテスト構成手段に対して応答しもよいし、またはテスト構成手段に対して応答してもよい。

テスト構成手段およびさらなるテスト構成手段は、単一のテスト構成手段、例えば単一のシフトレジスタに組み込まれていてもよい。単一のシフトレジスタは、両方のテスト構成手段に単一の通信路、例えばＴＡＰのテストデータ入力ピンなどの単一ピンによってアクセスできるという利点を有している。

有利には、ＩＣはさらにテスト出力部、例えばＴＡＰのテストデータ出力ピンなどの出力ピン、およびテスト出力選択手段を備え、このテスト出力選択手段は、評価手段の出力部に連結された第１出力部と、さらなる評価手段の出力部に連結された第２出力部と、テスト出力部に連結された出力部とを有する。これにより、評価手段およびさらなる評価手段のいずれか一方を選択することが容易になる。テスト出力選択手段は、選択手段またはさらなる選択手段のいずれか一方に対して応答するマルチプレクサとして実施されていてもよい。

本発明の別の実施態様によれば、切換手段を介して供給レールに導電的に連結された機能ブロックと、切換手段を作動させるためのテストイネーブル信号に対して応答する選択手段と、基準信号源に連結された第１入力部および切換手段と機能ブロックとの間のノードに連結された第２入力部を有し、基準信号およびノードからの信号に基づいて切換手段を評価する評価手段を有する集積回路をテストする方法において、選択手段にテストイネーブル信号を供給し、基準信号を評価手段に供給し、ノードから信号を引き出し、基準信号およびノードからの信号からテスト結果を決定することを含むテスト方法が提供される。

この方法は、本発明のテスト容易性アーキテクチャを用い、このアーキテクチャと同じ利点を得る。好ましい実施形態では、テスト結果を決定するステップは、基準信号とノードからの信号とを比較することを含む。このことは、オン・チップまたはオフ・チップで行うことができる。

次に添付の図面を参照した非限定的な実施例を用いて本発明をより詳細に説明する。

図面は概略的なものにすぎず、縮尺比通りには示されていない。同じまたは類似の部分を示すためには図面を通して同じ参照番号を用いる。

図１に示したＩＣ部分は、本発明を用いることができるＩＣの実施例である。ＩＣ１００は、供給レール１１０、例えば供給電圧（Ｖ_ＤＤ）レール、さらなる供給レール１２０、例えばグラウンド、および供給レール１１０とさらなる供給レール１２０との間に連結された機能ブロック１３０を有している。この機能ブロック１３０は、コントローラ１４０の制御下に、スイッチ１１５によって供給レール１１０から、かつスイッチ１２５によってさらなる供給レール１２０から選択的に分離することができる。破線で示すように、コントローラ１４０はスイッチ１１５および／またはスイッチ１２５を個々に制御するように構成されており、このようなブロックが作動モードまたは待機モードなどの非作動モードになった場合に個々の機能ブロック１３０を有効化または無効化する（すなわち、電源を入れるか、または電源を切る）。このようなＩＣは、複数の電圧アイランド、すなわち、複数の機能ブロック、例えば個々に制御可能な電圧供給源を備えるＩＰコアを有しているものとして言及されることがある。

図１は、機能ブロック１３０と両方の供給レールとの間にヘッダおよびフッタスイッチを有するＩＣを示しているが、以下により詳細に示すように、代替的な装置、例えば機能ブロック１３０と供給レール１１０との間のスイッチ１１５のみを備えている装置、機能ブロック１３０と供給レール１２０との間のスイッチ１２５のみを備えている装置、またはそれぞれの機能ブロック１３０と供給レールとの間に並列して複数のスイッチ（図示していない）を備えている装置も本発明の用途に同様に適していることを理解されたい。

図２は、ＩＣ２００の一部を示している。このＩＣ２００は、電源ライン１１０と機能ブロック１３０との間のスイッチ１１５をテストするためのテストハードウェアを含む。明確にするためにのみ単一の機能ブロック１３０が示されていることがわかる。すなわち、典型的には、ＩＣ２００は複数の機能ブロック１３０を有し、これらのブロックの少なくとも１つのサブセットが、スイッチ１１５のような１つ以上のスイッチによってそれぞれ対応する供給レールに接続されている。スイッチ１１５の正確な実装は本発明にとって決定的に重要ではない。スイッチ１１５は適宜なトランジスタ、例えばｐＭＯＳトランジスタによって実施してもよいし、または、他の周知のスイッチ実装により実施してもよい。しかしながら、簡潔にするために、以下の図面はｐＭＯＳトランジスタとして実装されたスイッチ１１５を備えたものとして示す。

トランジスタ１１５をテスト可能にするために、ＩＣ２００はマルチプレクサ（ＭＵＸ）２２０を含む。マルチプレクサの出力部は、トランジスタ１１５のゲートに連結されている。ＭＵＸ２２０はトランジスタ１１５のための機能作動信号を受信するために上述のコントローラ１４０に連結された第１入力部と、トランジスタ１１５のためのテスト作動信号を受信するためにテストコントローラ２１０に連結された第２入力部とを有している。ＭＵＸ２２０の適切な入力部が、テストコントローラ２１０によってＭＵＸ２２０の制御端子に供給されたテストイネーブル信号により選択される。テストコントローラ２１０は、テストイネーブル信号およびテスト作動信号の両方をＭＵＸ２２０に供給するように構成されたシフトレジスタとして実施されていてもよい。これにより、スイッチ１１５のテストと並行したビットパターンのシフトが容易になる。

代替的には、テストイネーブル信号は、ＩＣ２００の入力部（図示しない）からＭＵＸ２２０に転送されてもよいし、または、テストコントローラ２１０は、ＭＵＸ２２０にテストイネーブル信号を供給するために、好ましくはＩＥＥＥ１１４９．１に準拠したＴＡＰコントローラをさらに備えていてもよい。ＭＵＸ２２０の制御端子は、微弱プルアップまたはプルダウン信号発生器、例えばプルアップまたはプルダウントランジスタに連結されていてもよく、これにより、テストイネーブル信号が存在しない場合にＭＵＸ２２０の適切な入力部が選択されることが確保される。

さらにＩＣ２００は、基準信号源２１５からの基準信号と、トランジスタ１１５と機能ブロック１３０との間のノード２２５から引き出された信号とを比較するための比較器２３０を備えている。基準信号は、テストコントローラ２１０または別の適当な信号源から供給されてもよい。図２では、基準信号はトランジスタ１１５のテスト作動信号と同じ信号である。これは非限定的な実施例でしかなく、基準信号は、テスト作動信号とは異なる信号であってもよい。

図２では、比較器２３０は排他的ＯＲ（ＸＯＲ）論理ゲートとして実装されているが、別のタイプの論理ゲートを使用した実装、または例えば差動増幅器または他の閾値比較に基づいた回路を用い、閾値が基準信号源２１５により供給される、より精巧な実装も同等に実施可能である。後者の実装は、スイッチ１１５の抵抗値もテストされる必要がある場合には有益な場合がある。例えば、スイッチ１１５に印加される電圧が高すぎて許容はできないが、確実な縮退故障としてふるまうには低すぎる場合には、比較器に基づく論理ゲートがこの故障をピックアップしない場合もあり、所定の閾電圧に基づいたより精密な検出が要求される場合もある。

比較器２３０は、生じた信号を出力部２４０に供給するように構成されている。出力部２４０はシフトレジスタ（図示しない）に接続されていてもよい。このシフトレジスタでは、ＩＣ２００の種々異なった機能ブロックのスイッチ１１５のテスト結果が収集されるか、またはＩＣ２００の出力ピン（図示しない）に供給されてもよい。

表Ｉによれば、テストモードでは、２つのテストパターンが提供される。

第１のパターンは、ＭＵＸ２２０のテスト作動信号入力部を選択し、この入力部を論理ハイにし、これによりｐＭＯＳトランジスタ１１５をスイッチオフする。結果として、ノード２２５は、さらなる電源レール１２０の電位に連結される、すなわち、接地されるべきであり、比較器２３０は、基準信号のための論理ハイの値およびノード２２５から引き出された論理ローの値に基づき論理ハイを生成するべきである。しかしながら、トランジスタ１１５がハイで縮退故障した場合には、ノード２２５は同様に論理ハイを生成し、これにより、比較器２３０は論理ローを生成する。したがって、このパターンはスイッチ１１５に対してハイの縮退故障を検出する。

第２のパターンも同様にＭＵＸ２２０のテスト作動信号入力部を選択するが、この入力部を論理ローにし、これにより、ｐＭＯＳトランジスタ１１５をスイッチオンする。結果として、ノード２２５は、電源レール１１０の電位、すなわち、Ｖ_ｄｄに連結されるべきであり、比較器２３０は、基準信号のための論理ローの値およびノード２２５から引き出された論理ハイの値に基づき論理ハイを生成するべきである。しかしながら、トランジスタ１１５がローで縮退故障した場合には、ノード２２５は同様に論理ローを生成し、これにより、比較器２３０は論理ローを生成する。したがって、このパターンはスイッチ１１５に対してローの縮退故障を検出する。

これらの２つのテストパターンを所定の順序で用いると有利である。第２のテストパターンによりテストシーケンスを開始すると機能ブロック１３０が充電され、第１のテストパターンの引き続く適用は、機能ブロック１３０および関連ノード２２５の充電が漏出するまで遅延される必要があり、これにより、スイッチ１１５のためのテスト時間を不要に延長してしまう。

前述のテストパターンを使用することにより、トランジスタ１１５を正常に機能させるために比較器２３０は常に論理ハイになることがわかる。しかしながら、比較器２３０の出力部がハイで縮退故障した場合にはトランジスタ１１５が不正確に機能していることを検出することはできない。この理由から、トランジスタを正常に機能させるためには、出力部２４０で縮退故障をピックアップできるように比較器２３０の出力部を論理ローにできることが望ましい。

このことは、図３に示すＩＣ３００で実施されている。論理ＡＮＤゲート３１０が、ノード２２５と比較器２３０との間の導電経路に挿入されており、ＡＮＤゲート３１０の第２入力部は、さらなる基準信号源３１５に連結されている。さらなる基準信号源３１５は、さらなる基準信号を受信するためにテストコントローラ２１０に連結されていてもよい。これにより、ＩＣ３００に付加的なテスト点が提供され、このことは出力部２４０におけるハイの縮退故障の検出を容易にする。例えば、テストイネーブル信号がハイであり、基準信号およびさらなる基準信号の両方がローであるテストパターンを設けることにより、出力部２４０を論理ローにさせることができ、これにより、出力部２４０におけるハイの縮退故障の検出が容易になる。ＩＣ３００の付加的なテスト点を他の方法で、例えば、他の種類の論理ゲートを用いて実装してもよいことが当業者には明らかであろう。

図４は、それぞれ対応する供給レール１１０および１２０と機能ブロック１３０との間にヘッダスイッチ１１５およびフッタスイッチ１２５の両方を有するＩＣのための、本発明によるテストソリューションの実施形態を示している。図３の装置に対して付加的に、図４のＩＣ４００は、さらなるＭＵＸ２２０を有しており、このＭＵＸ２２０は、スイッチ１２５の制御端子、例えばｎＭＯＳトランジスタのゲートに連結された出力部を有する。さらなるＭＵＸ４２０は、トランジスタ１２５のために機能作動信号を受信するための上記コントローラ１４０に連結された第１入力部と、トランジスタ１２５のためのさらなるテスト作動信号を受信するためのさらなるテストコントローラ４１０に連結された第２入力部を有している。さらなるＭＵＸ４２０の適当な入力部が、さらなるテストコントローラ４１０によってさらなるＭＵＸ４２０の制御端子に供給されたテストイネーブル信号によって選択される。

さらなるテストコントローラ４１０は、テストイネーブル信号およびさらなるテスト作動信号の両方をさらなるＭＵＸ４２０に供給するように構成された独立したシフトレジスタとして実装されていてもよい。代替的には、テストコントローラ２１０は、さらなるテストコントローラ４１０を含んでいてもよく、ＴＡＰコントローラの制御下の単一シフトレジスタとして実装されていてもよい。独立したテストコントローラ、例えば独立したシフトレジスタを有していることの利点は、より短いビットパターンを用いることができることである。これにより、スイッチ１１５および１２５をテストするために必要となる全般的なテスト時間が減じられる。しかしながら、このことを容易にするためには付加的なテストデータ入力チャンネル（図示しない）がＩＣ４００に存在している必要がある。

図２につき説明した前述の代替形態は同等に実施可能であるが、さらにＩＣ４００は、再びＸＯＲゲートとして実装された付加的な比較器４３０を備え、この比較器４３０は、機能ブロック１３０とトランジスタ１２５との間のさらなるノード４２５に連結された第１入力部、および第２のさらなる基準信号源４１５に連結された第２入力部を有している。この第２入力部は、さらなるテストコントローラ４１０に連結されていてもよい。随意に、付加的なテスト点、例えばＡＮＤゲート４５０が、さらなるノード４２５と比較器４３０との間の経路に存在していてもよく、この場合、ＡＮＤゲート４５０は、上述のように比較器４３０の出力部４４０におけるハイの縮退故障の検出を容易にする第３のさらなる基準信号源４４０に連結された入力部を有している。

図４では、第２のさらなる基準信号とさらなるテスト作動信号とは同じ信号であるが、このことは必要ではない。選択的な第２のさらなるＭＵＸ４６０が、出力部２４０に連結された第１入力部と、出力部４４０に連結された第２入力部と、ＩＣ４００の出力ピン４７０に連結された出力部とを有している。代替的には、第２のさらなるＭＵＸ４６０の出力部は、シフトレジスタ（図示しない）に連結され、これにより、複数機能ブロックの複数スイッチを並行してテストし、テスト結果を直列にシフトアウトすることが容易になる。第２のさらなるＭＵＸ４６０の制御端子は、図示のようにテストコントローラ２１０に連結されているか、またはさらなるテストコントローラ４１０に連結されているか、またはテストコントローラ２１０および／またはさらなるテストコントローラ４１０を制御するためのＴＡＰコントローラ（図示しない）に連結されていてもよい。

比較器２３０および４３０の出力部は、ＩＣ２００のそれぞれ対応する出力部またはシフトレジスタに直接に連結されていてもよい。これにより、スイッチ１１５および１２５の並行したテストが容易になるが、これらのスイッチは機能ブロック１３０によって導電的に連結されているので、このことがそれぞれ対応するスイッチのために同時に用いることができるテストパターンに関する制限をもたらすことがわかるであろう。このため、第２のＭＵＸ４６０の存在と組み合わせてスイッチ１１５およびさらなるスイッチ１２５の連続したテストを行うことが好ましい。

図５は、供給レール１１０と機能ブロック１３０との間の分割された電源スイッチ１１５を有するＩＣ５００のためのテスト配置を示している。分割された電源スイッチ、すなわち、供給レール１１０と機能ブロック１３０との間に並列して設けられた複数のスイッチを使用することは、単一の電源スイッチ１１５を有するＩＣに比べてより小さいスイッチを用いることができるという利点を有する。また、機能ブロック１３０の出力を徐々に上げることも容易になり、これにより、機能ブロック１３０の急激な出力上昇により引き起こされる電源供給電圧の降下が防止される。

ＩＣ５００は、４つのスイッチ１１５、例えばｐＭＯＳトランジスタ１１５の第１サブセット５１０ａおよび第２サブセット５１０ｂを有している。サブセット毎のスイッチ１１５の数およびサブセットの数は、非限定的な例でしかない。他の数も同等に実施可能である。第１サブセット５２０ａのトランジスタは、第１のＭＵＸ２２０ａの出力部に連結されたゲートを有し、第２サブセット５１０ａのトランジスタは、第２のＭＵＸｂの出力部に連結されたゲートを有する。第１のＭＵＸ２２０ａおよび第２のＭＵＸ２２０ｂの制御端子は、テストイネーブル信号に対して応答し、コントローラ１４０からのそれぞれの機能作動信号に連結された第１入力部と、テストコントローラ２１０からのそれぞれのテスト作動信号に連結された第２入力部とを有する。それぞれのテスト作動信号は、スイッチ１１５の少なくとも１つのサブセットの作動を示すＯＲゲート５５０にも供給される。比較器２３０は、ＯＲゲート５５０の出力部に連結された入力部と、随意にＡＮＤゲート３１０を介してノード２２５に連結された別の入力部とを有し、これにより、上述のように、比較器２３０の出力部２４０におけるハイの縮退故障の検出が容易になる。

図６では、ＩＣ６００がスイッチ１１５の５つのサブセット６１０ａ〜６１０ｅを有し、サブセット毎のスイッチのゲートは、それぞれのマルチプレクサ２２０ａ〜２２０ｅにより制御される。それぞれのＭＵＸ２２０ａ〜２２０ｅの制御端子は、テストイネーブル信号に対して応答し、それぞれのＭＵＸ２２０ａ〜２２０ｅは、テストコントローラ２１０からそれぞれのテスト作動信号を受信し、かつ各コントローラ１４０（図６には示していない）からのそれぞれの機能作動信号を受信するように構成されている。５つのサブセット６１０ａ〜６１０ｅが存在しているので、ＩＣ６００は、スイッチ１１５の１つのサブセットに対して少なくとも１つのテスト作動信号が供給されていることを示す５つの入力ＯＲゲート６５０を備えている。一般にＯＲゲート５５０および６５０の入力部の数は、スイッチ１１５のサブセットの数に一致する。この点で、ＯＲゲート５５０および６５０は、適宜な論理ゲートの非限定的な実施例として用いられることを強調しておく。他のタイプの論理ゲート、例えばＡＮＤゲートを使用することも可能である。

図５および図６のテスト装置では、テスト中にノード２２５の電位が少なくともＶｄｄの最小値（Ｖ_{ｄｄｍｉｎ}）、例えばＶ_ｄｄ／２であり、これにより、比較器２３０、例えばＸＯＲゲート２３０がテスト中のサブセットの正確な評価を確実に行うように配慮する必要がある。換言すれば、ノード２２５の電位が少なくともＶ_{ｄｄｍｉｎ}でなければならない場合には、動作中のサブセットのオン抵抗値は機能ブロック１３０のオン抵抗値を超過しなくてもよい。このことはＩＣ５００およびＩＣ６００の設計段階で、例えば、サブセット毎のスイッチ１１５の数を適切に選択し、テストベクトル毎に作動されるサブセットの数を適切に選択することによって、考慮する必要がある。

さらに機能ブロック１３０の抵抗値、すなわち、機能ブロックの動作は、Ｖ_{ｄｄｍｉｎ}を下回る電位値をもたらす場合もあるノード２２５の電位変動を回避するために、テスト中には一定不変に維持される必要がある。このことは、例えば、機能ブロック１３０の内部走査チェーン（図示しない）により全て１または全て０のテストベクトルをシフトし、機能ブロック１３０を安定状態に維持し、電源スイッチテスト中に機能ブロック１３０の機能クロック（図示しない）をゲート制御することにより達成することができる。機能ブロック１３０の実際の抵抗値が、テスト中に選択（作動）されるスイッチ１１５の数を決定する。

表ＩＩは、ＩＣ５５０のテスト装置に適用することもできるテストパターンを示している。ＭＵＸ２２０ａおよびＭＵＸ２２０ｂは、テストイネーブル信号によって選択されたテスト作動入力部を有し、さらなる基準信号源３１５は論理ハイに維持される。

ｐＭＯＳトランジスタとして実装されているスイッチ１１５では、１，１パターンが、両方のサブセット５１０ａおよびサブセット５１０ｂのスイッチを無効化する。ＯＲゲート５５０は出力部で論理ハイを生成し、ＡＮＤゲート３１０は出力部で論理ローを生成する。その結果、出力部２４０は論理ハイ（‘１’）を生成する。しかしながら、サブセット５１０ａまたは５１０ｂのスイッチのいずれか一方が論理ハイで縮退故障した場合には、ノード２２５の電位はハイになり、ＡＮＤゲート３１０に論理ハイを生成させる。その結果、比較器２３０は、この故障の表示として論理ローを生成する。

テストパターン０，１および１，０は、それぞれの有効化されたサブセットにおいて論理ローの縮退故障を検出する。例えば、０，１パターンでは、サブセット５１０ａのｐＭＯＳトランジスタは有効化されており、サブセット５１０ｂのｐＭＯＳトランジスタは無効化されている。ＯＲゲート５５０は論理ハイを生成し、ローの縮退故障がサブセット５１０ａに発生していない場合には、ノード２２５はＡＮＤゲート３１０に論理ハイを生成させるのに十分に高い電位値に達する。その結果、比較器２３０の出力部２４０は論理ロー（‘０’）を生成する。有効化されたサブセット５１０におけるローの縮退故障は、ノード２２５が十分に高い電位値に達することを妨げ、その結果ＡＮＤゲート３１０は論理ローを生成する。これにより、出力部２４０は論理ハイ（‘１’）になり、前記の故障の発生を示す。

同時に１つ以上のサブセットのスイッチをテストすることも可能である。このことは、ＩＣ６００に適用可能ないくつかのテストパターンを示す表ＩＩＩに示されている。これらのテストパターンでは、全てのマルチプレクサ２２０ａ〜２００ｅのためにテスト作動信号入力部が選択され、さらなる基準信号源３１４が論理ハイに維持される。

非限定的な実施例として、ノード２２５が少なくともＶ_ｄｄ／２に達するためにはＩＣ６００のサブセット６１０ａ〜６１０ｅのうち少なくとも３つが有効化されていることが必要であると仮定する。このように、有効化されたサブセットにおいてローの縮退故障を見つけることができるためには、適用されたテストパターンはサブセット６１０ａ〜６１０ｅのうちの少なくとも３つを有効化する必要がある。例えば、パターンＡでは少なくとも３つのサブセット、すなわち、サブセット６１０ａ〜６１０ｃ内のｐＭＯＳトランジスタが有効化されるので、ノード２２５は少なくともＶｄｄ／２に達するべきである。サブセット６１０ａ〜６１０ｃが故障していない場合には、ＯＲゲート６５０およびＡＮＤゲート３１０の出力部は論理ハイ（‘１’）となり、ＸＯＲゲートとして実施された比較器２３０の出力部２４０を論理ロー（‘０’）にする。しかしながら、ローの縮退故障が有効サブセット６１０ａ〜６１０ｃのいずれかに生じている場合には、ノード２２５はＶ_{ｄｄｍｉｎ}には達せず、ＡＮＤゲート３１０は論理ローを生成し、出力部２４０をハイにし、これにより、故障の発生を示す。

このような故障を起こしているサブセットを同定するためには、テストパターンＢ〜Ｅによって示されるように、テストパターンＡを、スライドウィンドウのようにテストコントローラ２１０を介してシフトしてもよい。例えば、ローの縮退故障がサブセット６１０ｂで特定された場合には、パターンＡおよびパターンＢは誤ったテスト出力を生成するが、パターンＣおよびＤは誤ったテスト出力を生成しない。この情報から、縮退故障がサブセット６１０ｂに生じていると結論付けることができる。

同様に、ノード２２５が少なくともＶ_{ｄｄｍｉｎ}に到達するために必要とされるよりも少数のサブセット５１０ａ〜５１０ｅを同時に有効化することによりハイの縮退故障を見つけることができる。例えば、パターンＦでは、サブセット６１０ａおよび６１０ｂのみが有効化されているが、このことは、これらのサブセットが故障していない場合にノード２２５がＶ_{ｄｄｍｉｎ}に達するためには十分ではない。したがって、ＡＮＤゲート３１０は論理ローを生成し、ＯＲゲート６５０は論理ハイを生成し、比較器２３０の出力部２４０も同様に論理ハイとなる。しかしながら、ハイの縮退故障がサブセット６１０ａおよび６１０ｂの少なくとも一方に生じている場合には、ノード２２５はＶ_{ｄｄｍｉｎ}に達し、ＡＮＤゲート３１０の出力部をハイにさせ、出力部２４０をローにさせ、これにより、上記故障の発生を示す。前述のスライドウィンドウ式アプローチを適用することにより故障の原因を単一サブセットにまで定めることができる。

このアプローチは、例えばサブセットの数が多すぎるために各サブセット６１０ａ〜６１０ｅを個別にテストすることが不可能な場合には特に便利である。なぜならば、スライドウィンドウ式アプローチは、任意のセグメントの縮退故障を検出するために必要なテストベクトルの数を減じるからである。

ｍが少なくとも値３の正の整数である場合にｍ個のサブセット６１０を有するＩＣでは、同時にスイッチオンされる必要があるサブセットの数はｋであり、ｋは値１≦ｋ≦ｍを有する整数である。スライドウィンドウ式アプローチは、所定の（ｍ，ｋ）分割された電力スイッチをテストするために用いることができる。電力スイッチのオン／オフ機能のみをテストしたい場合には、全て１および全て０の２つのパターンのみで十分である。しかしながら、個々の故障セグメントを最大限に診断するためには、ウィンドウサイズｗはｋに等しいことが望ましい。これに基づき所定の（ｍ，ｋ）電力スイッチのために必要なテストパターン｜Ｐｍ｜の数を次のように計算することができる。

|Ｐｍ|＝ｍ＋１， ∀ｋ＝１， または ｋ＝ｍ
|Ｐｍ|＝２ｍ， ∀１＜ ｋ ＜ ｍ
パターンの数が、２つの連続するパターンのウィンドウ間のオーバラップｑに依存しないことは重要である。基本的には、ｋ０および（ｍ−ｋ）１のｐ１識別パターンは、いずれかのセグメント内に完全なオープンがあるかどうかをチェックすることを要求され、（ｋ−１）０および（ｍ−ｋ＋１）１のｐ２識別パターンは、いずれかのセグメント内の完全なショートをチェックすることを要求される。スライドウィンドウ式アプローチを用いてセグメントのテストを容易にするためには、パターンは、要求される０または１の連続を含むことが望ましい。所定の（ｍ，ｋ）のために要求されるパターンセットは、最初のｋビットを‘０’とし、（ｍ−ｋ）ビットを‘１’とするｍビットのベクトルで開始することにより生成してもよい。次のベクトルを得るためには、連続するｋ個の‘０’ビットが１つの位置だけ循環式にシフトされる必要がある。ｐ１識別テストパターンを得るためにはシフト動作をｍ−１回だけ行う必要がある。同様にｐ２パターンのためには、パターン生成は、最初のｋ−１ビットを‘０’とし、(ｍ−ｋ＋１)ビットを‘１とする’ｍ-ビットベクトルで開始される。

ｋ＝１の場合には、ｐ１はｍであり、ｐ２は、全て１のパターンに対応するので１である。同様に、ｋ＝ｍの場合には、ｐ１は１であり、ｐ２はｍである。それ故、これら２つの境界ケースではパターンの総数はｍ＋１である。他の全ての場合には、１＜ｋ＜ｍであり、ｐ１およびｐ２は両方ともｍであり、それ故、２ｍパターンが電力スイッチをテストするために要求される。ｋおよびｍの所定値では、個々の故障セグメントを同定することが不可能な場合があることに注意すべきである。例えば、ｋ＝１およびｍ＞１の場合には、ｍ個のセグメントのうちどのセグメントがショートを有する可能性があるのかを検出することは不可能である。同様に、ｋ＝ｍの場合には、オープンの可能性に対してセグメントを個々に診断することはできない。セグメント内のショートを最大限に診断するためには、ｋの値はｍ−１となり、セグメント内のオープンを最大限に診断するためには、ｋの値は１となるべきである。

図２、図３、図５および図６は、供給レール１１０と機能ブロック１３０との間に（ヘッダ）スイッチ１１５を有するＩＣのためのテストソリューションを示している。これらのテストソリューションが機能ブロック１３０とさらなる供給レール１２０との間の（フッタ）スイッチ１２５を有するＩＣのためにも同等に有効であることは明らかである。

図２〜図６には、テスト中の電源スイッチ１１５および／または１２５が、それぞれ対応するマルチプレクサによって専用のテスト作動信号を作動させることにより有効化されている。しかしながら、テストモードでは、これらのスイッチは、コントローラ１４０からの機能作動信号によって有効化されてもよいことを強調しておく。この場合には、専用のテスト作動信号は、スイッチ１１５および／または１２５に供給される必要はなく、上述のマルチプレクサ、すなわち、マルチプレクサ２２０および／または４２０は省略してもよい。このことは、例えばテストイネーブル信号の制御下にテストコントローラ２１０からのテスト作動信号にコントローラ１４０を応答させることにより実施することができる。

上記実施形態は、本発明を限定するものではなく、説明するためのものであり、当業者であれば、添付の特許請求の範囲から逸脱することなしに多くの代替的な実施形態を設計することができるであろうことに留意すべきである。特許請求の範囲においては、丸括弧内に置かれたいずれの参照符号も特許請求の範囲を限定するものとみなされるべきではない。「備える」という語は、１つの請求項に記載された素子またはステップ以外の素子またはステップの存在を除外しない。素子が単数で書かれていても、かかる素子が複数存在することを除外しない。本発明は、いくつかの識別素子を備えるハードウェアにより実装することができる。いくつかの手段を挙げている装置の請求項では、これらの手段のいくつかは、ハードウェアの同一部材によって実施することもできる。所定の手段が互いに異なる従属請求項に引用されているという単なる事実は、これらの手段の組み合わせを有利に用いることができないことを示すものではない。

ＩＣの一部を示す図である。 本発明の実施形態によるＩＣの一部を示す図である。 本発明の別の実施形態によるＩＣの一部を示す図である。 本発明の別の実施形態によるＩＣの一部を示す図である。 本発明の別の実施形態によるＩＣの一部を示す図である。 本発明の別の実施形態によるＩＣの一部を示す図である。

Claims (18)

1. 集積回路において、該集積回路が、
   切換手段を介して供給レールに導電的に連結された機能ブロックと、
   前記切換手段を作動させるためにテストイネーブル信号に応答する選択手段と、
   基準信号源に連結された第１入力部、および切換手段と機能ブロックとの間のノードに連結された第２入力部を有し、基準信号および前記ノードからの信号に基づいて前記切換手段の動作を評価する評価手段とを備えることを特徴とする集積回路。
2. 請求項１記載に記載の集積回路において、
   前記評価手段が、前記基準信号と前記ノードからの信号とを比較するための比較器を備えている、集積回路。
3. 請求項２記載の集積回路において、
   前記比較器が、論理ゲートとして実装されている、集積回路。
4. 請求項３記載の集積回路において、
   前記ノードに連結された第１入力部と、さらなる基準信号源に連結された第２入力部と、前記論理ゲートの入力部に連結された出力部とを備えるさらなる論理ゲートをさらに備えている、集積回路。
5. 請求項１から４までのいずれか１項に記載の集積回路において、
   前記評価手段が、前記集積回路の出力部に連結されたシフトレジスタを備えている、集積回路。
6. 請求項１から５までのいずれか１項に記載の集積回路において、
   前記選択手段が、テスト作動信号を受信するための第１入力部と、機能作動信号を受信するための第２入力部と、前記選択手段に連結された出力部とを有するマルチプレクサを備える、集積回路。
7. 請求項１から６までのいずれか１項に記載の集積回路において、
   前記切換手段が、前記供給レールと前記機能ブロックとの間に、並列した複数のトランジスタを備え、前記選択手段が、それぞれ対応するトランジスタのゲートに連結されている、集積回路。
8. 請求項７に記載の集積回路において、
   前記選択手段が、テストイネーブル信号に応答する複数のマルチプレクサを備え、それぞれのマルチプレクサが、
   テスト作動信号を受信するための第１入力部と、
   機能作動信号を受信するための第２入力部と、
   複数のトランジスタのサブセットに連結された出力部と
   を有している、集積回路。
9. 請求項１から８までのいずれか１項に記載の集積回路において、
   前記選択手段にテストイネーブル信号を供給するためのテスト構成手段をさらに備え、該テスト構成手段が、基準信号源を備えている、集積回路。
10. 請求項９に記載の集積回路において、
    前記テスト構成手段が、シフトレジスタとして実装されている、集積回路。
11. 請求項１に記載の集積回路において、
    該集積回路が、複数の機能ブロックを備え、それぞれの機能ブロックが、それぞれ対応する切換手段を介して供給レールに連結されており、
    前記選択手段が、集積回路の機能モード中にそれぞれの切換手段のサブセットを選択するためのコントローラを備え、該コントローラが、集積回路のテストモードで前記サブセットを選択するためのビットパターンに応答する、集積回路。
12. 請求項１から１１までのいずれか１項に記載の集積回路において、
    前記機能ブロックが、さらなる切換手段を介してさらなる供給レールに連結されており、前記集積回路が、
    前記さらなる切換手段を作動するためにテストイネーブル信号に応答するさらなる選択手段と、
    第２のさらなるの基準信号源に連結された第１入力部、および前記さらなる切換手段と前記機能ブロックとの間のさらなるノードに連結された第２入力部を有し、前記第２のさらなる基準信号および前記さらなるノードからの信号に基づいて前記さらなる切換手段の動作を評価するさらなる評価手段を備える、集積回路。
13. 請求項１２に記載の集積回路において、
    前記さらなる選択手段が、さらなるテスト構成手段に応答する、集積回路。
14. 請求項１２または１３に記載の集積回路において、
    テスト出力部およびテスト出力選択手段をさらに備え、該テスト出力選択手段が、前記評価手段の前記出力部に連結された第１入力部と、前記さらなる評価手段の出力部に連結された第２入力部と、テスト出力部に連結された出力部とを有している、集積回路。
15. 切換手段を介して供給レールに導電的に連結された機能ブロックと、
    前記切換手段を作動させるためにテストイネーブル信号に応答する選択手段と、
    基準信号源に連結された第１入力部および切換手段と機能ブロックとの間のノードに連結された第２入力部を有し、基準信号および前記ノードからの信号に基づいて前記切換手段の動作を評価する評価手段とを備える集積回路をテストする方法において、該方法が、
    選択手段にテストイネーブル信号を供給し、
    評価手段に基準信号を供給し、
    ノードから信号を引き出し、
    前記基準信号および前記ノードからの信号から得られるテスト結果を決定する、
    ことを含む、方法。
16. 請求項１５に記載の方法において、
    前記テスト結果を決定することが、前記基準信号と前記ノードからの信号とを比較することを含む、方法。
17. 請求項１５または１６に記載の方法において、
    前記切換手段が、前記供給レールと前記機能ブロックとの間に並列した複数のトランジスタを備え、前記選択手段が、それぞれの対応するトランジスタのゲートに連結されており、前記選択手段が、テストイネーブル信号に応答する複数のマルチプレクサを備え、それぞれのマルチプレクサが、
    テスト作動信号を受信するための第１入力部と、
    機能作動信号を受信するための第２入力部と、
    複数のトランジスタのサブセットに連結された出力部とを有し、
    前記方法が、
    前記マルチプレクサのサブセットにテスト評価信号を供給し、
    テスト結果を決定し、
    テスト作動信号を前記マルチプレクサのさらなるサブセットに供給し、該サブセットおよびさらなるサブセットを部分的にオーバラップさせ、
    基準信号および前記ノードからの信号からさらなるテスト結果を決定する
    ことをさらに含む、方法。
18. 請求項１７に記載の方法において、
    複数のトランジスタの前記サブセットのいずれか１つにおいて、テスト結果とさらなるテスト結果との間の差に基づいて故障を特定することを含む、方法。

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