JP2015025781A - 半導体装置 - Google Patents

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Abstract

【課題】面積オーバーヘッドを抑制しつつ、試験を行うことができる半導体装置を提供することを課題とする。
【解決手段】半導体装置は、第１の回路（１１１）と、前記第１の回路の電源電位端子と電源電位ノードとの間又は前記第１の回路の基準電位端子と基準電位ノードとの間に設けられる第１の電源スイッチ（１４１）と、前記第１の電源スイッチの制御端子の電圧を制御する電源スイッチ制御回路（１２１）と、試験端子（ＰＤ）と、前記試験端子及び前記第１の電源スイッチの制御端子間の接続を制御する第１の試験制御回路（１５１）とを有する。
【選択図】図１

Description

本発明は、半導体装置に関する。
内部回路の電源供給を制御する半導体装置が知られている（例えば、特許文献１参照）。論理回路は、第１の電源ライン及び第２の電源ラインから供給される電源を用いて動作する。スイッチは、第１の電源ラインから論理回路への電源の供給をオン・オフする。半導体装置は、スイッチと並列に接続され、第１の電源ラインの電源を論理回路に供給する切断可能な電源供給手段を有する。
また、回路ブロックと、第１電源線と回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、第１電源線と第２電源線との間に設けられる第２スイッチとを有する半導体装置が知られている（例えば、特許文献２参照）。第１スイッチは、テストモード時にオンする。第２スイッチは、テストモード時にオフし、第２スイッチのオン／オフに応じて、通常動作モード時に、回路ブロックの動作状態がオン／オフする。
特開２００９−２４６１３２号公報 特開２０１２−１９４１８３号公報
特許文献１では、切断可能な電源供給手段が必要になるため、面積オーバーヘッドが大きくなる課題がある。また、試験後には、必ず電源供給手段を切断する工程が追加されるので、コストが増加する課題がある。また、電源供給手段の切断品質に起因してリーク電流が増加し、不良品が増加してしまう課題がある。
また、特許文献２では、第２スイッチの他に、第１スイッチが必要になるため、面積オーバーヘッドが大きくなる課題がある。
本発明の目的は、面積オーバーヘッドを抑制しつつ、試験を行うことができる半導体装置を提供することである。
半導体装置は、第１の回路と、前記第１の回路の電源電位端子と電源電位ノードとの間又は前記第１の回路の基準電位端子と基準電位ノードとの間に設けられる第１の電源スイッチと、前記第１の電源スイッチの制御端子の電圧を制御する電源スイッチ制御回路と、試験端子と、前記試験端子及び前記第１の電源スイッチの制御端子間の接続を制御する第１の試験制御回路とを有する。
試験端子及び第１の試験制御回路を設けることにより、面積オーバーヘッドを抑制しつつ、第１の電源スイッチをオンさせた状態で試験を行うことができる。
図１（Ａ）及び（Ｂ）は、第１の実施形態による試験システムを示す図である。 図２（Ａ）〜（Ｃ）は、第２の実施形態による半導体装置を示す図である。 図３（Ａ）〜（Ｃ）は、第３の実施形態による半導体装置を示す図である。 図４（Ａ）〜（Ｃ）は、第４の実施形態による半導体装置を示す図である。 図５（Ａ）〜（Ｃ）は、第５の実施形態による半導体装置を示す図である。
（第１の実施形態）
図１（Ａ）は、第１の実施形態による試験システムの構成例を示す図である。試験システムは、試験装置（テスタ）１００及び半導体装置（半導体チップ）１１０を有する。試験装置１００は、スイッチ１０１，１０４と、電流検出部１０２，１０３とを有する。半導体装置１１０は、第１の回路１１１、第２の回路１１２、電源スイッチ制御回路１２１、第１のバッファ１３１、第２のバッファ１３２、第１の電源スイッチ１４１、第２の電源スイッチ１４２、第１の試験制御回路１５１、第２の試験制御回路１５２、試験端子（試験パッド）ＰＤ、基準電位ノードＶＳＳ、第１の電源電位ノードＶＤＤ１及び第２の電源電位ノードＶＤＤ２を有する。
第１の回路１１１は、電源電位端子及び基準電位端子を有する。第１の回路１１１の電源電位端子は、第１の電源スイッチ１４１を介して第１の電源電位ノードＶＤＤ１に接続される。第１の回路１１１の基準電位端子は、基準電位ノードＶＳＳに接続される。第１の電源スイッチ１４１は、ｐチャネル電界効果トランジスタであり、ソースが第１の電源電位ノードＶＤＤ１に接続され、ドレインが第１の回路１１１の電源電位端子に接続される。
第２の回路１１２は、電源電位端子及び基準電位端子を有する。第２の回路１１２の電源電位端子は、第２の電源スイッチ１４２を介して第２の電源電位ノードＶＤＤ２に接続される。第２の回路１１２の基準電位端子は、基準電位ノードＶＳＳに接続される。第２の電源スイッチ１４２は、ｐチャネル電界効果トランジスタであり、ソースが第２の電源電位ノードＶＤＤ２に接続され、ドレインが第２の回路１１２の電源電位端子に接続される。
電源スイッチ制御回路１２１は、第１のバッファ１３１を介して第１の電源スイッチ１４１のゲートに第１の制御電圧を供給し、第２のバッファ１３２を介して第２の電源スイッチ１４２のゲートに第２の制御電圧を供給する。通常動作モードでは、第１の電源電位ノードＶＤＤ１及び第２の電源電位ノードＶＤＤ２には外部から例えば１．２Ｖの電源電位が供給され、基準電位ノードＶＳＳには外部から例えば０Ｖの基準電位が供給される。
第１の回路１１１を使用する期間では、電源スイッチ制御回路１２１は、第１の電源スイッチ１４１のゲート電圧をローレベルにする。すると、第１の電源スイッチ１４１は、オンし、第１の回路１１１の電源電位端子と第１の電源電位ノードＶＤＤ１とを接続する。これにより、第１の回路１１１は、電源電圧の供給を受け、動作する。
これに対し、第１の回路１１１を使用しない期間では、電源スイッチ制御回路１２１は、第１の電源スイッチ１４１のゲート電圧をハイレベルにする。すると、第１の電源スイッチ１４１は、オフし、第１の回路１１１の電源電位端子と第１の電源電位ノードＶＤＤ１との間を切断する。第１の回路１１１は、電源電圧の供給を受けず、動作しない。第１の電源スイッチ１４１をオフすることにより、リーク電流等を低減し、消費電力を低減することができる。
同様に、第２の回路１１２を使用する期間では、電源スイッチ制御回路１２１は、第２の電源スイッチ１４２のゲート電圧をローレベルにする。すると、第２の電源スイッチ１４２は、オンし、第２の回路１１２の電源電位端子と第２の電源電位ノードＶＤＤ２とを接続する。これにより、第２の回路１１２は、電源電圧の供給を受け、動作する。
これに対し、第２の回路１１２を使用しない期間では、電源スイッチ制御回路１２１は、第２の電源スイッチ１４２のゲート電圧をハイレベルにする。すると、第２の電源スイッチ１４２は、オフし、第２の回路１１２の電源電位端子と第２の電源電位ノードＶＤＤ２との間を切断する。第２の回路１１２は、電源電圧の供給を受けず、動作しない。第２の電源スイッチ１４２をオフすることにより、リーク電流等を低減し、消費電力を低減することができる。
試験装置１００は、半導体装置１１０の製造後の出荷試験として、半導体装置１１０の電源ショートの不良品検出の試験を行うことができる。第１の電源スイッチ１４１及び第２の電源スイッチ１４２が存在する場合、ショート経路Ｐ１〜Ｐ３が存在するか否かの試験が行われる。ショート経路Ｐ１〜Ｐ３のいずれかが存在すると、電源電位ノードＶＤＤ１，ＶＤＤ２と基準電位ノードＶＳＳとがショートし、大電流が流れてしまうので、半導体装置１１０は不良品であると判定される。
半導体装置１１０は、試験を実現可能にするため、複数の電源スイッチ１４１及び１４２に共通の１個の試験端子ＰＤと、複数の電源スイッチ１４１及び１４２に対応する複数の試験制御回路１５１及び１５２を有する。第１の試験制御回路１５１は、試験端子ＰＤ及び第１の電源スイッチ１４１のゲート（制御端子）間の接続を制御する。第２の試験制御回路１５２は、試験端子ＰＤ及び第２の電源スイッチ１４２のゲート間の接続を制御する。
図１（Ｂ）は、試験装置１００が半導体装置１１０に印加する電圧を示す図である。まず、図１（Ｂ）の第１行に示すように、試験モードでは、試験装置１００は、スイッチ１０１を介して、０．１Ｖの電圧を試験端子ＰＤに供給し、第１の電源電位ノードＶＤＤ１に０Ｖを供給し、第２の電源電位ノードＶＤＤ２に０Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給する。電流検出部１０２は、試験端子ＰＤに流れる電流を検出する。試験装置１００は、試験端子ＰＤに流れる電流が閾値より大きい場合には、試験端子ＰＤが、第１の電源電位ノードＶＤＤ１、第２の電源電位ノードＶＤＤ２又は基準電位ノードＶＳＳにショートしているとして、試験端子ＰＤの不良品を検出することができる。
なお、通常動作モードでは、電源電位ノードＶＤＤ１及びＶＤＤ２には１．２Ｖの電源電位を供給する。図１（Ｂ）の第１行の試験モードで、試験端子ＰＤに１．２Ｖを供給すると、試験端子ＰＤがショート状態である場合、大電流が流れ、試験装置１００及び半導体装置１１０が破壊される危険性がある。そのため、試験端子ＰＤに０．１Ｖの低電圧を供給することにより、試験装置１００及び半導体装置１１０の破壊を防止することができる。
試験端子ＰＤが不良品でない場合には、図１（Ｂ）の第２行に示すように、試験モードでは、試験装置１００は、スイッチ１０１を介して−１．０Ｖの電圧を試験端子ＰＤに供給し、スイッチ１０４を介して第１の電源電位ノードＶＤＤ１に０．１Ｖを供給し、第２の電源電位ノードＶＤＤ２に０Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給する。試験端子ＰＤが−１．０Ｖであるので、第１の試験制御回路１５１はオンし、第１の電源スイッチ１４１のゲートは負電位になり、第１の電源スイッチ１４１はオンする。電流検出部１０３は、第１の電源電位ノードＶＤＤ１に流れる電流を検出する。試験装置１００は、第１の電源電位ノードＶＤＤ１に流れる電流が閾値より大きい場合には、ショート経路Ｐ１、Ｐ２又はＰ３が存在するとして、ショート経路Ｐ１〜Ｐ３の不良品を検出することができる。なお、上記と同様に、第１の電源電位ノードＶＤＤ１に０．１Ｖの低電圧を供給することにより、試験装置１００及び半導体装置１１０の破壊を防止することができる。
次に、図１（Ｂ）の第３行に示すように、試験モードでは、試験装置１００は、スイッチ１０１を介して−１．０Ｖの電圧を試験端子ＰＤに供給し、第１の電源電位ノードＶＤＤ１に０Ｖを供給し、スイッチ１０４を介して第２の電源電位ノードＶＤＤ２に０．１Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給する。試験端子ＰＤが−１．０Ｖであるので、第２の試験制御回路１５２はオンし、第２の電源スイッチ１４２のゲートは負電位になり、第２の電源スイッチ１４２はオンする。電流検出部１０３は、第２の電源電位ノードＶＤＤ２に流れる電流を検出する。試験装置１００は、第２の電源電位ノードＶＤＤ２に流れる電流が閾値より大きい場合には、ショート経路Ｐ１又はＰ２が存在するとして、ショート経路Ｐ１又はＰ２の不良品を検出することができる。なお、上記と同様に、第２の電源電位ノードＶＤＤ２に０．１Ｖの低電圧を供給することにより、試験装置１００及び半導体装置１１０の破壊を防止することができる。
上記のように、電源スイッチ１４１及び１４２を強制的にオンさせることにより、ショート経路Ｐ１〜Ｐ３のすべてを検出することができる。
上記の試験モードの後、通常動作モードに移行する。通常動作モードでは、電源電位ノードＶＤＤ１及びＶＤＤ２には１．２Ｖの電源電位が供給され、基準電位ノードＶＳＳには０Ｖの基準電位が供給される。試験制御回路１５１及び１５２はオフし、電源スイッチ１４１及び１４２のゲートは試験端子ＰＤから切断される。第１の電源スイッチ１４１及び第２の電源スイッチ１４２のオン／オフは、電源スイッチ制御回路１２１により制御される。
本実施形態によれば、電源スイッチ１４１及び１４２により制御される回路１１１及び１１２の数にかかわらず、試験端子ＰＤは１個で済むため、面積オーバーヘッドを小さくすることができる。また、電源スイッチ１４１及び１４２の他に、試験用の電源スイッチを追加する必要がなく、試験制御回路１５１及び１５２のみ追加すればよいので、面積オーバーヘッドを小さくすることができる。また、試験端子ＰＤは１個のみであるので、複数の電源スイッチ１４１及び１４２に対応して複数の試験端子を設ける場合に比べ、試験時間を短縮することができる。
（第２の実施形態）
図２（Ａ）は、第２の実施形態による半導体装置の構成例を示す図である。半導体装置は、図１（Ａ）の半導体装置１１０に対応する。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態は、第１の実施形態に対して、２個の回路１１１及び１１２の代わりにｎ個の回路１１１〜１１ｎが設けられ、２個のバッファ１３１及び１３２の代わりにｎ個のバッファ１３１〜１３ｎが設けられ、２個の電源スイッチ１４１及び１４２の代わりにｎ個の電源スイッチ１４１〜１４ｎが設けられる。電源スイッチ１４１〜１４ｎのソースは、電源電位ノードＶＤＤに接続される。
第ｎの回路１１ｎは、電源電位端子及び基準電位端子を有する。第ｎの回路１１ｎの電源電位端子は、第ｎの電源スイッチ１４ｎを介して電源電位ノードＶＤＤに接続される。第ｎの回路１１ｎの基準電位端子は、基準電位ノードＶＳＳに接続される。第ｎの電源スイッチ１４ｎは、ｐチャネル電界効果トランジスタであり、ソースが電源電位ノードＶＤＤに接続され、ドレインが第ｎの回路１１ｎの電源電位端子に接続される。電源スイッチ制御回路１２１は、第ｎのバッファ１３ｎを介して第ｎの電源スイッチ１４ｎのゲートに第ｎの制御電圧を供給する。
第１の試験制御回路１５１は、ダイオード接続されたｐチャネル電界効果トランジスタであり、ゲート及びドレインが試験端子ＰＤに接続され、バックゲート（基板バイアスノード）が電源電位ノードＶＤＤに接続され、ソースが第１の電源スイッチ１４１のゲートＡ１に接続される。
第２の試験制御回路１５２は、ダイオード接続されたｐチャネル電界効果トランジスタであり、ゲート及びドレインが試験端子ＰＤに接続され、バックゲートが電源電位ノードＶＤＤに接続され、ソースが第２の電源スイッチ１４２のゲートＡ２に接続される。
第ｎの試験制御回路１５ｎは、ダイオード接続されたｐチャネル電界効果トランジスタであり、ゲート及びドレインが試験端子ＰＤに接続され、バックゲートが電源電位ノードＶＤＤに接続され、ソースが第ｎの電源スイッチ１４ｎのゲートＡｎに接続される。
静電気放電（ＥＳＤ：Electro-Static Discharge）保護素子２０１は、ダイオード接続されたｐチャネル電界効果トランジスタであり、ソースが試験端子ＰＤに接続され、ゲート、ドレイン及びバックゲートが電源電位ノードＶＤＤに接続される。
抵抗２０２は、高抵抗値のプルアップ抵抗であり、試験端子ＰＤ及び電源電位ノードＶＤＤ間に接続される。
上記のように、電源スイッチ１４１〜１４ｎがｐチャネル電界効果トランジスタの場合、試験制御回路１５１〜１５ｎは、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎから試験端子ＰＤへ流れる電流を順方向とするダイオード接続のｐチャネル電界効果トランジスタを用いる。プルアップ抵抗２０２は、通常動作モードに試験端子ＰＤを電源電位ノードＶＤＤの電位にクランプするための抵抗である。静電気放電保護素子２０１は、試験制御回路（ｐチャネル電界効果トランジスタ）１５１〜１５ｎのゲート酸化膜を静電破壊から保護するための保護素子であり、試験端子ＰＤに注入された静電破壊電荷を電源電位ノードＶＤＤに逃がす役割を有する。静電気放電保護素子２０１は、試験端子ＰＤから電源電位ノードＶＤＤへ流れる電流を順方向とするダイオード接続のｐチャネル電界効果トランジスタである。
図２（Ｂ）は、試験モードにおける図２（Ａ）の半導体装置の印加電圧を示す図である。まず、図１（Ｂ）の第１行と同様に、試験モードでは、図１（Ａ）の試験装置１００は、試験端子ＰＤに０．１Ｖの電圧を供給し、電源電位ノードＶＤＤに０Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給し、試験端子ＰＤのショート試験を行う。
次に、図２（Ｂ）に示すように、試験モードでは、試験装置１００は、−１．０Ｖの電圧を試験端子ＰＤに供給し、電源電位ノードＶＤＤに０．１Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給する。試験モードでは、静電気放電保護素子２０１が試験を阻害することのないように、プルアップ抵抗２０２に逆らう形で、試験端子ＰＤに−１．０Ｖの負電位を強制印加する。試験制御回路（ｐチャネル電界効果トランジスタ）１５１〜１５ｎの閾値電圧が０．６Ｖの場合、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎは、約−０．５Ｖの負電位になる。すると、すべての電源スイッチ１４１〜１４ｎがオンし、電源ショート試験が可能になる。電流検出部１０３は、電源電位ノードＶＤＤに流れる電流を検出する。試験装置１００は、電源電位ノードＶＤＤに流れる電流が閾値より大きい場合には、ショート経路が存在するとして、不良品を検出することができる。
図２（Ｃ）は、通常動作モードにおける図２（Ａ）の半導体装置の印加電圧を示す図である。通常動作モードでは、試験端子ＰＤはオープン状態になり、電源電位ノードＶＤＤには１．２Ｖの電源電位が供給され、基準電位ノードＶＳＳには０Ｖの基準電位が供給される。試験端子ＰＤをオープン状態にすることにより、試験端子ＰＤは、プルアップ抵抗２０２を介して電源電位ノードＶＤＤと同じ電位になる。これにより、試験制御回路１５１〜１５ｎのダイオード接続のｐチャネル電界効果トランジスタが無効になり、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎは、試験端子ＰＤから切断された状態になる。電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎの電圧は、電源スイッチ制御回路１２１により制御される。ゲートＡ１〜Ａｎがそれぞれ０Ｖである場合には、電源スイッチ１４１〜１４ｎはそれぞれオンする。これに対し、ゲートＡ１〜Ａｎがそれぞれ１．２Ｖである場合には、電源スイッチ１４１〜１４ｎはそれぞれオフする。
（第３の実施形態）
図３（Ａ）は、第３の実施形態による半導体装置の構成例を示す図である。半導体装置は、図１（Ａ）の半導体装置１１０に対応する。以下、本実施形態が第２の実施形態と異なる点を説明する。
第１の試験制御回路１５１は、ｎチャネル電界効果トランジスタであり、ドレインが第１の電源スイッチ１４１のゲートＡ１に接続され、ゲート及びバックゲートが基準電位ノードＶＳＳに接続され、ソースが試験端子ＰＤに接続される。
第２の試験制御回路１５２は、ｎチャネル電界効果トランジスタであり、ドレインが第２の電源スイッチ１４２のゲートＡ２に接続され、ゲート及びバックゲートが基準電位ノードＶＳＳに接続され、ソースが試験端子ＰＤに接続される。
第ｎの試験制御回路１５ｎは、ｎチャネル電界効果トランジスタであり、ドレインが第ｎの電源スイッチ１４ｎのゲートＡｎに接続され、ゲート及びバックゲートが基準電位ノードＶＳＳに接続され、ソースが試験端子ＰＤに接続される。
抵抗２０２は、高抵抗値のプルダウン抵抗であり、試験端子ＰＤ及び基準電位ノードＶＳＳ間に接続される。図２（Ａ）の静電気放電保護素子２０１は、不要であるので、削除される。
本実施形態では、第２の実施形態と異なり、試験制御回路１５１〜１５ｎは、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎと試験端子ＰＤとをスルー接続するためのゲート接地ｎチャネル電界効果トランジスタである。プルダウン抵抗２０２は、通常動作モードで試験端子ＰＤを基準電位ノードＶＳＳの電位にクランプするための抵抗である。本実施形態は、第２の実施形態に対して、試験端子ＰＤに試験制御回路（ｎチャネル電界効果トランジスタ）１５１〜１５ｎのゲートが直接接続されないため、図２（Ａ）の静電気放電保護素子２０１が不要になる利点がある。ただし、試験端子ＰＤに試験制御回路（ｎチャネル電界効果トランジスタ）１５１〜１５ｎのソースが接続され、試験制御回路（ｎチャネル電界効果トランジスタ）１５１〜１５ｎのバックゲート（基板バイアスノード）には基準電位ノードＶＳＳが接続される。そのため、試験制御回路（ｎチャネル電界効果トランジスタ）１５１〜１５ｎのＰＮ接合部の順方向閾値電圧が０．６Ｖ程度であることから、試験端子ＰＤには−０．６Ｖ以下の試験電位を印加できない。
図３（Ｂ）は、試験モードにおける図３（Ａ）の半導体装置の印加電圧を示す図である。まず、図１（Ｂ）の第１行と同様に、試験モードでは、図１（Ａ）の試験装置１００は、試験端子ＰＤに０．１Ｖを供給し、電源電位ノードＶＤＤに０Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給し、試験端子ＰＤのショート試験を行う。
次に、図３（Ｂ）に示すように、試験モードでは、試験装置１００は、試験端子ＰＤに−０．５Ｖを供給し、電源電位ノードＶＤＤに０．１Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給する。試験モードでは、プルダウン抵抗２０２に逆らう形で、試験端子ＰＤに−０．５Ｖの負電位を印加する。試験制御回路１５１〜１５ｎはオン状態であるので、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎが−０．５Ｖの負電位になる。これにより、すべての電源スイッチ１４１〜１４ｎがオンし、電源ショート試験が可能になる。電流検出部１０３は、電源電位ノードＶＤＤに流れる電流を検出する。試験装置１００は、電源電位ノードＶＤＤに流れる電流が閾値より大きい場合には、ショート経路が存在するとして、不良品を検出することができる。
ここで、本実施形態は、試験制御回路１５１〜１５ｎにスルー接続ｎチャネル電界効果トランジスタを使っているため、試験端子ＰＤに印加した負電位（−０．５Ｖ）とほぼ同電位をゲートＡ１〜Ａｎへ伝搬することができる利点がある。
図３（Ｃ）は、通常動作モードにおける図３（Ａ）の半導体装置の印加電圧を示す図である。通常動作モードでは、試験端子ＰＤはオープン状態になり、電源電位ノードＶＤＤには１．２Ｖの電源電位が供給され、基準電位ノードＶＳＳには０Ｖの基準電位が供給される。試験端子ＰＤをオープン状態にすることにより、試験端子ＰＤは、プルダウン抵抗２０２を介して基準電位ノードＶＳＳと同じ０Ｖになる。これにより、試験制御回路１５１〜１５ｎのｎチャネル電界効果トランジスタが無効になり、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎは、試験端子ＰＤから切断された状態になる。電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎの電圧は、電源スイッチ制御回路１２１により制御される。ゲートＡ１〜Ａｎがそれぞれ０Ｖである場合には、電源スイッチ１４１〜１４ｎはそれぞれオンする。これに対し、ゲートＡ１〜Ａｎがそれぞれ１．２Ｖである場合には、電源スイッチ１４１〜１４ｎはそれぞれオフする。
（第４の実施形態）
図４（Ａ）は、第４の実施形態による半導体装置の構成例を示す図である。半導体装置は、図１（Ａ）の半導体装置１１０に対応する。以下、本実施形態が第２の実施形態と異なる点を説明する。本実施形態（図４（Ａ））は、第２の実施形態（図２（Ａ））に対して、電源スイッチ１４１〜１４ｎがｐチャネル電界効果トランジスタの代わりにｎチャネル電界効果トランジスタにより構成されている点が異なる。
第１の回路１１１は、電源電位端子及び基準電位端子を有する。第１の回路１１１の基準電位端子は、第１の電源スイッチ１４１を介して基準電位ノードＶＳＳに接続される。第１の回路１１１の電源電位端子は、電源電位ノードＶＤＤに接続される。第１の電源スイッチ１４１は、ｎチャネル電界効果トランジスタであり、ソースが基準電位ノードＶＳＳに接続され、ドレインが第１の回路１１１の基準電位端子に接続される。
第２の回路１１２は、電源電位端子及び基準電位端子を有する。第２の回路１１２の基準電位端子は、第２の電源スイッチ１４２を介して基準電位ノードＶＳＳに接続される。第２の回路１１２の電源電位端子は、電源電位ノードＶＤＤに接続される。第２の電源スイッチ１４２は、ｎチャネル電界効果トランジスタであり、ソースが基準電位ノードＶＳＳに接続され、ドレインが第２の回路１１２の基準電位端子に接続される。
第ｎの回路１１ｎは、電源電位端子及び基準電位端子を有する。第ｎの回路１１ｎの基準電位端子は、第ｎの電源スイッチ１４ｎを介して基準電位ノードＶＳＳに接続される。第ｎの回路１１ｎの電源電位端子は、電源電位ノードＶＤＤに接続される。第ｎの電源スイッチ１４ｎは、ｎチャネル電界効果トランジスタであり、ソースが基準電位ノードＶＳＳに接続され、ドレインが第ｎの回路１１ｎの基準電位端子に接続される。
電源スイッチ制御回路１２１は、第１のバッファ１３１を介して第１の電源スイッチ１４１のゲートＡ１に第１の制御電圧を供給し、第２のバッファ１３２を介して第２の電源スイッチ１４２のゲートＡ２に第２の制御電圧を供給し、第ｎのバッファ１３ｎを介して第ｎの電源スイッチ１４ｎのゲートＡｎに第ｎの制御電圧を供給する。
第１の試験制御回路１５１は、ダイオード接続されたｎチャネル電界効果トランジスタであり、ソースが第１の電源スイッチ１４１のゲートＡ１に接続され、バックゲートが基準電位ノードＶＳＳに接続され、ゲート及びドレインが試験端子ＰＤに接続される。
第２の試験制御回路１５２は、ダイオード接続されたｎチャネル電界効果トランジスタであり、ソースが第２の電源スイッチ１４２のゲートＡ２に接続され、バックゲートが基準電位ノードＶＳＳに接続され、ゲート及びドレインが試験端子ＰＤに接続される。
第ｎの試験制御回路１５ｎは、ダイオード接続されたｎチャネル電界効果トランジスタであり、ソースが第ｎの電源スイッチ１４ｎのゲートＡｎに接続され、バックゲートが基準電位ノードＶＳＳに接続され、ゲート及びドレインが試験端子ＰＤに接続される。
静電気放電保護素子２０１は、ダイオード接続されたｎチャネル電界効果トランジスタであり、ソースが試験端子ＰＤに接続され、ゲート、ドレイン及びバックゲートが基準電位ノードＶＳＳに接続される。
抵抗２０２は、高抵抗値のプルダウン抵抗であり、試験端子ＰＤ及び基準電位ノードＶＳＳ間に接続される。
本実施形態は、電源スイッチ１４１〜１４ｎがｎチャネル電界効果トランジスタで構成される。試験制御回路１５１〜１５ｎは、試験端子ＰＤから電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎへ流れる電流を順方向とするダイオード接続のｎチャネル電界効果トランジスタである。プルダウン抵抗２０２は、通常動作モードで試験端子ＰＤを基準電位ノードＶＳＳの電位にクランプするための抵抗である。静電気放電保護素子２０１は、試験制御回路（ｎチャネル電界効果トランジスタ）１５１〜１５ｎのゲート酸化膜を静電破壊から保護するための保護素子であり、試験端子ＰＤに注入された静電破壊電荷を基準電位ノードＶＳＳに逃がす役割を有する。静電気放電保護素子２０１は、基準電位ノードＶＳＳから試験端子ＰＤへ流れる電流を順方向とするダイオード接続のｎチャネル電界効果トランジスタである。
図４（Ｂ）は、試験モードにおける図４（Ａ）の半導体装置の印加電圧を示す図である。まず、図１（Ｂ）の第１行と同様に、試験モードでは、図１（Ａ）の試験装置１００は、試験端子ＰＤに０．１Ｖを供給し、電源電位ノードＶＤＤに０Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給し、試験端子ＰＤのショート試験を行う。
次に、図４（Ｂ）に示すように、試験モードでは、試験装置１００は、試験端子ＰＤに１．２Ｖを供給し、電源電位ノードＶＤＤに０．１Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給する。試験モードでは、静電気放電保護素子２０１が試験を阻害することのないように、プルダウン抵抗２０２に逆らう形で、試験端子ＰＤに１．２Ｖの高電位を印加する。試験制御回路（ｎチャネル電界効果トランジスタ）１５１〜１５ｎの閾値電圧が０．５Ｖの場合、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎが０．７Ｖの正電位になる。これにより、すべての電源スイッチ１４１〜１４ｎがオンし、電源ショート試験が可能になる。電流検出部１０３は、電源電位ノードＶＤＤに流れる電流を検出する。試験装置１００は、電源電位ノードＶＤＤに流れる電流が閾値より大きい場合には、ショート経路が存在するとして、不良品を検出することができる。
図４（Ｃ）は、通常動作モードにおける図４（Ａ）の半導体装置の印加電圧を示す図である。通常動作モードでは、試験端子ＰＤはオープン状態になり、電源電位ノードＶＤＤには１．２Ｖの電源電位が供給され、基準電位ノードＶＳＳには０Ｖの基準電位が供給される。試験端子ＰＤをオープン状態にすることにより、試験端子ＰＤは、プルダウン抵抗２０２を介して基準電位ノードＶＳＳと同じ０Ｖになる。これにより、試験制御回路１５１〜１５ｎのダイオード接続のｎチャネル電界効果トランジスタが無効になり、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎは、試験端子ＰＤから切断された状態になる。電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎの電圧は、電源スイッチ制御回路１２１により制御される。ゲートＡ１〜Ａｎがそれぞれ１．２Ｖである場合には、電源スイッチ１４１〜１４ｎはそれぞれオンする。これに対し、ゲートＡ１〜Ａｎがそれぞれ０Ｖである場合には、電源スイッチ１４１〜１４ｎはそれぞれオフする。
（第５の実施形態）
図５（Ａ）は、第５の実施形態による半導体装置の構成例を示す図である。半導体装置は、図１（Ａ）の半導体装置１１０に対応する。以下、本実施形態が第４の実施形態と異なる点を説明する。本実施形態（図５（Ａ））は、第４の実施形態（図４（Ａ））に対して、試験制御回路１５１〜１５ｎがｎチャネル電界効果トランジスタの代わりにｐチャネル電界効果トランジスタで構成される。
第１の試験制御回路１５１は、ｐチャネル電界効果トランジスタであり、ドレインが第１の電源スイッチ１４１のゲートＡ１に接続され、ゲート及びバックゲートが電源電位ノードＶＤＤに接続され、ソースが試験端子ＰＤに接続される。
第２の試験制御回路１５２は、ｐチャネル電界効果トランジスタであり、ドレインが第２の電源スイッチ１４２のゲートＡ２に接続され、ゲート及びバックゲートが電源電位ノードＶＤＤに接続され、ソースが試験端子ＰＤに接続される。
第ｎの試験制御回路１５ｎは、ｐチャネル電界効果トランジスタであり、ドレインが第ｎの電源スイッチ１４ｎのゲートＡｎに接続され、ゲート及びバックゲートが電源電位ノードＶＤＤに接続され、ソースが試験端子ＰＤに接続される。
抵抗２０２は、高抵抗値のプルアップ抵抗であり、試験端子ＰＤ及び電源電位ノードＶＤＤ間に接続される。図４（Ａ）の静電気放電保護素子２０１は、不要であるので、削除される。
本実施形態では、試験制御回路１５１〜１５ｎは、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎと試験端子ＰＤとをスルー接続するためのｐチャネル電界効果トランジスタである。プルアップ抵抗２０２は、通常動作モードで試験端子ＰＤを電源電位ノードＶＤＤの電位にクランプするための抵抗である。本実施形態は、第４の実施形態に対して、試験端子ＰＤに試験制御回路（ｐチャネル電界効果トランジスタ）１５１〜１５ｎのゲートが直接接続されないため、図４（Ａ）の静電気放電保護素子２０１が不要になる利点がある。
図５（Ｂ）は、試験モードにおける図５（Ａ）の半導体装置の印加電圧を示す図である。まず、図１（Ｂ）の第１行と同様に、試験モードでは、図１（Ａ）の試験装置１００は、試験端子ＰＤに０．１Ｖを供給し、電源電位ノードＶＤＤに０Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給し、試験端子ＰＤのショート試験を行う。
次に、図５（Ｂ）に示すように、試験モードでは、試験装置１００は、試験端子ＰＤに０．７Ｖを供給し、電源電位ノードＶＤＤに０．１Ｖを供給し、基準電位ノードＶＳＳに０Ｖを供給する。試験モードでは、プルアップ抵抗２０２に逆らう形で、試験端子ＰＤに０．７Ｖの正電位を印加する。試験制御回路１５１〜１５ｎはオン状態であるので、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎが０．７Ｖの正電位になる。これにより、すべての電源スイッチ１４１〜１４ｎがオンし、電源ショート試験が可能になる。電流検出部１０３は、電源電位ノードＶＤＤに流れる電流を検出する。試験装置１００は、電源電位ノードＶＤＤに流れる電流が閾値より大きい場合には、ショート経路が存在するとして、不良品を検出することができる。
図５（Ｃ）は、通常動作モードにおける図５（Ａ）の半導体装置の印加電圧を示す図である。通常動作モードでは、試験端子ＰＤはオープン状態になり、電源電位ノードＶＤＤには１．２Ｖの電源電位が供給され、基準電位ノードＶＳＳには０Ｖの基準電位が供給される。試験端子ＰＤをオープン状態にすることにより、試験端子ＰＤは、プルアップ抵抗２０２を介して電源電位ノードＶＤＤと同じ１．２Ｖになる。これにより、試験制御回路１５１〜１５ｎのｐチャネル電界効果トランジスタが無効になり、電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎは、試験端子ＰＤから切断された状態になる。電源スイッチ１４１〜１４ｎのゲートＡ１〜Ａｎの電圧は、電源スイッチ制御回路１２１により制御される。ゲートＡ１〜Ａｎがそれぞれ１．２Ｖである場合には、電源スイッチ１４１〜１４ｎはそれぞれオンする。これに対し、ゲートＡ１〜Ａｎがそれぞれ０Ｖである場合には、電源スイッチ１４１〜１４ｎはそれぞれオフする。
第１〜第５の実施形態によれば、試験端子ＰＤ及び試験制御回路１５１〜１５ｎを設けることにより、面積オーバーヘッドを抑制しつつ、電源スイッチ１４１〜１４ｎをオンさせた状態で試験を行うことができる。
試験端子ＰＤは、ｎ個の回路１１１〜１１ｎに対応してｎ個設ける必要がなく、１個でよい。また、切断可能な電源供給手段が不要である。これにより、第１〜第５の実施形態の半導体装置は、面積オーバーヘッドを大幅に抑制できる。また、近年のモバイル端末に搭載される半導体装置においては、通信速度の高速化と共に、低消費電力化の要求が更に厳しくなってきている。より細粒度に回路１１１〜１１ｎを電源切断する必要性が出てきており、電源スイッチ１４１〜１４ｎにより制御される回路１１１〜１１ｎの数が増加傾向にある。現在の４Ｇ高速規格であるＬＴＥ（Long Term Evolution）ベースバンドにおいては、電源スイッチ１４１〜１４ｎにより制御される回路１１１〜１１ｎの数が３０個を超える所まできている。そのような半導体装置においては、第１〜第５の実施形態により、半導体装置のチップサイズを約１５％程度削減できる試算となる。今後も、更に電源スイッチ１４１〜１４ｎにより制御される回路１１１〜１１ｎの数が増加していくことが想定され、第１〜第５の実施形態を適用することによる効果は、ますます増加していく。
なお、試験制御回路１５１〜１５ｎのトランジスタ（ゲート幅）のサイズは、電源スイッチ１４１〜１４ｎのトランジスタ（ゲート幅）のサイズに対して、１／１００〜１／１０００程度小さいことが好ましい。
また、試験制御回路１５１〜１５ｎのトランジスタ（ゲート幅）のサイズは、静電気放電保護素子２０１のトランジスタ（ゲート幅）のサイズに対して、１／１０００程度小さいことが好ましい。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１００ 試験装置
１０１，１０４ スイッチ
１０２，１０３ 電流検出部
１１０ 半導体装置
１１１ 第１の回路
１１２ 第２の回路
１２１ 電源スイッチ制御回路
１３１ 第１のバッファ
１３２ 第２のバッファ
１４１ 第１の電源スイッチ
１４２ 第２の電源スイッチ
１５１ 第１の試験制御回路
１５２ 第２の試験制御回路
ＰＤ 試験端子

Claims (11)

  1. 第１の回路と、
    前記第１の回路の電源電位端子と電源電位ノードとの間又は前記第１の回路の基準電位端子と基準電位ノードとの間に設けられる第１の電源スイッチと、
    前記第１の電源スイッチの制御端子の電圧を制御する電源スイッチ制御回路と、
    試験端子と、
    前記試験端子及び前記第１の電源スイッチの制御端子間の接続を制御する第１の試験制御回路と
    を有することを特徴とする半導体装置。
  2. 試験モードでは、前記試験端子に前記第１の電源スイッチをオンするための電圧が印加され、前記第１の試験制御回路は前記試験端子及び前記第１の電源スイッチの制御端子間を接続し、前記第１の電源スイッチがオンし、
    通常動作モードでは、前記第１の試験制御回路は前記試験端子及び前記第１の電源スイッチの制御端子間を切断することを特徴とする請求項１記載の半導体装置。
  3. さらに、第２の回路と、
    前記第２の回路の電源電位端子と電源電位ノードとの間又は前記第２の回路の基準電位端子と基準電位ノードとの間に設けられる第２の電源スイッチと、
    前記試験端子及び前記第２の電源スイッチの制御端子間の接続を制御する第２の試験制御回路とを有し、
    前記電源スイッチ制御回路は、前記第２の電源スイッチの制御端子の電圧を制御することを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第１の電源スイッチは、前記第１の回路の電源電位端子と電源電位ノードとの間に設けられる第１のｐチャネル電界効果トランジスタを有し、
    前記第１の試験制御回路は、ゲート及びドレインが前記試験端子に接続され、ソースが前記第１のｐチャネル電界効果トランジスタのゲートに接続される第２のｐチャネル電界効果トランジスタを有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第１の電源スイッチは、前記第１の回路の電源電位端子と電源電位ノードとの間に設けられる第１のｐチャネル電界効果トランジスタを有し、
    前記第１の試験制御回路は、ゲートが基準電位ノードに接続され、ソースが前記試験端子に接続され、ドレインが前記第１のｐチャネル電界効果トランジスタのゲートに接続される第１のｎチャネル電界効果トランジスタを有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  6. 前記第１の電源スイッチは、前記第１の回路の基準電位端子と基準電位ノードとの間に設けられる第１のｎチャネル電界効果トランジスタを有し、
    前記第１の試験制御回路は、ゲート及びドレインが前記試験端子に接続され、ソースが前記第１のｎチャネル電界効果トランジスタのゲートに接続される第２のｎチャネル電界効果トランジスタを有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  7. 前記第１の電源スイッチは、前記第１の回路の基準電位端子と基準電位ノードとの間に設けられる第１のｎチャネル電界効果トランジスタを有し、
    前記第１の試験制御回路は、ゲートが電源電位ノードに接続され、ソースが前記試験端子に接続され、ドレインが前記第１のｎチャネル電界効果トランジスタのゲートに接続される第１のｐチャネル電界効果トランジスタを有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  8. さらに、前記試験端子及び前記電源電位ノード間に接続される抵抗を有することを特徴とする請求項４又は７記載の半導体装置。
  9. さらに、前記試験端子及び前記基準電位ノード間に接続される抵抗を有することを特徴とする請求項５又は６記載の半導体装置。
  10. さらに、前記試験端子及び前記電源電位ノード間に接続される静電気放電保護素子を有することを特徴とする請求項４記載の半導体装置。
  11. さらに、前記試験端子及び前記基準電位ノード間に接続される静電気放電保護素子を有することを特徴とする請求項６記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210096992A (ko) * 2020-01-29 2021-08-06 주식회사 아도반테스토 전원 모듈

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105548781A (zh) * 2016-02-15 2016-05-04 新疆金风科技股份有限公司 母线短路容量测试方法、装置及系统
CN105911396B (zh) * 2016-05-26 2019-04-09 国网山东省电力公司临朐县供电公司 分界开关模拟试验诊断装置
CN108226750B (zh) * 2017-12-13 2020-11-24 上海华虹宏力半导体制造有限公司 防止探针卡烧针的方法
US11204384B1 (en) 2018-09-21 2021-12-21 Apple Inc. Methods and systems for switchable logic to recover integrated circuits with short circuits
JP2023015658A (ja) * 2021-07-20 2023-02-01 株式会社東芝 多チャネルスイッチｉｃ

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63231278A (ja) * 1987-03-19 1988-09-27 Nec Corp 相補型ｍｏｓトランジスタよりなるテスト回路
JPH03120859A (ja) * 1989-10-04 1991-05-23 Nec Corp 半導体集積回路
JPH1038981A (ja) * 1996-07-30 1998-02-13 Nec Ic Microcomput Syst Ltd 発振回路
WO2000011486A1 (fr) * 1998-08-24 2000-03-02 Hitachi, Ltd. Circuit integre a semi-conducteur
JP2001320021A (ja) * 2000-05-09 2001-11-16 Yaskawa Electric Corp Ａｓｉｃテスト回路
JP2004005973A (ja) * 2002-05-27 2004-01-08 Samsung Electronics Co Ltd 半導体メモリ装置及びその不良セルをスクリーニングする方法並びに半導体メモリ装置の配置方法
JP2009047557A (ja) * 2007-08-20 2009-03-05 Fujitsu Ltd 半導体装置
JP2009047473A (ja) * 2007-08-15 2009-03-05 Fujitsu Ltd 半導体装置
JP2009523229A (ja) * 2006-01-09 2009-06-18 エヌエックスピー ビー ヴィ テスト可能な集積回路およびｉｃテスト法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3053012B2 (ja) * 1998-03-02 2000-06-19 日本電気株式会社 半導体装置の試験回路および試験方法
JP2003016800A (ja) * 2001-07-03 2003-01-17 Mitsubishi Electric Corp 半導体装置
JP4278325B2 (ja) * 2001-12-19 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP2006158067A (ja) * 2004-11-29 2006-06-15 Renesas Technology Corp 電源ドライバ回路
JP2007256264A (ja) * 2006-02-21 2007-10-04 Mitsumi Electric Co Ltd 半導体装置
JP4880436B2 (ja) * 2006-12-06 2012-02-22 ローム株式会社 半導体集積回路および電源装置
JP5141337B2 (ja) 2008-03-31 2013-02-13 富士通株式会社 半導体装置および半導体装置の試験方法
JP5374120B2 (ja) * 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5805380B2 (ja) * 2010-10-04 2015-11-04 ラピスセミコンダクタ株式会社 半導体集積装置における遅延回路及びインバータ
JP5435081B2 (ja) 2012-05-25 2014-03-05 富士通株式会社 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63231278A (ja) * 1987-03-19 1988-09-27 Nec Corp 相補型ｍｏｓトランジスタよりなるテスト回路
JPH03120859A (ja) * 1989-10-04 1991-05-23 Nec Corp 半導体集積回路
JPH1038981A (ja) * 1996-07-30 1998-02-13 Nec Ic Microcomput Syst Ltd 発振回路
WO2000011486A1 (fr) * 1998-08-24 2000-03-02 Hitachi, Ltd. Circuit integre a semi-conducteur
US20040150419A1 (en) * 1998-08-24 2004-08-05 Hidehiro Okada Semiconductor integrated circuit
JP2001320021A (ja) * 2000-05-09 2001-11-16 Yaskawa Electric Corp Ａｓｉｃテスト回路
JP2004005973A (ja) * 2002-05-27 2004-01-08 Samsung Electronics Co Ltd 半導体メモリ装置及びその不良セルをスクリーニングする方法並びに半導体メモリ装置の配置方法
JP2009523229A (ja) * 2006-01-09 2009-06-18 エヌエックスピー ビー ヴィ テスト可能な集積回路およびｉｃテスト法
JP2009047473A (ja) * 2007-08-15 2009-03-05 Fujitsu Ltd 半導体装置
JP2009047557A (ja) * 2007-08-20 2009-03-05 Fujitsu Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210096992A (ko) * 2020-01-29 2021-08-06 주식회사 아도반테스토 전원 모듈
KR102292231B1 (ko) 2020-01-29 2021-08-20 주식회사 아도반테스토 전원 모듈

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