JP2004005973A - 半導体メモリ装置及びその不良セルをスクリーニングする方法並びに半導体メモリ装置の配置方法 - Google Patents
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Abstract
【課題】半導体メモリ装置の不良セルをスクリーニングする回路、そのスクリーニング方法及びそのスクリーニングのための配置方法を提供する。
【解決手段】半導体メモリ装置の不良セルをスクリーニングする回路、そのスクリーニング方法及びそのスクリーニングのための配置方法が開示される。本発明の半導体メモリ装置はＳＲＡＭセルそして第１及び第２ドライバ部を含む。第１ドライバ部は電源電圧とメモリセルとの間に連結され、セルパワー制御信号に応答してメモリセルに電源電圧を供給する。第２ドライバ部は電源電圧とメモリセルとの間に連結され、セルパワーダウン信号に応答してメモリセルに電源電圧を所定電圧降下させた電圧を供給する。本発明の半導体メモリ装置によると、セルパワーダウン信号により電源電圧を所定電圧降下させてメモリセルに直ちに供給するので、従来のテスターで一定電圧降下させた電圧を供給するため電圧を変更した後に安定化のために必要とした時間が不要になる。これにより不良セルをスクリーニングするテスト時間が縮まる。
【選択図】 図４
【解決手段】半導体メモリ装置の不良セルをスクリーニングする回路、そのスクリーニング方法及びそのスクリーニングのための配置方法が開示される。本発明の半導体メモリ装置はＳＲＡＭセルそして第１及び第２ドライバ部を含む。第１ドライバ部は電源電圧とメモリセルとの間に連結され、セルパワー制御信号に応答してメモリセルに電源電圧を供給する。第２ドライバ部は電源電圧とメモリセルとの間に連結され、セルパワーダウン信号に応答してメモリセルに電源電圧を所定電圧降下させた電圧を供給する。本発明の半導体メモリ装置によると、セルパワーダウン信号により電源電圧を所定電圧降下させてメモリセルに直ちに供給するので、従来のテスターで一定電圧降下させた電圧を供給するため電圧を変更した後に安定化のために必要とした時間が不要になる。これにより不良セルをスクリーニングするテスト時間が縮まる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特に不良セルをスクリーニングする回路、そのスクリーニング方法及びそのスクリーニングのための配置方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の大容量化により、メモリセルの密度（ｄｅｎｓｉｔｙ）が高くなり、デザインルールは小さくなっている。こうした傾向はＳＲＡＭにも同様であり、高集積化によりＳＲＡＭセル自体の損傷やＳＲＡＭセル内の不整合により不良セルが生ずる可能性が高くなっている。ウィークセル（ｗｅａｋ ｃｅｌｌ）は、スタンバイ電流を測定してセルノードの異常な漏れ電流をモニタリングすることによって検出される。ウィークセルを初期にスクリーニングすることにより組立コストとテストコストとを減らす方法が要求されているが、このような方法は、特許文献１に開示されている。
【０００３】
特許文献１は、微少リーク電流の存在の有無を感知するＳＲＡＭとそのテスト方法に関するものであり、図１にそのテスト方法が示されている。図１を参照すると、電源ラインＶｄｄとメモリセル１０のトランジスタ１６、１８の間に半導体スイッチ３４が挿入され、半導体スイッチ３４はテスト時間中にターンオフされる。データはスイッチ３４がターンオンされた時に書き込まれ、スイッチ３４がターンオフされ、所定時間経て、再びスイッチ３４がターンオンされた後に、データが読み出される。この際、書き込まれたデータが反転されているとメモリセルは不良であると判定される。また、スイッチがＯＦＦ状態のままデータを書き込み、所定時間経た後にデータを読み出すが、データ読み出しが不可能なメモリセルも不良であると判定される。
【０００４】
ところで、特許文献１は、スタンバイ電流を測定してリーク電流ＩＬをモニタリングして不良セルをスクリーニングする方法である。これとは違って、不良セル又はウィークセルをスクリーニングする方法で、電源電圧を用いてデータ保持力（ｄａｔａ ｒｅｔｅｎｔｉｏｎ）をテストする方法（以下、“ＶＤＲテスト”という）がある。ＶＤＲテストとは、テスターの電源値を変更し、変更された電源値に電源電圧をＳＲＡＭ内部に供給し、ＳＲＡＭ内部の電源電圧が充分に一定値に維持されることを待ってデータ保持力をテストすることを言う。
【０００５】
ところで、こうしたＶＤＲテストを行うとテスターの電源変更、それによる電源の安定化時間、電源電圧のＳＲＡＭへの供給時間等により相当に長い時間が必要になるという問題点がある。
【０００６】
従って、特許文献１とは違って、ＶＤＲテストでテストしてもテスト時間に長時間を要することなく不良セルをスクリーニングすることができる技術が要求される。
【特許文献１】
特開平７−３１２０９７号公報
【発明が解決しようとする課題】
本発明の目的は不良セルをスクリーニングする回路を有する半導体メモリ装置を提供することである。
【０００７】
本発明の他の目的は不良セルをスクリーニングする方法を提供することである。
【０００８】
本発明のもう１つの目的は所定ブロック単位に不良セルをスクリーニングするための半導体メモリ装置の配置方法を提供することである。
【０００９】
【課題を解決するための手段】
前述した目的を達成するために、本発明の半導体メモリ装置はＳＲＡＭセルそして第１及び第２ドライバ部を含む。第１ドライバ部は電源電圧とメモリセルとの間に連結され、セルパワー制御信号に応答してメモリセルに電源電圧を供給するＰＭＯＳトランジスタから構成される。第２ドライバ部は電源電圧とメモリセルとの間に連結され、セルパワーダウン信号に応答してメモリセルに電源電圧を所定電圧降下させた電圧を供給するＮＭＯＳトランジスタから構成される。半導体メモリ装置はセルパワー制御信号を発生するセルパワー信号発生部を更に含む。
【００１０】
本発明の一実施形態によるセルパワー信号発生部は第１テストパッドと、第２テストパッドと、第２テストパッドの入力に応答して半導体メモリ装置をテストするテストモードの１つとして所定のセルパワーオフモードを提供するセルパワー制御回路部と、セルパワー制御回路部の出力と第２テストパッドの入力に応答するＡＮＤゲートと、ＡＮＤゲートの出力と第１テストパッドの入力に応答してセルパワー制御信号を発生するＮＯＲゲートとを含む。セルパワー制御回路部はＪＴＡＧテストモード回路で具現される。
【００１１】
本発明の他の実施形態によるセルパワー信号発生部は第１テストパッドの入力によりセルパワーダウン信号を発生するバッファ部と、第２テストパッドの入力に応答して半導体メモリ装置をテストするテストモードの１つとして所定のセルパワーオフモードを提供するセルパワー制御回路部と、セルパワー制御回路部の出力と第２テストパッドの入力に応答してセルパワー制御信号を発生するＮＡＮＤゲートと、外部電圧パッドに入力される電圧を半導体メモリ装置の電源電圧に変換する電圧変換部とを含む。
【００１２】
前述した他の目的を達成するために、本発明はメモリセルの不良の有無をスクリーニングする方法において、テスト信号が入力されるＪＴＡＧテストモード回路を通じてテスト信号によりセルパワー制御信号が発生される段階と、メモリセルにデータを書き込む段階と、所定のクロックサイクル間の期間中において、第１ロジックレベルのセルパワー制御信号に応答してメモリセルに供給される電源電圧を遮断する段階と、所定のクロックサイクル間の期間中において、第２ロジックレベルのセルパワー制御信号に応答してメモリセルに電源電圧を供給し、メモリセルのデータを読み出す段階と、クロックの一サイクル毎に、第１ロジックレベルと第２ロジックレベルのセルパワー制御信号とが交代で印加され、セルパワー制御信号が第１ロジックレベルである時に電源電圧を遮断した状態でメモリセルにデータを書き込み、セルパワー制御信号が第２ロジックレベルである時に電源電圧を供給した状態でメモリセルのデータを読み出す段階とを含む。
【００１３】
前述したもう１つの目的を達成するために、本発明の半導体メモリ装置の配置方法において、複数のメモリセルが行及び列で配列される第１及び第２サブメモリセルアレイブロックと、第１及び第２サブメモリセルアレイブロックのビットライン方向における側に配置されるコラムデコーダとビットラインセンスアンプ部と、第１及び第２サブメモリセルアレイブロックのワードライン方向に第１及び第２サブセルアレイブロックの間に配置されるサブローデコーダと、サブローデコーダとビットラインセンスアンプ部との接合部分に配置され、メモリセルに供給される電源電圧を制御するセルパワー制御信号により駆動されるドライバ部とが配列される。そして、第１及び第２サブメモリセルアレイブロック、サブローデコーダ、及びドライバ部を含む単位ブロックが行で配列されるメインセルブロックが行で多数個配列され、サブメモリセルアレイブロックをアドレッシングするメインローデコーダが更に配列される。全体メインメモリセルアレイブロックをスクリーニングするため、セルパワー制御信号はメインローデコーダをイネーブルさせるプリデコーダに入力されて全てのメインメモリセルブロック内のメモリセルに供給される電源電圧を制御する。単位ブロックをスクリーニングするため、セルパワー制御信号はサブローデコーダに入力されて選択されるサブメモリセルブロック内のメモリセルへ供給される電源電圧を制御する。
【００１４】
従って、本発明によると、セルパワーダウン信号により電源電圧を所定電圧降下させてメモリセルに供給するので、従来のテスターで一定電圧降下させた電圧を供給するため電圧を変更した後に安定化のために必要とした時間が不要になる。これにより不良セルをスクリーニングするテスト時間が縮まる。そして、半導体メモリ装置のウェーハ状態とパッケージ状態のいずれの場合でも不良セルスクリーニングが可能であり、任意のブロック単位スクリーニングも可能である。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
【００１６】
図２は本発明の第１実施形態によるＳＲＡＭセルを示す図面である。図２を参照すると、ＳＲＡＭセル２００はトランジスタＭ１、Ｍ３から構成される第１インバータセル２１０と、トランジスタＭ２、Ｍ４から構成される第２インバータセル２２０とが互いに交差連結され、第１インバータセル２１０の出力はトランジスタＭ５を通じてビットラインＢＬに連結され、第２インバータセル２２０の出力はトランジスタＭ６を通じて相補ビットライン／ＢＬに連結され、トランジスタＭ５、Ｍ６のゲートはワードラインＷＬに連結される。トランジスタＭ１、Ｍ２のソースはドライバ部２３０を通じて第１内部電圧ＶＤＤＣと連結される。ドライバ部２３０はセルパワー制御信号ＣＰＥＮＢに応答してトランジスタＭ１、Ｍ２のソースに第１内部電圧ＶＤＤＣを供給するＰＭＯＳトランジスタから構成される。
【００１７】
ＳＲＡＭセル２００は図１のＳＲＡＭセル１０と比較してスイッチ３４の代わりにセルパワー制御信号ＣＰＥＮＢにより駆動されるドライバ部２３０を使用するという点で差がある。特に、セルパワー制御信号ＣＰＥＮＢはウェーハテスト時とパッケージテスト時に各々使用することができ、図３のセルパワー制御信号発生部３００により発生される。
【００１８】
図３で、セルパワー信号発生部３００は第１テストパッド３０２、第２テストパッド３０４、セルパワー制御回路部３０６、ＡＮＤゲート３０８、そしてＮＯＲゲート３１０を含み、セルパワー制御信号ＣＰＥＮＢを発生する。第１テストパッド３０２にはウェーハレベルテストを示す入力信号が、第２テストパッド３０４には外部で任意に設定される制御信号が入る。セルパワー制御回路部３０６は第２テストパッド３０４の入力に応答して半導体メモリ装置をテストするテストソースのために所定のセルパワーオフモードを提供するＪＴＡＧテストモード回路として、セルパワーオフ信号ｃｅｌｌ ｐｚｚを発生する。ＡＮＤゲート３０８はセルパワーオフ信号ｃｅｌｌ ｐｚｚと第２テストパッド３０４の入力に応答してその出力を決定し、ＮＯＲゲート３１０はＡＮＤゲート３０８の出力と第１テストパッド３０２の入力に応答してセルパワー制御信号ＣＰＥＮＢを発生する。セルパワー信号発生部３００は第１テストパッド３０２にハイレベルの信号が入力されるか、或いはＡＮＤゲート３０８の出力からハイレベルの信号が発生されるとローレベルのセルパワー制御信号ＣＰＥＮＢを発生する。ローレベルのセルパワー制御信号ＣＰＥＮＢに応答するドライバ部２３０（図２）を通じてＳＲＡＭセル２００のトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣが供給される。
【００１９】
従って、本実施形態のＳＲＡＭセル２００（図２）の場合、セルパワー制御回路部３０６を経由せずに外部から第１テストパッド３０２（図３）に印加されるハイレベルパルスによりＳＲＡＭセル２００のトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣが直ちに供給される。これはウェーハ状態のテスト時にＳＲＡＭセル２００へ電源電圧ＶＤＤＣが供給されることを意味する。そして、ＳＲＡＭがパッケージ状態である時は第２テストパッド３０４の入力を受信するセルパワー制御回路部３０６のセルパワーオフ信号ｃｅｌｌ ｐｚｚによりＳＲＡＭセル２００のトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣが直ちに供給される。
【００２０】
図４は本発明の第２実施形態によるＳＲＡＭセルを示す図面である。図４で、ＳＲＡＭセル４００は図２のＳＲＡＭセル２００と比較して第１内部電圧ＶＤＤＣとトランジスタＭ１、Ｍ２の間に第１及び第２ドライバ部４３０、４４０を含むという点で差がある。第１ドライバ部４３０はセルパワー制御信号ＣＰＥＮＢに応答してトランジスタＭ１、Ｍ２のソースに第１内部電圧ＶＤＤＣを供給するＰＭＯＳトランジスタから構成され、第２ドライバ部４４０はセルパワーダウン信号ＣＰＤＯＷＮに応答してトランジスタＭ１、Ｍ２のソースに第１内部電圧ＶＤＤＣをスレッショルド電圧Ｖｔ程降下させた電圧を供給するＮＭＯＳトランジスタから構成される。セルパワー制御信号ＣＰＥＮＢとセルパワーダウン信号ＣＰＤＯＷＮは図５のセルパワー信号発生部５００により発生される。
【００２１】
図５はセルパワー信号発生部５００を示す図面である。図５で、セルパワー信号発生部５００は第１テストパッド５０２と連結されるバッファ部５１０、第２テストパッド５０４と連結されるセルパワー制御回路部５２２と内部電圧トリミング回路部５２４を含むＪＴＡＧテストモード回路５２０、セルパワー制御回路部５２２の出力ｃｅｌｌ ｐｚｚと第２テストパッド５０４の入力に応答するＮＡＮＤゲート５２６、そして第１及び第２外部電圧パッド５０６、５０８と連結され、内部電圧トリミング回路部５２４の出力に制御されて第１及び第２外部電圧を第１及び第２内部電圧ＶＤＤＣ、ＶＤＤに変換する第１及び第２内部電圧変換部５３０、５４０を含む。バッファ部５１０の出力はセルパワーダウン信号ＣＰＤＯＷＮになり、ＮＡＮＤゲート５２６の出力はセルパワー制御信号ＣＰＥＮＢになる。セルパワーダウン信号ＣＰＤＯＷＮは第１テストパッド５０２に入力される信号レベルにより発生する。セルパワー制御信号ＣＰＥＮＢはハイレベルの第２テストパッド５０４の入力とハイレベルのセルパワー制御回路部５０８の出力ｃｅｌｌ ｐｚｚによりローレベルの信号として発生される。ハイレベルのセルパワーダウン信号ＣＰＤＯＷＮは図４の第２ドライバ部４４０であるＮＭＯＳトランジスタをターンオンさせてＳＲＡＭセルのトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣをスレッショルド電圧Ｖｔ程降下させた電圧を供給する。ローレベルのセルパワー制御信号ＣＰＥＮＢは図４の第１ドライバ部４３０であるＰＭＯＳトランジスタをターンオンさせてＳＲＡＭセル４００のトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣを供給する。
【００２２】
従って、本発明の第２実施形態のＳＲＡＭセル４００の場合、ＪＴＡＧテストモード回路５２０を経由せずに外部から第１テストパッド５０２に印加されるハイレベルパルスにより発生されるセルパワーダウン信号ＣＰＤＯＷＮによりＳＲＡＭセルのトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣをスレッショルド電圧Ｖｔ程降下させた電圧が供給される。これは従来のテスターでメモリセルに一定電圧降下させた電圧を供給するために、電圧値を変更した後に安定化のために必要とした時間が不要であることを意味する。従って、不良セルをスクリーニングする時間を縮めることができる。
【００２３】
図６は本発明の好適な実施の形態に係るＳＲＡＭセルをスクリーニングするタイミングダイヤグラムを示す図面である。図５のＪＴＡＧテストモード５２０のクロック信号ＸＴＣＫが周期的に入力され、第２テストパッド５０４に所定のテスト信号が入力される。第２テストパッド５０４にはＣ２クロックからＣ７クロックまでハイレベルのテスト信号が印加され、Ｃ８クロックからＣ１５クロックまでローレベルのテスト信号が印加され、Ｃ１６クロックからＣ２４クロックまで２クロックサイクル毎にハイレベルのテスト信号が印加される。セルパワー制御回路部５２２の出力ｃｅｌｌ ｐｚｚは第２テストパッド５０４にテスト信号が印加されるＣ２クロック〜Ｃ２４クロックの間でハイレベルに活性化される。セルパワー制御信号ＣＰＥＮＢは第２テストパッド５０４のテスト信号により発生される。セルパワー制御信号ＣＰＥＮＢがハイレベルである区間はＳＲＡＭセルに第１内部電圧ＶＤＤＣが供給されない区間である。
【００２４】
Ｃ２クロック以前に、ローレベルのセルパワー制御信号ＣＰＥＮＢによりＳＲＡＭセルに第１内部電圧ＶＤＤＣが供給され、全てのＳＲＡＭセルへの書き込み動作（Ａｌｌ ｃｅｌｌ ｗｒｉｔｅ）が行われる。Ｃ２クロックからＣ７クロックまでのセルパワー制御信号ＣＰＥＮＢがハイレベルである区間はＳＲＡＭセルに第１内部電圧ＶＤＤＣが供給されないので、ウィークセルをスクリーニングすることができる時間的な限界になる区間とする。以後、Ｃ８クロックからＣ１５クロックまでセルパワー制御信号ＣＰＥＮＢがローレベルである区間中は全てのＳＲＡＭセルの読み出し動作（Ａｌｌ ｃｅｌｌ ｒｅａｄ）になる。
【００２５】
Ｃ１６クロック以後には各ＳＲＡＭセル毎に書き込み／読み出し動作が成されるが、Ｃ１６、Ｃ１８、Ｃ２０、Ｃ２２、Ｃ２４クロックでセルパワー制御信号ＣＰＥＮＢがハイレベルである区間中で一つのＳＲＡＭセルへの書き込み動作（１ ｃｅｌｌ ｗｒｉｔｅ）が各々成される。この際、ＳＲＡＭセルに第１内部電圧ＶＤＤＣが供給されない状態でＳＲＡＭセルへの書き込み動作が強制される。以後、Ｃ１７、Ｃ１９、Ｃ２１、Ｃ２３クロックでセルパワー制御信号ＣＰＥＮＢがローレベルである区間中でＳＲＡＭセル一つの読み出し動作（１ ｃｅｌｌ ｒｅａｄ）が各々成される。ここで、読み出されたデータと書き込みデータを比較して相異なると不良セルであると判別される。
【００２６】
図７は図２のＳＲＡＭセルの半導体メモリ装置内の配置を示す図面である。図７で、半導体メモリ装置には第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３、サブローデコーダＳＲＤ、コラムデコーダＹＰＡＴＨ、書き込みドライバＷＤＲＶ、ビットラインセンスアンプ部ＢＳＡ、ドライバ部７１０、７２０、７３０、７４０、電源電圧パッド７５０、そして電源電圧ライン７６０が配置される。第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３には図２のＳＲＡＭセル２００のトランジスタＭ１〜Ｍ６が行及び列で配列される。コラムデコーダＹＰＡＴＨ、書き込みドライバＷＤＲＶそしてビットラインセンスアンプＢＳＡは第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３のビットライン方向の下端部に配置される。サブローデコーダＳＲＤは第１及び第２サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、そして第３及び第４サブセルブロックＳＣＢ２、ＳＣＢ３の間に配置される。第１及び第２サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、サブローデコーダＳＲＤ、コラムデコーダＹＰＡＴＨ、書き込みドライバＷＤＲＶ、ビットラインセンスアンプＢＳＡそしてドライバ部７１０、７２０は一つの単位ブロック７００を成す。電源電圧パッド７５０は電源電圧ライン７６０を通じてドライバ部７１０、７２０、７３０、７４０と連結される。ドライバ部７２０、７４０には図２のＳＲＡＭセル２００内のドライバ部であるＰＭＯＳトランジスタが配置されるが、サブローデコーダＳＲＤとビットラインセンスアンプＢＳＡの間の接合（ｃｏｎｊｕｎｃｔｉｏｎ）部分に配置されて第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３の下端部に配列されるメモリセルに第１内部電圧ＶＤＤＣを供給する。そして、ドライバ部７１０、７３０はサブローデコーダＳＲＤの上端部に配置されて第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３の上端部に配列されるメモリセルに第１内部電圧ＶＤＤＣを供給し、図２のＳＲＡＭセル２００内のドライバ部であるＰＭＯＳトランジスタが配置される。
【００２７】
図８及び図９はセルパワー制御信号ＣＰＥＮＢをメモリセルブロックのデコーディング信号として使用して所定のブロック単位にメモリセルをスクリーニングする方法を示す図面である。図８及び図９には図７の単位ブロック７００が行で多数個配列される第１〜第４メインメモリセルアレイブロックＭＣＢ０、ＭＣＢ１、ＭＣＢ２、ＭＣＢ３が配置され、第１〜第４メインメモリセルアレイブロックＭＣＢ０、ＭＣＢ１、ＭＣＢ２、ＭＣＢ３の各々は内部のサブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、…をデコーディングするメインローデコーダＭＲＤと連結される。
【００２８】
図８は全体ブロックをスクリーニングする方法を示す。セルパワー制御信号ＣＰＥＮＢがプリデコーダ８１０に入力され、プリデコーダ８１０の出力はメインローデコーダＭＲＤに提供される。セルパワー制御信号ＣＰＥＮＢがイネーブルされるとメインローデコーダＭＲＤが活性化され、第１〜第４メインメモリセルアレイブロックＭＣＢ０、ＭＣＢ１、ＭＣＢ２、ＭＣＢ３に第１内部電圧ＶＤＤＣが印加される。これに対し、図９はセルパワー制御信号ＣＰＥＮＢが各々のブロックデコーダＢＤＣに提供される。セルパワー制御信号ＣＰＥＮＢが活性化されると各サブセルブロックＳＣＢ０、ＳＣＢ１、…、に第１内部電圧ＶＤＤＣが印加されるが、メインローデコーダＭＲＤにより選択されたサブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、…、に第１内部電圧ＶＤＤＣが印加される。従って、セルパワー制御信号ＣＰＥＮＢがデコーディングされる方法によりメモリセルブロック全体又は単位ブロックで不良セルのスクリーニングが可能となる。
【００２９】
以上で、本発明は実施形態を挙げて記述したがこれは例示的なものに過ぎず、本発明の技術的思想及び範囲を制限したり限定したりするものではない。本発明の実施形態では、ＳＲＡＭセルへの電源供給制御について記述しているが、ＳＲＡＭセル以外のメモリセルにも適用されることができることは勿論である。したがって、本発明の技術的思想及びその範囲を逸脱しない限度内で多様な変化及び変更が可能なことは勿論である。
【００３０】
【発明の効果】
前述した本発明によると、セルパワーダウン信号により電源電圧を所定電圧降下させてメモリセルに供給するので、従来のテスターで一定電圧降下させた電圧を供給するため電圧を変更した後に安定化のために必要とした時間が不要になる。これにより不良セルをスクリーニングするテスト時間が縮まる。そして、テストパッドに入力される信号に応じて不良セルをスクリーニングすることが、ウェーハ状態とパッケージ状態のいずれの場合でも可能である。また、全体のメモリセルアレイブロックに対して又は単位メモリセルアレイブロックに対して不良セルスクリーニングが可能なので、任意のブロック単位でスクリーニングが可能である。
【図面の簡単な説明】
【図１】一般的なＳＲＡＭメモリセルを示す図面である。
【図２】本発明の第１実施形態によるメモリセルを示す図面である。
【図３】第１実施形態のセルパワー信号発生回路を示す図面である。
【図４】本発明の第２実施形態によるメモリセルを示す図面である。
【図５】第２実施形態のセルパワー信号発生回路を示す図面である。
【図６】本発明の好適な実施の形態に係るメモリセルをスクリーニングするタイミングダイヤグラムを示す図面である。
【図７】図２のメモリセルの半導体メモリ装置内配置を示す図面である。
【図８】セルパワー制御信号を用いて所定ブロック単位にメモリセルをスクリーニングする方法を示す図面である。
【図９】セルパワー制御信号を用いて所定ブロック単位にメモリセルをスクリーニングする方法を示す図面である。
【符号の説明】
２００、４００ ＳＲＡＭセル
４３０、４４０ 第１、第２ドライバ部
ＣＰＤＯＷＮ セルパワーダウン信号
ＣＰＥＮＢ セルパワー制御信号
ＶＤＤＣ 第１内部電圧
Ｖｔ スレッショルド電圧
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特に不良セルをスクリーニングする回路、そのスクリーニング方法及びそのスクリーニングのための配置方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の大容量化により、メモリセルの密度（ｄｅｎｓｉｔｙ）が高くなり、デザインルールは小さくなっている。こうした傾向はＳＲＡＭにも同様であり、高集積化によりＳＲＡＭセル自体の損傷やＳＲＡＭセル内の不整合により不良セルが生ずる可能性が高くなっている。ウィークセル（ｗｅａｋ ｃｅｌｌ）は、スタンバイ電流を測定してセルノードの異常な漏れ電流をモニタリングすることによって検出される。ウィークセルを初期にスクリーニングすることにより組立コストとテストコストとを減らす方法が要求されているが、このような方法は、特許文献１に開示されている。
【０００３】
特許文献１は、微少リーク電流の存在の有無を感知するＳＲＡＭとそのテスト方法に関するものであり、図１にそのテスト方法が示されている。図１を参照すると、電源ラインＶｄｄとメモリセル１０のトランジスタ１６、１８の間に半導体スイッチ３４が挿入され、半導体スイッチ３４はテスト時間中にターンオフされる。データはスイッチ３４がターンオンされた時に書き込まれ、スイッチ３４がターンオフされ、所定時間経て、再びスイッチ３４がターンオンされた後に、データが読み出される。この際、書き込まれたデータが反転されているとメモリセルは不良であると判定される。また、スイッチがＯＦＦ状態のままデータを書き込み、所定時間経た後にデータを読み出すが、データ読み出しが不可能なメモリセルも不良であると判定される。
【０００４】
ところで、特許文献１は、スタンバイ電流を測定してリーク電流ＩＬをモニタリングして不良セルをスクリーニングする方法である。これとは違って、不良セル又はウィークセルをスクリーニングする方法で、電源電圧を用いてデータ保持力（ｄａｔａ ｒｅｔｅｎｔｉｏｎ）をテストする方法（以下、“ＶＤＲテスト”という）がある。ＶＤＲテストとは、テスターの電源値を変更し、変更された電源値に電源電圧をＳＲＡＭ内部に供給し、ＳＲＡＭ内部の電源電圧が充分に一定値に維持されることを待ってデータ保持力をテストすることを言う。
【０００５】
ところで、こうしたＶＤＲテストを行うとテスターの電源変更、それによる電源の安定化時間、電源電圧のＳＲＡＭへの供給時間等により相当に長い時間が必要になるという問題点がある。
【０００６】
従って、特許文献１とは違って、ＶＤＲテストでテストしてもテスト時間に長時間を要することなく不良セルをスクリーニングすることができる技術が要求される。
【特許文献１】
特開平７−３１２０９７号公報
【発明が解決しようとする課題】
本発明の目的は不良セルをスクリーニングする回路を有する半導体メモリ装置を提供することである。
【０００７】
本発明の他の目的は不良セルをスクリーニングする方法を提供することである。
【０００８】
本発明のもう１つの目的は所定ブロック単位に不良セルをスクリーニングするための半導体メモリ装置の配置方法を提供することである。
【０００９】
【課題を解決するための手段】
前述した目的を達成するために、本発明の半導体メモリ装置はＳＲＡＭセルそして第１及び第２ドライバ部を含む。第１ドライバ部は電源電圧とメモリセルとの間に連結され、セルパワー制御信号に応答してメモリセルに電源電圧を供給するＰＭＯＳトランジスタから構成される。第２ドライバ部は電源電圧とメモリセルとの間に連結され、セルパワーダウン信号に応答してメモリセルに電源電圧を所定電圧降下させた電圧を供給するＮＭＯＳトランジスタから構成される。半導体メモリ装置はセルパワー制御信号を発生するセルパワー信号発生部を更に含む。
【００１０】
本発明の一実施形態によるセルパワー信号発生部は第１テストパッドと、第２テストパッドと、第２テストパッドの入力に応答して半導体メモリ装置をテストするテストモードの１つとして所定のセルパワーオフモードを提供するセルパワー制御回路部と、セルパワー制御回路部の出力と第２テストパッドの入力に応答するＡＮＤゲートと、ＡＮＤゲートの出力と第１テストパッドの入力に応答してセルパワー制御信号を発生するＮＯＲゲートとを含む。セルパワー制御回路部はＪＴＡＧテストモード回路で具現される。
【００１１】
本発明の他の実施形態によるセルパワー信号発生部は第１テストパッドの入力によりセルパワーダウン信号を発生するバッファ部と、第２テストパッドの入力に応答して半導体メモリ装置をテストするテストモードの１つとして所定のセルパワーオフモードを提供するセルパワー制御回路部と、セルパワー制御回路部の出力と第２テストパッドの入力に応答してセルパワー制御信号を発生するＮＡＮＤゲートと、外部電圧パッドに入力される電圧を半導体メモリ装置の電源電圧に変換する電圧変換部とを含む。
【００１２】
前述した他の目的を達成するために、本発明はメモリセルの不良の有無をスクリーニングする方法において、テスト信号が入力されるＪＴＡＧテストモード回路を通じてテスト信号によりセルパワー制御信号が発生される段階と、メモリセルにデータを書き込む段階と、所定のクロックサイクル間の期間中において、第１ロジックレベルのセルパワー制御信号に応答してメモリセルに供給される電源電圧を遮断する段階と、所定のクロックサイクル間の期間中において、第２ロジックレベルのセルパワー制御信号に応答してメモリセルに電源電圧を供給し、メモリセルのデータを読み出す段階と、クロックの一サイクル毎に、第１ロジックレベルと第２ロジックレベルのセルパワー制御信号とが交代で印加され、セルパワー制御信号が第１ロジックレベルである時に電源電圧を遮断した状態でメモリセルにデータを書き込み、セルパワー制御信号が第２ロジックレベルである時に電源電圧を供給した状態でメモリセルのデータを読み出す段階とを含む。
【００１３】
前述したもう１つの目的を達成するために、本発明の半導体メモリ装置の配置方法において、複数のメモリセルが行及び列で配列される第１及び第２サブメモリセルアレイブロックと、第１及び第２サブメモリセルアレイブロックのビットライン方向における側に配置されるコラムデコーダとビットラインセンスアンプ部と、第１及び第２サブメモリセルアレイブロックのワードライン方向に第１及び第２サブセルアレイブロックの間に配置されるサブローデコーダと、サブローデコーダとビットラインセンスアンプ部との接合部分に配置され、メモリセルに供給される電源電圧を制御するセルパワー制御信号により駆動されるドライバ部とが配列される。そして、第１及び第２サブメモリセルアレイブロック、サブローデコーダ、及びドライバ部を含む単位ブロックが行で配列されるメインセルブロックが行で多数個配列され、サブメモリセルアレイブロックをアドレッシングするメインローデコーダが更に配列される。全体メインメモリセルアレイブロックをスクリーニングするため、セルパワー制御信号はメインローデコーダをイネーブルさせるプリデコーダに入力されて全てのメインメモリセルブロック内のメモリセルに供給される電源電圧を制御する。単位ブロックをスクリーニングするため、セルパワー制御信号はサブローデコーダに入力されて選択されるサブメモリセルブロック内のメモリセルへ供給される電源電圧を制御する。
【００１４】
従って、本発明によると、セルパワーダウン信号により電源電圧を所定電圧降下させてメモリセルに供給するので、従来のテスターで一定電圧降下させた電圧を供給するため電圧を変更した後に安定化のために必要とした時間が不要になる。これにより不良セルをスクリーニングするテスト時間が縮まる。そして、半導体メモリ装置のウェーハ状態とパッケージ状態のいずれの場合でも不良セルスクリーニングが可能であり、任意のブロック単位スクリーニングも可能である。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
【００１６】
図２は本発明の第１実施形態によるＳＲＡＭセルを示す図面である。図２を参照すると、ＳＲＡＭセル２００はトランジスタＭ１、Ｍ３から構成される第１インバータセル２１０と、トランジスタＭ２、Ｍ４から構成される第２インバータセル２２０とが互いに交差連結され、第１インバータセル２１０の出力はトランジスタＭ５を通じてビットラインＢＬに連結され、第２インバータセル２２０の出力はトランジスタＭ６を通じて相補ビットライン／ＢＬに連結され、トランジスタＭ５、Ｍ６のゲートはワードラインＷＬに連結される。トランジスタＭ１、Ｍ２のソースはドライバ部２３０を通じて第１内部電圧ＶＤＤＣと連結される。ドライバ部２３０はセルパワー制御信号ＣＰＥＮＢに応答してトランジスタＭ１、Ｍ２のソースに第１内部電圧ＶＤＤＣを供給するＰＭＯＳトランジスタから構成される。
【００１７】
ＳＲＡＭセル２００は図１のＳＲＡＭセル１０と比較してスイッチ３４の代わりにセルパワー制御信号ＣＰＥＮＢにより駆動されるドライバ部２３０を使用するという点で差がある。特に、セルパワー制御信号ＣＰＥＮＢはウェーハテスト時とパッケージテスト時に各々使用することができ、図３のセルパワー制御信号発生部３００により発生される。
【００１８】
図３で、セルパワー信号発生部３００は第１テストパッド３０２、第２テストパッド３０４、セルパワー制御回路部３０６、ＡＮＤゲート３０８、そしてＮＯＲゲート３１０を含み、セルパワー制御信号ＣＰＥＮＢを発生する。第１テストパッド３０２にはウェーハレベルテストを示す入力信号が、第２テストパッド３０４には外部で任意に設定される制御信号が入る。セルパワー制御回路部３０６は第２テストパッド３０４の入力に応答して半導体メモリ装置をテストするテストソースのために所定のセルパワーオフモードを提供するＪＴＡＧテストモード回路として、セルパワーオフ信号ｃｅｌｌ ｐｚｚを発生する。ＡＮＤゲート３０８はセルパワーオフ信号ｃｅｌｌ ｐｚｚと第２テストパッド３０４の入力に応答してその出力を決定し、ＮＯＲゲート３１０はＡＮＤゲート３０８の出力と第１テストパッド３０２の入力に応答してセルパワー制御信号ＣＰＥＮＢを発生する。セルパワー信号発生部３００は第１テストパッド３０２にハイレベルの信号が入力されるか、或いはＡＮＤゲート３０８の出力からハイレベルの信号が発生されるとローレベルのセルパワー制御信号ＣＰＥＮＢを発生する。ローレベルのセルパワー制御信号ＣＰＥＮＢに応答するドライバ部２３０（図２）を通じてＳＲＡＭセル２００のトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣが供給される。
【００１９】
従って、本実施形態のＳＲＡＭセル２００（図２）の場合、セルパワー制御回路部３０６を経由せずに外部から第１テストパッド３０２（図３）に印加されるハイレベルパルスによりＳＲＡＭセル２００のトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣが直ちに供給される。これはウェーハ状態のテスト時にＳＲＡＭセル２００へ電源電圧ＶＤＤＣが供給されることを意味する。そして、ＳＲＡＭがパッケージ状態である時は第２テストパッド３０４の入力を受信するセルパワー制御回路部３０６のセルパワーオフ信号ｃｅｌｌ ｐｚｚによりＳＲＡＭセル２００のトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣが直ちに供給される。
【００２０】
図４は本発明の第２実施形態によるＳＲＡＭセルを示す図面である。図４で、ＳＲＡＭセル４００は図２のＳＲＡＭセル２００と比較して第１内部電圧ＶＤＤＣとトランジスタＭ１、Ｍ２の間に第１及び第２ドライバ部４３０、４４０を含むという点で差がある。第１ドライバ部４３０はセルパワー制御信号ＣＰＥＮＢに応答してトランジスタＭ１、Ｍ２のソースに第１内部電圧ＶＤＤＣを供給するＰＭＯＳトランジスタから構成され、第２ドライバ部４４０はセルパワーダウン信号ＣＰＤＯＷＮに応答してトランジスタＭ１、Ｍ２のソースに第１内部電圧ＶＤＤＣをスレッショルド電圧Ｖｔ程降下させた電圧を供給するＮＭＯＳトランジスタから構成される。セルパワー制御信号ＣＰＥＮＢとセルパワーダウン信号ＣＰＤＯＷＮは図５のセルパワー信号発生部５００により発生される。
【００２１】
図５はセルパワー信号発生部５００を示す図面である。図５で、セルパワー信号発生部５００は第１テストパッド５０２と連結されるバッファ部５１０、第２テストパッド５０４と連結されるセルパワー制御回路部５２２と内部電圧トリミング回路部５２４を含むＪＴＡＧテストモード回路５２０、セルパワー制御回路部５２２の出力ｃｅｌｌ ｐｚｚと第２テストパッド５０４の入力に応答するＮＡＮＤゲート５２６、そして第１及び第２外部電圧パッド５０６、５０８と連結され、内部電圧トリミング回路部５２４の出力に制御されて第１及び第２外部電圧を第１及び第２内部電圧ＶＤＤＣ、ＶＤＤに変換する第１及び第２内部電圧変換部５３０、５４０を含む。バッファ部５１０の出力はセルパワーダウン信号ＣＰＤＯＷＮになり、ＮＡＮＤゲート５２６の出力はセルパワー制御信号ＣＰＥＮＢになる。セルパワーダウン信号ＣＰＤＯＷＮは第１テストパッド５０２に入力される信号レベルにより発生する。セルパワー制御信号ＣＰＥＮＢはハイレベルの第２テストパッド５０４の入力とハイレベルのセルパワー制御回路部５０８の出力ｃｅｌｌ ｐｚｚによりローレベルの信号として発生される。ハイレベルのセルパワーダウン信号ＣＰＤＯＷＮは図４の第２ドライバ部４４０であるＮＭＯＳトランジスタをターンオンさせてＳＲＡＭセルのトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣをスレッショルド電圧Ｖｔ程降下させた電圧を供給する。ローレベルのセルパワー制御信号ＣＰＥＮＢは図４の第１ドライバ部４３０であるＰＭＯＳトランジスタをターンオンさせてＳＲＡＭセル４００のトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣを供給する。
【００２２】
従って、本発明の第２実施形態のＳＲＡＭセル４００の場合、ＪＴＡＧテストモード回路５２０を経由せずに外部から第１テストパッド５０２に印加されるハイレベルパルスにより発生されるセルパワーダウン信号ＣＰＤＯＷＮによりＳＲＡＭセルのトランジスタＭ１、Ｍ２に第１内部電圧ＶＤＤＣをスレッショルド電圧Ｖｔ程降下させた電圧が供給される。これは従来のテスターでメモリセルに一定電圧降下させた電圧を供給するために、電圧値を変更した後に安定化のために必要とした時間が不要であることを意味する。従って、不良セルをスクリーニングする時間を縮めることができる。
【００２３】
図６は本発明の好適な実施の形態に係るＳＲＡＭセルをスクリーニングするタイミングダイヤグラムを示す図面である。図５のＪＴＡＧテストモード５２０のクロック信号ＸＴＣＫが周期的に入力され、第２テストパッド５０４に所定のテスト信号が入力される。第２テストパッド５０４にはＣ２クロックからＣ７クロックまでハイレベルのテスト信号が印加され、Ｃ８クロックからＣ１５クロックまでローレベルのテスト信号が印加され、Ｃ１６クロックからＣ２４クロックまで２クロックサイクル毎にハイレベルのテスト信号が印加される。セルパワー制御回路部５２２の出力ｃｅｌｌ ｐｚｚは第２テストパッド５０４にテスト信号が印加されるＣ２クロック〜Ｃ２４クロックの間でハイレベルに活性化される。セルパワー制御信号ＣＰＥＮＢは第２テストパッド５０４のテスト信号により発生される。セルパワー制御信号ＣＰＥＮＢがハイレベルである区間はＳＲＡＭセルに第１内部電圧ＶＤＤＣが供給されない区間である。
【００２４】
Ｃ２クロック以前に、ローレベルのセルパワー制御信号ＣＰＥＮＢによりＳＲＡＭセルに第１内部電圧ＶＤＤＣが供給され、全てのＳＲＡＭセルへの書き込み動作（Ａｌｌ ｃｅｌｌ ｗｒｉｔｅ）が行われる。Ｃ２クロックからＣ７クロックまでのセルパワー制御信号ＣＰＥＮＢがハイレベルである区間はＳＲＡＭセルに第１内部電圧ＶＤＤＣが供給されないので、ウィークセルをスクリーニングすることができる時間的な限界になる区間とする。以後、Ｃ８クロックからＣ１５クロックまでセルパワー制御信号ＣＰＥＮＢがローレベルである区間中は全てのＳＲＡＭセルの読み出し動作（Ａｌｌ ｃｅｌｌ ｒｅａｄ）になる。
【００２５】
Ｃ１６クロック以後には各ＳＲＡＭセル毎に書き込み／読み出し動作が成されるが、Ｃ１６、Ｃ１８、Ｃ２０、Ｃ２２、Ｃ２４クロックでセルパワー制御信号ＣＰＥＮＢがハイレベルである区間中で一つのＳＲＡＭセルへの書き込み動作（１ ｃｅｌｌ ｗｒｉｔｅ）が各々成される。この際、ＳＲＡＭセルに第１内部電圧ＶＤＤＣが供給されない状態でＳＲＡＭセルへの書き込み動作が強制される。以後、Ｃ１７、Ｃ１９、Ｃ２１、Ｃ２３クロックでセルパワー制御信号ＣＰＥＮＢがローレベルである区間中でＳＲＡＭセル一つの読み出し動作（１ ｃｅｌｌ ｒｅａｄ）が各々成される。ここで、読み出されたデータと書き込みデータを比較して相異なると不良セルであると判別される。
【００２６】
図７は図２のＳＲＡＭセルの半導体メモリ装置内の配置を示す図面である。図７で、半導体メモリ装置には第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３、サブローデコーダＳＲＤ、コラムデコーダＹＰＡＴＨ、書き込みドライバＷＤＲＶ、ビットラインセンスアンプ部ＢＳＡ、ドライバ部７１０、７２０、７３０、７４０、電源電圧パッド７５０、そして電源電圧ライン７６０が配置される。第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３には図２のＳＲＡＭセル２００のトランジスタＭ１〜Ｍ６が行及び列で配列される。コラムデコーダＹＰＡＴＨ、書き込みドライバＷＤＲＶそしてビットラインセンスアンプＢＳＡは第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３のビットライン方向の下端部に配置される。サブローデコーダＳＲＤは第１及び第２サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、そして第３及び第４サブセルブロックＳＣＢ２、ＳＣＢ３の間に配置される。第１及び第２サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、サブローデコーダＳＲＤ、コラムデコーダＹＰＡＴＨ、書き込みドライバＷＤＲＶ、ビットラインセンスアンプＢＳＡそしてドライバ部７１０、７２０は一つの単位ブロック７００を成す。電源電圧パッド７５０は電源電圧ライン７６０を通じてドライバ部７１０、７２０、７３０、７４０と連結される。ドライバ部７２０、７４０には図２のＳＲＡＭセル２００内のドライバ部であるＰＭＯＳトランジスタが配置されるが、サブローデコーダＳＲＤとビットラインセンスアンプＢＳＡの間の接合（ｃｏｎｊｕｎｃｔｉｏｎ）部分に配置されて第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３の下端部に配列されるメモリセルに第１内部電圧ＶＤＤＣを供給する。そして、ドライバ部７１０、７３０はサブローデコーダＳＲＤの上端部に配置されて第１〜第４サブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、ＳＣＢ２、ＳＣＢ３の上端部に配列されるメモリセルに第１内部電圧ＶＤＤＣを供給し、図２のＳＲＡＭセル２００内のドライバ部であるＰＭＯＳトランジスタが配置される。
【００２７】
図８及び図９はセルパワー制御信号ＣＰＥＮＢをメモリセルブロックのデコーディング信号として使用して所定のブロック単位にメモリセルをスクリーニングする方法を示す図面である。図８及び図９には図７の単位ブロック７００が行で多数個配列される第１〜第４メインメモリセルアレイブロックＭＣＢ０、ＭＣＢ１、ＭＣＢ２、ＭＣＢ３が配置され、第１〜第４メインメモリセルアレイブロックＭＣＢ０、ＭＣＢ１、ＭＣＢ２、ＭＣＢ３の各々は内部のサブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、…をデコーディングするメインローデコーダＭＲＤと連結される。
【００２８】
図８は全体ブロックをスクリーニングする方法を示す。セルパワー制御信号ＣＰＥＮＢがプリデコーダ８１０に入力され、プリデコーダ８１０の出力はメインローデコーダＭＲＤに提供される。セルパワー制御信号ＣＰＥＮＢがイネーブルされるとメインローデコーダＭＲＤが活性化され、第１〜第４メインメモリセルアレイブロックＭＣＢ０、ＭＣＢ１、ＭＣＢ２、ＭＣＢ３に第１内部電圧ＶＤＤＣが印加される。これに対し、図９はセルパワー制御信号ＣＰＥＮＢが各々のブロックデコーダＢＤＣに提供される。セルパワー制御信号ＣＰＥＮＢが活性化されると各サブセルブロックＳＣＢ０、ＳＣＢ１、…、に第１内部電圧ＶＤＤＣが印加されるが、メインローデコーダＭＲＤにより選択されたサブメモリセルアレイブロックＳＣＢ０、ＳＣＢ１、…、に第１内部電圧ＶＤＤＣが印加される。従って、セルパワー制御信号ＣＰＥＮＢがデコーディングされる方法によりメモリセルブロック全体又は単位ブロックで不良セルのスクリーニングが可能となる。
【００２９】
以上で、本発明は実施形態を挙げて記述したがこれは例示的なものに過ぎず、本発明の技術的思想及び範囲を制限したり限定したりするものではない。本発明の実施形態では、ＳＲＡＭセルへの電源供給制御について記述しているが、ＳＲＡＭセル以外のメモリセルにも適用されることができることは勿論である。したがって、本発明の技術的思想及びその範囲を逸脱しない限度内で多様な変化及び変更が可能なことは勿論である。
【００３０】
【発明の効果】
前述した本発明によると、セルパワーダウン信号により電源電圧を所定電圧降下させてメモリセルに供給するので、従来のテスターで一定電圧降下させた電圧を供給するため電圧を変更した後に安定化のために必要とした時間が不要になる。これにより不良セルをスクリーニングするテスト時間が縮まる。そして、テストパッドに入力される信号に応じて不良セルをスクリーニングすることが、ウェーハ状態とパッケージ状態のいずれの場合でも可能である。また、全体のメモリセルアレイブロックに対して又は単位メモリセルアレイブロックに対して不良セルスクリーニングが可能なので、任意のブロック単位でスクリーニングが可能である。
【図面の簡単な説明】
【図１】一般的なＳＲＡＭメモリセルを示す図面である。
【図２】本発明の第１実施形態によるメモリセルを示す図面である。
【図３】第１実施形態のセルパワー信号発生回路を示す図面である。
【図４】本発明の第２実施形態によるメモリセルを示す図面である。
【図５】第２実施形態のセルパワー信号発生回路を示す図面である。
【図６】本発明の好適な実施の形態に係るメモリセルをスクリーニングするタイミングダイヤグラムを示す図面である。
【図７】図２のメモリセルの半導体メモリ装置内配置を示す図面である。
【図８】セルパワー制御信号を用いて所定ブロック単位にメモリセルをスクリーニングする方法を示す図面である。
【図９】セルパワー制御信号を用いて所定ブロック単位にメモリセルをスクリーニングする方法を示す図面である。
【符号の説明】
２００、４００ ＳＲＡＭセル
４３０、４４０ 第１、第２ドライバ部
ＣＰＤＯＷＮ セルパワーダウン信号
ＣＰＥＮＢ セルパワー制御信号
ＶＤＤＣ 第１内部電圧
Ｖｔ スレッショルド電圧
Claims (15)
- メモリセルと、
電源電圧と前記メモリセルとの間に連結され、セルパワー制御信号に応答して前記メモリセルに前記電源電圧を供給する第１ドライバ部と、
前記電源電圧と前記メモリセルとの間に連結され、セルパワーダウン信号に応答して前記メモリセルに前記電源電圧を所定電圧降下させた電圧を供給する第２ドライバ部と、
を備えることを特徴とする半導体メモリ装置。 - 前記第１ドライバ部は、前記セルパワー制御信号に応答するＰＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第２ドライバ部は、前記セルパワーダウン信号に応答するＮＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記メモリセルは、ＳＲＡＭセルであることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記半導体メモリ装置は、
前記セルパワー制御信号を発生するセルパワー信号発生部を更に備え、
前記セルパワー信号発生部は、
第１テストパッドと、
第２テストパッドと、
前記第２テストパッドの入力に応答して前記半導体メモリ装置をテストするテストモードの１つとして所定のセルパワーオフモードを提供するセルパワー制御回路部と、
前記セルパワー制御回路部の出力と前記第２テストパッドの入力に応答するＡＮＤゲートと、
前記ＡＮＤゲートの出力と前記第１テストパッドの入力に応答して前記セルパワー制御信号を発生するＮＯＲゲートと、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記セルパワー制御回路部は、ＪＴＡＧテストモード回路で構成されることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記半導体メモリ装置は、前記セルパワー制御信号と前記セルパワーダウン信号を発生するセルパワー信号発生部を更に備え、
前記セルパワー信号発生部は
第１テストパッドと、
前記第１テストパッドの入力により前記セルパワーダウン信号を発生するバッファ部と、
第２テストパッドと、
前記第２テストパッドの入力に応答して前記半導体メモリ装置をテストするテストモードの１つとして所定のセルパワーオフモードを提供するセルパワー制御回路部と、
前記セルパワー制御回路部の出力と前記第２テストパッドの入力に応答して前記セルパワー制御信号を発生するＮＡＮＤゲートと、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記セルパワー信号発生部は、
外部電圧パッドと、
前記外部電圧パッドに入力される電圧を前記半導体メモリ装置の電源電圧に変換する電圧変換部と、
を更に備えることを特徴とする請求項７に記載の半導体メモリ装置。 - 前記セルパワー制御回路部は、ＪＴＡＧテストモード回路で構成されることを特徴とする請求項７に記載の半導体メモリ装置。
- クロック及びテスト信号により発生されるセルパワー制御信号に応答してメモリセルの不良の有無をスクリーニングする方法において、
前記メモリセルにデータを書き込む段階と、
所定の前記クロックサイクル間の期間中において、第１ロジックレベルの前記セルパワー制御信号に応答して前記メモリセルへの前記電源電圧の供給を遮断する段階と、
所定の前記クロックサイクル間の期間中において、第２ロジックレベルの前記セルパワー制御信号に応答して前記メモリセルに前記電源電圧を供給し、前記メモリセルのデータを読み出す段階と、
前記クロックの一サイクル毎に、前記第１ロジックレベルと前記第２ロジックレベルの前記セルパワー制御信号が交代で印加され、前記セルパワー制御信号が前記第１ロジックレベルである時に前記電源電圧を遮断した状態で前記メモリセルにデータを書き込み、前記セルパワー制御信号が前記第２ロジックレベルである時に前記電源電圧を供給した状態で前記メモリセルのデータを読み出す段階と、
を含むことを特徴とする半導体メモリ装置の不良セルスクリーニング方法。 - 前記不良セルスクリーニング方法は、前記テスト信号が入力されるＪＴＡＧテストモード回路を通じて前記テスト信号により前記セルパワー制御信号が発生される段階を更に含むことを特徴とする請求項１０に記載の半導体メモリ装置の不良セルスクリーニング方法。
- 複数のメモリセルが行及び列で配列される第１及び第２サブメモリセルアレイブロックと、
前記第１及び第２サブメモリセルアレイブロックのビットライン方向における側に配置されるコラムデコーダとビットラインセンスアンプ部と、
前記第１及び第２サブメモリセルアレイブロックのワードライン方向に前記第１及び第２サブセルアレイブロックの間に配置されるサブローデコーダと、
前記サブローデコーダと前記ビットラインセンスアンプ部との接合部分に配置され、前記メモリセルに電源電圧供給を制御するセルパワー制御信号により駆動されるドライバ部と、
を備えることを特徴とする半導体メモリ装置の配置方法。 - 前記半導体メモリ装置の配置方法は、前記第１及び第２サブメモリセルアレイブロック、前記サブローデコーダ、及び前記ドライバ部を含む単位ブロックが行で配列されるメインセルブロックが行で多数個配列され、前記サブメモリセルアレイブロックをアドレッシングするメインローデコーダを更に備えることを特徴とする請求項１２に記載の半導体メモリ装置の配置方法。
- 前記セルパワー制御信号は前記メインローデコーダをイネーブルさせるプリデコーダに入力されて全ての前記メインメモリセルブロック内の前記メモリセルに供給される電源電圧を制御することを特徴とする請求項１３に記載の半導体メモリ装置の配置方法。
- 前記セルパワー制御信号は前記サブローデコーダに入力されて選択される前記サブメモリセルブロック内の前記メモリセルに供給される電源電圧を制御することを特徴とする請求項１３に記載の半導体メモリ装置の配置方法。
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