JP3420120B2 - 同期型半導体メモリシステム - Google Patents
同期型半導体メモリシステムInfo
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
期して制御される同期型半導体メモリに関する。
バンド幅を達成するシンクロナスDRAMが16Mビッ
ト、64Mビット世代に渡り製品化されている。シンク
ロナスDRAMはすべての動作がクロック信号(以下C
LK)の立ち上がりに同期している点が特徴である。
ウンモードを備えている。パワーダウンモードは入力バ
ッファ回路等の消費電流を削減するためのモードであ
る。
シンクロナスDRAMの構成図である。
1bに供給され、チップセレクト信号CSBは入力バッ
ファ回路51cに供給され、ローアドレスストローブ信
号RASBは入力バッファ回路51dに供給され、コラ
ムアドレスストローブ信号CASBは入力バッファ回路
51eに供給され、書き込みイネーブル信号WEBは入
力バッファ回路51fに供給される。
力バッファ回路51aを介してパワーダウン制御回路5
2に供給される。このパワーダウン制御回路52はクロ
ックイネーブル信号CKEに応じてパワーダウン信号P
WDNB,PWDNBQを発生する。パワーダウン信号
PWDNBは入力バッファ回路51b,51c,51
d,51e,51f,51g,51hに供給され、パワ
ーダウン信号PWDNBQはバッファ回路51iに与え
られる。アドレス信号A0〜A11は入力バッファ回路
51hに与えられ、データ信号DQ0〜DQ15は入力
バッファ回路51iに与えられる。
ラムアドレスストローブ信号CASB、書き込みイネー
ブル信号WEBの3種の信号の組み合せにより各種の命
令(以下CMD)、例えばSDRAMへのデータ書き込
みCMDや、SDRAMからシステムへの読み出しCM
D等の各種CMDを与える。CMDとセットでアドレス
A0〜A11が与えられ、メモリセルの番地が指定され
る。さらに、データDQ0〜DQ15をSDRAMから
読み出さない、またはSDRAMに書き込まない(デー
タマスク)のためのマスク信号U/LDQMが入力バッ
ファ回路51gに入力される。最後に、SDRAMはシ
ステム上は図5に示されるように複数のDRAM61〜
6nが設置されるため、CMDがどのSDRAMに対す
るCMDかを選択するチップセレクト信号CSBを備え
る。
1hは、図7に示されるようなカレントミラー型初段回
路71とバッファリング回路72から構成されている。
カレントミラー型初段回路71はパワーダウン信号PW
DNBが高電位(以下ハイ)にある場合、活性状態にあ
る。逆にパワーダウン信号PWDNBが低電位(以下ロ
ウ)にある場合パワーダウン状態にある。活性状態にあ
るカレントミラー型初段回路71では、VCCからGN
DへPチャネル型トランジスタ71a,71b,71
c、Nチャネル型トランジスタ71d,71e,71f
を通じて貫通する電流を絶えず消費する。以下この電流
をDC電流と呼ぶ。VrefはCMDがハイかロウかを
判定する基準信号であり、VCCとGNDの中間電位で
ある。バッファリング回路72はCMDのハイまたはロ
ウをSDRAM内部へ転送するために設けられ、カレン
トミラー型初段回路71が活性状態の場合のみ動作し、
CMDがハイからロウへ、またはロウからハイへ遷移す
る際電流を消費する。以下、バッファリング回路72の
電流をAC電流と呼ぶ。
を用い説明する。図4に示すように各SDRAMはクロ
ックイネーブル信号CKEの入力状態でパワーダウン制
御回路52からのパワーダウン信号PWDNBの状態
(ハイまたはロウ)を決定する。CKEがハイならばP
WDNBはハイ、CKEがロウならばPWDNBはロウ
である。また、図4のDQ0〜DQ15の場合は、PW
DNBと動きは同じだが、例外的に読みだしのCMDの
場合に限り、CKEがハイでもPWDNBQはロウとな
る。このようなパワーダウンに関する公知例として、特
開平11−66849公報、特開平7−177015公
報等がある。
個搭載される場合の1例として図5の構成がある。D
Q、CMD、CLK、CKEはn個のSDRAM61〜
6nに共有される。例外的にCSBのみ各SRAM固有
の信号線を持ち、それぞれCSB1〜CSBnがそれぞ
れSDRAM61〜6nに入力されている。
なるとパワーダウン信号PWDNB1〜n(それぞれ同
期型メモリ61〜6nに属するPWDNBを示す)がハ
イになる。同期型メモリ61に対しACT−1というC
MDを与える場合、CSB1が与えるサイクルのCLK
ハイ時点にロウにある。CSBがロウの場合のみCMD
がSDRAMに与えられるためである。同様に、ACT
−2というCMDを同期型メモリ62に与える時点では
CSB2がロウにある。他の同期型メモリも同様に制御
される。消費電流としては、CKEがハイでパワーダウ
ン信号PWDNB1〜nがハイになっている期間中は、
同期型メモリ61〜6nはDC電流を発生し続ける。ま
た、CMDがハイからロウ、ロウからハイへ遷移する際
には同期型メモリ61〜6nにおいてAC電流がDC電
流とは別に発生する。
AMでは、CMDがSDRAM単体に与えられているに
も関わらず、消費電流がその他のSDRAMでも発生す
るという問題点がある。本発明の目的は、CMDが入力
された同期型半導体メモリ単体のみACおよびDC電流
を消費する同期型半導体メモリシステムを提供すること
にある。
モリシステムは、コマンドがどの同期型半導体メモリに
入力されるのかを識別可能な信号を前記コマンドよりも
外部クロックの1サイクル早く入力し確定させ、該信号
に同期して、前記コマンドを受け付ける入力バッファ回
路のみを活性化する入力バッファ活性化信号を出力する
入力バッファ活性化回路を有する。
半導体メモリのみACおよびDC電流を消費することに
なり、複数の同期型半導体メモリを搭載したシステムの
消費電流が減る。
て図面を参照して説明する。
SDRAMは入力バッファ回路11a〜11c,11e
〜11iとパワーダウン制御回路12と入力バッファ活
性化回路13とコマンドデコーダ14と制御論理回路1
5とアドレスプリデコーダ16とデータ書き込み回路1
7とデータ読み出し回路18とメモリセルブロック19
と出力バッファ回路20で構成されている。
ブル信号CKEを入力し、パワーダウン制御回路12に
供給する。パワーダウン制御回路12はクロックイネー
ブル信号CKEが立下がったクロックCLKの次のクロ
ックにパワーダウンクロック信号PWDNCLKを立上
げ、有効にする。パワーダウンクロック信PWDNCL
KはクロックCLKと非同期にクロックイネーブル信号
CKEの立上がりとともに立下り、解除される。入力バ
ッファ回路11bはクロック信号CLKを入力する。入
力バッファ回路11bはクロック信号CLKと極性が同
じ内部クロック信号ICLKを出力するが、パワーダウ
ンクロック信号PWDNCLKが立上がると、内部クロ
ック信号ICLKが立下がり、ロウになる。入力バッフ
ァ回路11cはパワーダウンクロック信号PWDNCL
Kが立上がると、チップセレクト信号CSBを入力し、
信号CSBと極性が同じチップセレクト信号ICSBを
出力する。入力バッファ活性化回路13はパワーダウン
クロック信号PWDNCLKが立上がると、チップセレ
クト信号ICSBと連動してロウレベルのパワーダウン
信号PWDNB,PWDNBQを出力する。なお、パワ
ーダウン信号PWDNBQはコマンドCMDが書き込み
動作である場合にのみローレベルとなる。入力バッファ
回路11e,11g,11h,11iはパワーダウン信
号PWDNBにより活性化され、それぞれコマンドCM
DB、データマスク信号U/LDQMB、アドレス信号
A0〜A11を入力する。コマンドデコーダ14は入力
バッファ回路11aに入力されたコマンドCMDBをデ
コードし、デコード結果を制御論理回路15に出力す
る。制御論理回路15はデコード結果に応じてアドレス
デコーダ16、データ書き込み回路17、データ読み出
し回路8を制御する。アドレスデコーダ16は入力バッ
ファ回路11hに入力されたアドレス信号をデコード
し、どのメモリセルの番地であるかデコードし、メモリ
セルブロック19のロウデコーダとカラムデコーダに出
力する。データ書き込み回路17はデコード結果がデー
タ書き込みの場合、入力バッファ回路11iに入力され
たデータDQ0〜DQ15をメモリセルブロック19に
書き込む。データ読み出し回路18はデコード結果がデ
ータ読み出しの場合、メモリセルブロック19の該当す
るメモリセルからデータを読み出し、出力バッファ回路
20に出力する。
を示す回路図である。入力バッファ回路11bから出力
された内部クロック信号ICLKはインバータ31aに
より反転されてICLKNとなり、インバータ31bに
よりさらに反転されてICLKTとなる。
ネル型トランジスタ32eはトランスファゲートを構成
し、ICLKTがロウ、ICLKNがハイ、すなわちI
CLKがロウの場合、トランスファゲートがオン状態と
なり、インバータ31cの出力を伝達し、ICLKがハ
イの場合、トランスファゲートがオフ状態となる。Pチ
ャネル型トランジスタ32bとNチャネル型トランジス
タ32f、Pチャネル型トランジスタ32cとNチャネ
ル型トランジスタ32g、Pチャネル型トランジスタ3
2dとNチャネル型トランジスタ32hも同様なトラン
スファゲートを構成している。ICSBはNAND回路
33dにも入力される。インバータ31d,31e,3
1f,31g,31h,31i,31j,31kはトラ
ンスファゲートがオフ状態にある場合にも接点がフロー
状態になることを防ぎ、トランスファゲートが閉じる直
前の状態(ハイまたはロウの状態)に接点を電流的にク
ランプしておく働きをする。
き込みのコマンドCMDが入力された場合ハイである信
号である。BURSTはバースト期間中ハイ状態にある
信号である。バースト動作に関してはSDRAMにおい
て一般的な用語であり説明を割愛する。WBSTとBU
RSTはNAND回路33aに入力される。トランスフ
ァゲート(Pチャネル型トランジスタ32dとNチャネ
ル型トランジスタ32h)の出力とICSBはNAND
回路33bに入力され、PWDNBが出力される。トラ
ンスファゲート(Pチャネル型トランジスタ32dとN
チャネル型トランジスタ32h)とICSBとNAND
回路33aの出力はNAND回路33cに入力され、P
WDNBQが出力される。PWDNBとWBSTの少な
くとも一方がロウならばPWDNBQもロウである。ま
た、PWDNBとWBSTがともにハイならば、PWD
NBQはハイとなる。
説明する。
移すると、内部クロックICLKがクロックCLKに同
期して発生する。チップセレクト信号CSB1がロウに
1サイクル遷移すると(この場合、消費電力は最小であ
る)、チップセレクト信号CSB1と連動してチップセ
レクト信号ICSB1がロウに遷移すると、NAND回
路33bの働きによりパワーダウン信号PWDNB1が
ハイに遷移する。チップセレクト信号CSB1がサイク
ル41aでロウに遷移すると、パワーダウン信号PWD
NB1はサイクル41cでクロック信号がハイになるま
で、すなわち内部クロックICLKがサイクル42cで
ハイになるまでハイに保持される。よって、サイクル4
1bにおいては入力バッファ回路11eが活性状態にあ
るため、サイクル41bでのコマンドCMDの入力が可
能となり、コマンドACT−1が入力される。
ダウン信号PWDNB1がハイの期間中コマンドCMD
が遷移するタイミングでチップセレクト信号CSB1が
入力されている同期型半導体メモリ1のみAC電流の発
生があり、DC電流は同期型半導体メモリ1のみパワー
ダウン信号PWDNB1がハイの期間中発生する。図3
に示す例では、パワーダウン信号PWDNB1のハイの
期間とパワーダウン信号PWDNB2のハイの期間が重
なっており、この重なり期間においては、同期型半導体
メモリ1および2においてAC電流およびDC電流が発
生する。
1サイクルだけロウに遷移すると、これに連動してハイ
に立上がるパワーダウン信号PWDNBの期間も最小と
なるため、最小の消費電流が達成される。
NBがハイに遷移してから入力初段の動作が安定するま
でのセットアップ時間を必要とするので、コマンドCM
Dはチップセレクト信号CSBから1サイクル遅れたサ
イクル41bで入力されるのが望ましい。サイクル41
bでコマンドCMD(ACT−1)がチップ内部に送り
込まれると、内部クロックICLKがサイクル42cに
ハイへ遷移することによりコマンドCMDがチップ内部
にラッチされる。したがって、入力バッファ回路として
は、内部クロックICLKがハイとなる時間まで活性状
態にあることが必要とされる。
ウン信号PWDNBと同様な動きで書き込みのバースト
期間中だけハイ状態にある。この内容は本発明には含ま
れないので説明は割愛する。
号PWDNB,PWDNBQをチップセレクト信号CS
B以外の信号で発生させることが容易に考えられる。シ
ステムを構成する最小単位、すなわち同期型半導体メモ
リ1〜nに固有に入力される信号がチップセレクト信号
CSB以外に存在するならば、その信号をチップセレク
ト信号CSBの代用にすればよい。また、チップセレク
ト信号CSBをロウにするサイクルは1サイクルに限定
されない。また、チップセレクト信号CSBがロウに遷
移してからコマンドCMDが入力される時間も限定され
ない。また、パワーダウン信号PWDNBがハイに保持
される時間も実施形態で示された例に限定されるもので
はなく、設計要求に応じて最適な時間に設定できる。
が入力された同期型半導体メモリのみACおよびDC電
流を消費することにより、複数の同期型半導体メモリを
搭載したシステムの消費電流を削減するという効果があ
る。
ロック図である。
である。
ング図である。
る。
の構成図である。
る。
1i 入力バッファ回路 12 パワーダウン制御回路 13 入力バッファ活性化回路 14 コマンドデコーダ 15 制御論理回路 16 アドレスプリデコーダ 17 データ書き込み回路 18 データ読み出し回路 19 メモリブロック 20 出力バッファ回路 31a〜31k インバータ 32a〜32d Pチャネル型トランジスタ 32e〜32h Nチャネル型トランジスタ 33a〜33d NAND回路 41a〜41c,42a〜42c サイクル
Claims (3)
- 【請求項1】 外部クロックに同期して制御される同期
型半導体メモリを複数個有する同期型半導体メモリシス
テムにおいて、 コマンドがどの同期型半導体メモリに入力されるのかを
識別可能な信号を前記コマンドよりも前記外部クロック
の1サイクル早く入力し確定させ、該信号に同期して、
前記コマンドを受け付ける入力バッファ回路のみを活性
化する入力バッファ活性化信号を出力する入力バッファ
活性化回路を有することを特徴とする同期型半導体メモ
リシステム。 - 【請求項2】 前記識別可能な信号がチップセレクト信
号である、請求項1記載のシステム。 - 【請求項3】 前記同期型半導体メモリが同期型DRA
Mである、請求項1または2記載のシステム。
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