KR100465599B1 - 데이타 출력 버퍼 - Google Patents

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KR100465599B1 KR10-2001-0077410A KR20010077410A KR100465599B1 KR 100465599 B1 KR100465599 B1 KR 100465599B1 KR 20010077410 A KR20010077410 A KR 20010077410A KR 100465599 B1 KR100465599 B1 KR 100465599B1
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Abstract

본 발명은 데이타 출력 버퍼에 관한 것으로, 특히 저전력을 사용하는 회로의 전력소비를 줄이기 위해 내부에서 사용되는 모든 전원전압을 오프한 상태(Deep Power Down Mode)에서 데이타 출력 버퍼 드라이버를 오프하여 DQ를 하이 임피던스로 만들도록 하는 데이타 출력 버퍼에 관한 것이다. 따라서, 본 발명은 데이타 버스에서 데이타 컨텐션(contention) 문제를 방지하고 전류 경로를 차단하여 불필요한 전력소비를 방지하도록 하는 효과를 제공한다.

Description

데이타 출력 버퍼{Data output buffer}
본 발명은 데이타 출력 버퍼에 관한 것으로, 특히 저전력을 사용하는 회로의전력소비를 줄이기 위해 내부에서 사용되는 모든 전원전압을 오프한 상태(Deep Power Down Mode)에서 데이타 출력 버퍼 드라이버를 오프하여 출력 데이타를 하이 임피던스 상태로 만들도록 하는 데이타 출력 버퍼에 관한 것이다.
일반적으로 디램 등의 메모리 소자는 로오 어드레스 경로에서 비트라인 센스 앰프에 의해 증폭된 셀의 데이타 신호를 컬럼 디코더의 출력신호인 컬럼 선택신호가 데이타 버스라인 게이트를 턴온시킴으로써, 비트라인으로부터 데이타 버스라인에 전달시킨다.
그후, 데이타 버스라인 센스앰프로 데이타 신호가 입력되면 데이타 버스라인 센스 앰프를 활성화시켜 신호를 다시 증폭하고 리드 드라이버로 전송하는데, 이때 데이타 출력의 비트 조합에 따라 선택된 리드 드라이버만이 활성화되어 데이타 출력버퍼로 데이타가 전송된다. 데이타 출력버퍼는 출력 인에이블 신호(OE:Output Enable)와 카스바 신호의 제어를 받아 활성화되어 데이타 신호를 외부로 출력한다. 이러한 데이타의 출력경로를 '리드경로'라 하며, 이중 데이타 출력 버퍼에 관하여 도면을 참조하여 자세히 살펴보기로 한다.
도 1은 이러한 종래의 데이타 출력버퍼에 관한 회로도이다.
종래의 데이타 출력 버퍼는 데이타 출력 드라이버(20)의 출력을 제어하는 드라이버 구동 제어부(10)와, 드라이버 구동 제어부(10)의 제어신호에 따라 리드 데이타를 데이타 출력단에 전달하는 데이타 출력 드라이버(20)로 구성된다.
그 구성을 살펴보면, 드라이버 구동 제어부(10)는 제 1레벨 시프터(11)와, 제 1출력 제어부(12)로 구성된다. 먼저, 제 1레벨 시프터(11)는 크로스 커플드 구조를 갖는 PMOS트랜지터 P1,P2와, 각각 출력 인에이블 신호 OE와 인버터 IV1에 의해 반전된 출력 인에이블 신호 /OE를 입력받는 NMOS트랜지스터 N1,N2로 구성된다. 또한, 제 1출력 제어부(12)는 제 1레벨 시프터(11)의 출력 신호인 출력 제어신호 DOFFZ를 반전하여 출력 제어신호 DOFF를 출력하는 인버터 IV2로 구성된다.
데이타 출력 드라이버(20)는 제 2레벨 시프터(21), 제 3레벨 시프터(22), 제 1풀업 제어부(23), 제 1풀다운 제어부(24) 및 제 1출력 드라이버(25)로 구성된다. 먼저, 제 2레벨 시프터(21)는 크로스 커플드 구조를 갖는 PMOS트랜지터 P3,P4와, 각각 데이타 신호 RDO 및 인버터 IV3에 의해 반전된 데이타 신호 /RDO를 입력받는 NMOS트랜지스터 N3,N4와, 파이프 카운터(Pipe counter) 신호 PCNT의 입력에 따라 데이타 신호 RDO의 출력을 제어하는 NMOS트랜지스터 N5로 구성된다. 그리고, 제 3레벨 시프터(22)는 크로스 커플드 구조를 갖는 PMOS트랜지터 P5,P6과, 각각 데이타 신호 RDO 및 인버터 IV4에 의해 반전된 데이타 신호 /RDO를 입력받는 NMOS트랜지스터 N6,N7와, 파이프 카운터 신호 PCNT의 입력에 따라 데이타 신호 RDO의 출력을 제어하는 NMOS트랜지스터 N8로 구성된다. 제 1풀업 제어부(23)는 드라이버 구동 제어부(10)의 제 1출력 제어부(12)로부터 인가되는 출력 제어신호 DOFFZ에 따라 풀업 신호를 출력하는 PMOS트랜지스터 P7로 구성된다. 제 1풀다운 제어부(24)는 드라이버 구동 제어부(10)의 제 1출력 제어부(12)로부터 인가되는 출력 제어신호 DOFF에 따라 풀다운 신호를 출력하는 NMOS트랜지스터 P9로 구성된다. 제 1출력 드라이버(25)는 PMOS트랜지스터 P8 및 NMOS트랜지스터 N10로 구성되고, 각각 풀업 제어부(20) 및 풀다운 제어부(24)로부터 인가되는 풀업신호 UPZ 및 풀다운 신호 DN에 따라 출력 데이타를 데이타 출력핀 DQ로 출력한다.
이러한 구성을 갖는 종래의 데이타 출력 버퍼의 동작과정을 도 2의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 리드 명령(READ)이 입력되면 출력 인에이블 신호 OE가 하이가 되고, 제 1레벨 시프터(12)의 출력이 하이가 되어 제 1출력 제어부(12)에 출력 제어신호 DOFFZ가 입력된다. 제 1출력 제어부(12)는 인버터 IV2에 의해 출력 제어신호 DOFFZ를 반전하여 출력 제어신호 DOFF를 로우로 출력한다. 이때, 메모리 셀로부터 인가된 데이타 신호 RDO가 데이타 출력 드라이버(20)의 데이타 출력단에 인가된다.
이후에, 리드 명령(READ)이 인가되지 않는 NOP의 동작 구간 동안 출력 제어신호 DOFF가 하이가 되어 제 1출력 드라이버(25)의 출력을 하이 임피던스 상태로 만든다.
다음에, 반도체 소자가 사용되지 않을때 전력 소비를 줄이기 위해 딥 파워 다운 모드(Deep Power Down Mode)로 진입하게 되면, 반도체 메모리 소자의 내부에서 사용되는 모든 내부 전원 전압의 공급이 중단된다. 이때, 데이타 출력 드라이버(20)의 출력을 제어하는 출력 제어신호 DOFF 및 출력 제어신호 DOFFZ의 레벨이 불안정하게 된다. 따라서, 데이타 출력 드라이버(20)의 제 1풀업 제어부(23) 및 제 1풀다운 제어부(24)의 풀업신호 UPZ 및 풀다운 신호 DN가 안정된 레벨의 상태를 유지할 수 없게 된다.
여기서, 데이타 출력 드라이버(20)에 외부 전원을 사용할 경우 풀업신호 UPZ가 로우가 되면 제 1출력 드라이버(25)의 PMOS트랜지스터 P8가 온되어 있는상태(case1)이므로 출력 데이타는 하이가 된다. 그리고, 풀다운 신호 DN이 하이가 되면 제 1출력 드라이버(25)의 NMOS트랜지스터 N10가 온되어 있는 상태(case2)이므로 출력 데이타가 로우가 된다. 또한, 풀업신호 UPZ가 로우이고 풀다운 신호 DN이 하이가 되면 PMOS트랜지스터 P8 및 NMOS트랜지스터 N10가 모두 온 되어 있는 상태(case3)이므로 출력 드라이버(25)의 출력단에 전류 경로가 형성된다.
반면에, 데이타 출력 드라이버(20)에 내부 전원을 사용할 경우, 상술된 case1,2의 경우 데이타 버스라인과 각각 PMOS트랜지스터 P8 및 NMOS트랜지스터 N10를 통해 전류 경로가 형성된다. 또한, 상술된 case3의 경우 데이타 버스라인과 내부 전원 전압 사이에 전류 경로가 형성된다.
결국, 딥 파워 다운 모드시에는 출력 데이타가 하이 임피던스 상태를 유지해야 하는데, 전류 경로의 형성으로 인해 출력 데이타가 하이 임피던스 상태를 유지하지 못하고 출력단으로 출력 데이타가 발생하게 된다. 따라서, 데이타 버스라인에서 데이타 컨텐션 문제가 발생하여 전류 소모가 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 딥 파워 다운 모드시 데이타 출력 드라이버를 제어하는 출력 제어부를 개선하여 데이타 출력 드라이버를 하이 임피던스로 유지시킴으로써 데이타 버스라인의 컨텐션 문제를 해결하고 전류 경로를 막아 불필요한 전력소비를 줄일 수 있도록 하는데 그 목적이 있다.
도 1은 일반적인 데이타 출력버퍼에 관한 회로도.
도 2는 도 1의 데이타 출력버퍼의 타이밍도.
도 3은 본 발명에 따른 데이타 출력 버퍼에 관한 회로도.
도 4는 본 발명에 따른 데이타 출력 버퍼에 관한 동작 타이밍도.
도 5는 본 발명에 따른 데이타 출력 버퍼에 관한 다른 실시예.
도 6은 본 발명에 따른 데이타 출력 버퍼에 관한 또 다른 실시예.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 드라이버 구동 제어부 111 : 제 4레벨 시프터
112 : 제 2출력 제어부 200 : 데이타 출력 드라이버
201 : 제 5레벨 시프터 202 : 제 6레벨 시프터
203 : 제 2풀업 제어부 204 : 제 2풀다운 제어부
205 : 제 2출력 드라이버
상기한 목적을 달성하기 위한 본 발명의 제 1실시예는, 출력 인에이블 신호의 상태에 따라 데이타 출력 드라이버의 출력을 제어하는 드라이버 구동 제어부; 및 드라이버 구동 제어부의 제어에 따라 데이타 버스라인으로부터 인가된 리드 데이타를 데이타 출력핀에 전달하는 데이타 출력 드라이버를 구비하고, 드라이버 구동 제어부는 출력 인에이블 신호에 따라 전원 전압의 레벨을 시프팅하는 레벨 시프터, 레벨 시프터의 출력신호와 딥 파워 다운 모드시 인에이블 되는 딥 파워 다운 신호를 로직 연산하는 로직부를 포함하여, 딥 파워 다운 모드시 데이타 출력 드라이버의 출력을 하이 임피던스 상태로 제어하는 출력 제어수단으로 구성됨을 특징으로 한다.또한, 본 발명의 제 2실시예는, 출력 인에이블 신호의 상태에 따라 데이타의 출력을 제어하기 위한 출력 제어신호를 출력하는 드라이버 구동 제어부; 및 드라이버 구동 제어부의 제어에 따라 데이타 버스라인으로부터 인가된 리드 데이타를 데이타 출력핀에 전달하며, 딥 파워 다운 모드시 인에이블 되는 딥 파워 다운 신호의 상태에 따라 리드 데이타의 출력단을 하이 임피던스 상태로 제어하는 데이타 출력 드라이버를 구비하고, 데이타 출력 드라이버는 드라이버 구동 제어부로부터 인가되는 출력 제어신호와 리드 데이타를 논리조합하여 풀업신호 및 풀다운 신호를 출력하는 논리부; 딥 파워 다운 신호의 상태에 따라 논리부로부터 인가되는 풀업신호 및 풀다운 신호를 선택적으로 출력하는 출력 제어수단; 및 출력 제어수단으로부터 인가되는 풀업신호 및 풀다운 신호에 따라 리드 데이타의 출력을 제어하는 출력 드라이버로 구성됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 데이타 출력 버퍼에 관한 회로도이다.
본 발명에 따른 데이타 출력 버퍼는 데이타 출력 드라이버(200)의 출력을 제어하는 드라이버 구동 제어부(100)와, 드라이버 구동 제어부(100)의 제어신호에 따라 리드 데이타를 데이타 출력단에 전달하는 데이타 출력 드라이버(200)로 구성된다.
여기서, 드라이버 구동 제어부(100)는 제 4레벨 시프터(111)와, 제 2출력 제어부(112)로 구성된다. 먼저, 제 4레벨 시프터(111)는 크로스 커플드 구조를 갖는 PMOS트랜지터 P9,P10와, 각각 출력 인에이블 신호 OE와 인버터 IV5에 의해 반전된 출력 인에이블 신호 /OE를 입력받는 NMOS트랜지스터 N11,N12로 구성된다.
또한, 제 2출력 제어부(112)는 딥 파워 다운(Deep Power Down) 신호 DPD를 반전하여 출력하는 인버터 IV6과, 인버터 IV6를 통해 반전된 딥 파워 다운 신호 /DPD와 제 4레벨 시프터(111)의 출력 신호를 낸드 조합하여 출력 제어신호 DOFF를 출력하는 낸드게이트 ND1과, 낸드게이트 ND1의 출력 제어신호 DOFF를 반전하여 출력 제어신호 DOFFZ를 출력하는 인버터 IV7로 구성된다. 여기서, 딥 파워 다운 모드시에 데이타 출력 드라이버(200)의 출력을 제어하는 제 2출력 제어부(112)는 딥 파워 다운 모드시에 모든 내부 전원전압이 오프된 상태이므로 외부 전원 전압을 사용한다.
그리고, 데이타 출력 드라이버(200)는 제 5레벨 시프터(201), 제 6레벨 시프터(202), 제 2풀업 제어부(203), 제 2풀다운 제어부(204) 및 제 2출력 드라이버(205)로 구성된다. 먼저, 제 5레벨 시프터(201)는 크로스 커플드 구조를 갖는 PMOS트랜지터 P11,P12와, 각각 데이타 신호 RDO 및 인버터 IV8에 의해 반전된 데이타 신호 /RDO를 입력받는 NMOS트랜지스터 N13,N14와, 파이프 카운터 신호 PCNT의 입력에 따라 데이타 신호 RDO의 출력을 제어하는 NMOS트랜지스터 N15로 구성된다. 그리고, 제 6레벨 시프터(202)는 크로스 커플드 구조를 갖는 PMOS트랜지터P13,P14과, 각각 데이타 신호 RDO 및 인버터 IV9에 의해 반전된 데이타 신호 /RDO를 입력받는 NMOS트랜지스터 N16,N17와, 파이프 카운터 신호 PCNT의 입력에 따라 데이타 신호 RDO의 출력을 제어하는 NMOS트랜지스터 N18로 구성된다. 제 2풀업 제어부(203)는 드라이버 구동 제어부(100)의 제 2출력 제어부(112)로부터 인가되는 출력 제어신호 DOFFZ에 따라 풀업 신호 UPZ를 출력하는 PMOS트랜지스터 P15로 구성된다. 제 2풀다운 제어부(204)는 드라이버 구동 제어부(100)의 제 2출력 제어부(112)로부터 인가되는 출력 제어신호 DOFF에 따라 풀다운 신호 DN를 출력하는 NMOS트랜지스터 P19로 구성된다. 제 2출력 드라이버(205)는 각각 PMOS트랜지스터 P16 및 NMOS트랜지스터 N20로 구성되고, 각각 풀업 신호 UPZ 및 풀다운 신호 DN를 입력받아 출력 데이타를 출력한다.
이러한 구성을 갖는 본 발명의 데이타 출력 버퍼의 동작과정을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 딥 파워 다운 모드가 아닐 경우에 리드 명령(READ)이 입력되면 출력 인에이블 신호 OE가 하이로 인에이블 되어 제 4레벨 시프터(111)의 출력은 하이가 된다. 그리고, 딥 파워 다운 모드일 경우 하이로 인에이블 되는 딥 파워 다운 신호 DPD가 로우로 입력되고, 인버터 IV6에 의해 반전되어 낸드게이트 ND1에 하이의 신호가 입력된다. 제 2출력 제어부(112)의 낸드게이트 ND1는 제 4레벨 시프터(111) 및 인버터 IV6로부터 인가되는 신호를 낸드조합하여 출력 제어신호 DOFF를 로우로 출력한다. 이 출력 제어신호 DOFF는 인버터 IV7에 입력되어 출력 제어신호 DOFFZ가 하이가 된다. 따라서, 출력 제어신호 DOFF 및 출력 제어신호 DOFFZ에 따라 데이타 출력 드라이버(200)의 제 2풀업부(203) 및 제 2풀다운부(204)가 턴오프된다. 그리고, 반도체 소자의 메모리 셀로부터 인가된 데이터 신호 RDO는 각각 제 5레벨 시프터(201) 및 제 6레벨 시프터(202)를 통해 출력 드라이버(205)에 인가되고, 출력 드라이버(205)에 의해 데이타를 출력한다.
또한, 딥 파워 다운 모드가 아닌 상태에서는 딥 파워 다운 신호 DPD가 로우로 입력되고 인버터 IV6에 의해 반전된 하이의 신호가 낸드게이트 ND1에 입력된다. 그리고, 리드가 아닌 명령이 입력되는 NOP의 경우에는 출력 인에이블 신호 OE가 로우로 디세이블 되어 제 4레벨 시프터(111)의 출력이 로우의 상태로 제 2출력 제어부(112)의 낸드게이트 ND1에 입력된다. 이에 따라, 낸드게이트 ND1은 출력 제어신호 DOFF로 하이의 신호를 출력하고, 인버터 IV7에 의해 출력 제어신호 DOFFZ는 로우가 된다. 따라서, 데이타 출력 드라이버(200)의 제 2풀업부(203)에 로우의 신호가 입력되고 제 2풀다운부(204)에 하이의 신호가 입력되어 풀업 신호 UPZ 및 풀다운 신호 DN가 각각 하이 및 로우로 입력된다. 결국, 출력 드라이버(205)의 PMOS트랜지스터 P16 및 NMOS트랜지스터 N20가 각각 턴오프되어 출력 데이타가 하이 임피던스 상태로 된다.
한편, 데이타 출력 버퍼가 딥 파워 다운 모드로 진입했을 때 내부 전원전압이 모두 오프된 상태가 된다. 이때, 딥 파워 다운 신호 DPD가 하이로 인에이블 되면 인버터 IV6에 의해 로우의 신호가 낸드 게이트 ND1로 인가된다. 따라서, 낸드게이트 ND1는 출력 제어신호 DOFF로 하이의 신호를 출력하고, 출력 제어신호 DOFFZ는 인버터 IV7에 의해 반전되어 로우로 출력된다. 제 2출력 제어부(112)의 출력 제어신호 DOFF 및 출력 제어신호 DOFFZ신호가 각각 하이, 로우가 되면 제 2풀업 제어부(203) 및 제 2풀다운 제어부(204)의 PMOS트랜지스터 P15 및 NMOS트랜지스터 N19가 턴온된다. 풀업신호 UPZ가 출력 드라이버(205)의 PMOS트랜지스터 P16에 하이로 입력되고, 풀다운 신호 DN가 출력 드라이버(205)의 NMOS트랜지스터 N20에 로우로 입력되면, PMOS트랜지스터 P16 및 NMOS 트랜지스터 N20이 모두 턴오프 상태된다. 따라서, 딥 파워 다운 모드시 출력 드라이버(205)의 출력을 하이 임피던스 상태로 유지시킬 수 있게 된다.
결국, 딥 파워 다운 모드시에 불필요한 출력 데이타의 발생으로 인한 데이타 컨텐션 문제를 해결할 수 있고, 출력 드라이버에 전류 경로가 존재하지 않아 전류 소모를 줄일 수 있게 된다.
도 5는 본 발명에 따른 데이타 출력 버퍼에 관한 다른 실시예이다.
도 5의 실시예는, 데이타 출력 드라이버(400)의 출력을 제어하는 드라이버 구동 제어부(300)와, 드라이버 구동 제어부(300)의 제어신호에 따라 리드 데이타를 데이타 출력단에 전달하는 데이타 출력 드라이버(400)로 구성된다.
여기서, 드라이버 구동 제어부(300)는 제 7레벨 시프터(301)와, 제 3출력 제어부(302)로 구성된다. 먼저, 제 7레벨 시프터(301)는 크로스 커플드 구조를 갖는 PMOS트랜지터 P17,P18와, 각각 출력 인에이블 신호 OE와 인버터 IV10에 의해 반전된 출력 인에이블 신호 /OE를 입력받는 NMOS트랜지스터 N21,N22로 구성된다.
또한, 제 3출력 제어부(302)는 제 7레벨 시프터(301)의 출력단과 접지단 사이에 연결되어 게이트를 통해 딥 파워 다운(Deep Power Down) 신호 DPD를 입력받는되는 NMOS트랜지스터 N23와, 제 7레벨 시프터(301)로부터 출력되는 출력 제어신호 DOFFZ를 반전하여 출력 제어신호 DOFF를 출력하는 인버터 IV11로 구성된다.
그리고, 데이타 출력 드라이버(400)는 제 8레벨 시프터(401), 제 9레벨 시프터(402), 제 3풀업 제어부(403), 제 3풀다운 제어부(404) 및 제 3출력 드라이버(405)로 구성된다. 먼저, 제 8레벨 시프터(401)는 크로스 커플드 구조를 갖는 PMOS트랜지터 P19,P20와, 각각 데이타 신호 RDO 및 인버터 IV12에 의해 반전된 데이타 신호 /RDO를 입력받는 NMOS트랜지스터 N24,N25와, 파이프 카운터 신호 PCNT의 입력에 따라 데이타 신호 RDO의 출력을 제어하는 NMOS트랜지스터 N26로 구성된다. 그리고, 제 9레벨 시프터(402)는 크로스 커플드 구조를 갖는 PMOS트랜지터 P21,P22과, 각각 데이타 신호 RDO 및 인버터 IV13에 의해 반전된 데이타 신호 /RDO를 입력받는 NMOS트랜지스터 N27,N28와, 파이프 카운터 신호 PCNT의 입력에 따라 데이타 신호 RDO의 출력을 제어하는 NMOS트랜지스터 N29로 구성된다. 제 3풀업 제어부(403)는 드라이버 구동 제어부(300)의 제 3출력 제어부(302)로부터 인가되는 출력 제어신호 DOFFZ에 따라 풀업 신호 UPZ를 출력하는 PMOS트랜지스터 P23로 구성된다. 제 3풀다운 제어부(404)는 드라이버 구동 제어부(300)의 제 3출력 제어부(302)로부터 인가되는 출력 제어신호 DOFF에 따라 풀다운 신호 DN를 출력하는 NMOS트랜지스터 P30로 구성된다. 제 3출력 드라이버(405)는 전원전압단과 접지전압단 사이에 직렬연결된 PMOS트랜지스터 P24 및 NMOS트랜지스터 N31로 구성되고, 각각 풀업 신호 UPZ 및 풀다운 신호 DN를 입력받아 출력 데이타를 출력한다.
이러한 구성을 갖는 본 발명의 실시예는, 딥 파워 다운 모드시에는 딥 파워다운 신호 DPD가 하이로 인에이블 되어 NMOS트랜지스터 N23이 턴온된다. 이때, 출력 제어신호 DOFFZ가 로우로 디세이블 되고, 인버터 IV11에 의해 출력 제어신호 DOFF는 하이로 인에이블 된다. 그리고, 제 3풀업부(403) 및 제 3풀다운부(404)에 각각 로우 및 하이의 신호가 입력되면, PMOS트랜지스터 P23 및 NMOS트랜지스터 N30이 각각 턴온된다. 결국, 풀업신호 UPZ 및 풀다운 신호 DN에 의해 출력 드라이버(405)의 PMOS트랜지스터 P24 및 NMOS트랜지스터 N31이 모두 턴오프 상태가 되어 딥 파워 다운 모드시 출력 드라이버(405)의 출력을 하이 임피던스 상태로 유지할 수 있게 된다.
도 6은 본 발명에 따른 데이타 출력 버퍼에 관한 또 다른 실시예이다.
도 6의 데이타 출력 드라이버(500)는, 출력 제어신호 DOFF 및 데이타 신호 DO를 논리조합하여 풀업신호 UPZ 및 풀다운 신호 DN을 출력하는 논리부(501)와, 논리부(501)로부터 인가되는 풀업신호 UPZ, 풀다운 신호 DN 및 딥 파워 다운 신호 DPD에 따라 출력 드라이버(503)의 출력을 제어하는 제 4출력 제어부(502)와, 제 4출력 제어부(502)로부터 인가되는 제어신호에 따라 출력 데이타의 출력을 제어하는 제 4출력 드라이버(503)으로 구성된다.
여기서, 논리부(501)는 출력 제어신호 DOFF를 반전하여 출력하는 인버터 IV14와, 인버터 IV14로부터 인가되는 신호와 데이타 신호 DO를 낸드연산하여 풀업 신호 UPZ를 출력하는 낸드게이트 ND2와, 출력 제어신호 DOFF와 데이타 신호 DO를 오아 연산하여 풀다운 신호 DN를 출력하는 노아게이트 NOR1로 구성된다.
그리고, 제 4출력 제어부(502)는 딥 파워 다운 신호 DPD를 반전하여 출력하는 IV15와, 전원전압단과 낸드게이트 ND2의 출력단에 연결되어 게이트를 통해 반전된 딥 파워 다운 신호 /DPD가 입력되는 PMOS트랜지스터 P25와, 노아게이트 NOR1의 출력단과 접지전압단 사이에 연결되어 게이트를 통해 딥 파워 다운 신호 DPD가 입력되는 NMOS트랜지스터 N32로 구성된다.
또한, 제 4출력 드라이버(405)는 전원전압단과 접지전압단 사이에 직렬연결된 PMOS트랜지스터 P26 및 NMOS트랜지스터 N33로 구성되고, 각각의 게이트를 통해 제 4출력 제어부(502)로부터 인가되는 풀업 신호 UPZ 및 풀다운 신호 DN를 입력받아 출력 데이타를 출력한다.
상술된 구성을 갖는 본 발명의 논리부(501)는 출력 제어신호 DOFF와 데이타 신호 DO의 논리조합에 의해 각각 풀업 신호 UPZ와 풀다운 신호 DN를 출력한다. 그리고, 딥 파워 다운 모드시에는 딥 파워 다운 신호 DPD가 하이로 인에이블 되어 제 4출력 제어부(502)의 NMOS트랜지스터 N32를 턴온시키고, 인버터 IV15에 의해 반전된 딥 파워 다운 신호 /DPD에 의해 PMOS트랜지스터 P25가 턴오프된다. 따라서, 출력 드라이버(503)의 PMOS트랜지스터 N26에는 하이의 신호가 입력되고, NMOS트랜지스터 N33에는 로우의 신호가 입력되어 출력 데이타를 하이 임피던스 상태로 유지시킬 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 저전력을 사용하는 기기에서 전력소비를 줄이기 위해 내부에서 사용되는 모든 전원전압 장치를 오프한 딥 파워 다운 모드 상태에서 데이타 출력 드라이버의 최종 드라이버를 오프시킨다. 따라서, 출력 데이타를 하이 임피던스 상태로 만들어 데이타 출력단에서의 데이타 컨텐션 문제를 방지하고 전류 경로를 막아 불필요한 전력소비를 방지하도록 하는 효과를 제공한다.

Claims (9)

  1. 출력 인에이블 신호의 상태에 따라 데이타 출력 드라이버의 출력을 제어하는 드라이버 구동 제어부; 및
    상기 드라이버 구동 제어부의 제어에 따라 데이타 버스라인으로부터 인가된 리드 데이타를 데이타 출력핀에 전달하는 데이타 출력 드라이버를 구비하고,
    상기 드라이버 구동 제어부는
    상기 출력 인에이블 신호에 따라 전원 전압의 레벨을 시프팅하는 레벨 시프터,
    상기 레벨 시프터의 출력신호와 딥 파워 다운 모드시 인에이블 되는 딥 파워 다운 신호를 로직 연산하는 로직부를 포함하여, 상기 딥 파워 다운 모드시 상기 데이타 출력 드라이버의 출력을 하이 임피던스 상태로 제어하는 출력 제어수단으로 구성됨을 특징으로 하는 데이타 출력 버퍼.
  2. 제 1 항에 있어서, 상기 출력 제어수단은
    상기 딥 파워 다운 신호를 반전하여 출력하는 제 1인버터;
    상기 제 1인버터를 통해 반전된 딥 파워 다운 신호와 상기 레벨 시프터의 출력 신호를 낸드 조합하여 제 1출력 제어신호를 출력하는 낸드게이트; 및
    상기 낸드게이트 제 1출력 제어신호를 반전하여 제 2출력 제어신호를 출력하는 제 2인버터로 구성됨을 특징으로 하는 데이타 출력 버퍼.
  3. 삭제
  4. 출력 인에이블 신호의 상태에 따라 데이타의 출력을 제어하기 위한 출력 제어신호를 출력하는 드라이버 구동 제어부; 및
    상기 드라이버 구동 제어부의 제어에 따라 데이타 버스라인으로부터 인가된 리드 데이타를 데이타 출력핀에 전달하며, 딥 파워 다운 모드시 인에이블 되는 딥 파워 다운 신호의 상태에 따라 상기 리드 데이타의 출력단을 하이 임피던스 상태로 제어하는 데이타 출력 드라이버를 구비하고,
    상기 데이타 출력 드라이버는
    상기 드라이버 구동 제어부로부터 인가되는 출력 제어신호와 상기 리드 데이타를 논리조합하여 풀업신호 및 풀다운 신호를 출력하는 논리부;
    상기 딥 파워 다운 신호의 상태에 따라 상기 논리부로부터 인가되는 풀업신호 및 풀다운 신호를 선택적으로 출력하는 출력 제어수단; 및
    상기 출력 제어수단으로부터 인가되는 풀업신호 및 풀다운 신호에 따라 상기 리드 데이타의 출력을 제어하는 출력 드라이버로 구성됨을 특징으로 하는 데이타 출력 버퍼.
  5. 삭제
  6. 제 4 항에 있어서, 상기 논리부는
    상기 출력 제어신호를 반전하여 출력하는 인버터;
    상기 인버터로부터 인가되는 신호와 상기 리드 데이타를 논리연산하여 상기 풀업 신호를 출력하는 제 1논리부; 및
    상기 출력 제어신호와 상기 리드 데이타를 논리연산하여 상기 풀다운 신호를 출력하는 제 2논리부로 구성됨을 특징으로 하는 데이타 출력 버퍼.
  7. 제 6 항에 있어서, 상기 제 1논리부는
    낸드게이트로 구성됨을 특징으로 하는 데이타 출력 버퍼.
  8. 제 6 항에 있어서, 상기 제 2논리부는
    노아게이트로 구성됨을 특징으로 하는 데이타 출력 버퍼.
  9. 제 4 항에 있어서, 상기 출력 제어수단은
    상기 딥 파워 다운 신호를 반전하여 반전된 딥 파워 다운 신호를 출력하는 인버터;
    전원전압단과 상기 논리부의 풀업신호 출력단에 연결되어 게이트를 통해 상기 반전된 딥 파워 다운 신호가 입력되는 풀업부; 및
    상기 논리부의 풀다운 신호 출력단과 접지전압단 사이에 연결되어 게이트를 통해 상기 딥 파워 다운 신호가 입력되는 풀다운부로 구성됨을 특징으로 하는 데이타 출력 버퍼.
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