KR100784890B1 - 반도체 메모리 장치의 내부 전압 제어 회로 및 방법 - Google Patents

반도체 메모리 장치의 내부 전압 제어 회로 및 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 딥 파워 다운 모드시 레벨 쉬프터 내에 존재하는 전압을 그라운드 전압(VSS) 레벨로 싱크시켜 누설 전류를 감소시키는 반도체 메모리 장치의 내부 전압 제어 회로 및 방법을 제시한다.
본 발명의 반도체 메모리 장치의 내부 전압 제어 회로는 딥 파워 다운 모드로의 진입을 알리는 딥 파워 다운 신호를 입력 받아 레벨 쉬프터에 공급하는 딥 파워 다운 신호 입력 수단; 및 상기 딥 파워 다운 신호의 입력에 대응하여 제 1 전압을 제 2 전압 레벨로 레벨 쉬프팅하거나, 레벨 쉬프팅된 상기 제 2 전압을 그라운드 전압(VSS) 레벨로 싱크시키는 상기 레벨 쉬프터;를 포함하며, 상기 딥 파워 다운 신호 입력 수단은 상기 제 1 전압과 상기 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 딥 파워 다운 신호가 입력되는 인버터를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 메모리 장치의 딥 파워 다운 모드시 누설 전류가 감소하게 되는 이점이 있다.
반도체 메모리 장치, 딥 파워 다운, 레벨 쉬프터

Description

반도체 메모리 장치의 내부 전압 제어 회로 및 방법{Circuit and Method for Controlling Internal Voltage in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 레벨 쉬프터의 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 고전위 전압 제어 회로의 블록도,
도 3은 도 2에 도시한 반도체 메모리 장치의 고전위 전압 제어 회로의 상세 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 고전위 전압 제어 회로의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
10/30 : 레벨 쉬프터 20 : 딥 파워 다운 신호 입력 수단
본 발명은 반도체 메모리 장치의 내부 전압 제어 회로 및 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 딥 파워 다운 모드시 레벨 쉬프터 내에 존재하는 전압을 그라운드 전압(VSS) 레벨로 싱크시켜 누설 전류를 감소시키는 반 도체 메모리 장치의 내부 전압 제어 회로 및 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 액티브(Active) 상태와 대기(Stand-by) 상태로 구분되어 동작한다. 반도체 메모리 장치가 액티브 상태일 때에는 칩 내부의 회로들이 필요한 정보를 외부로 출력하거나 내부로 입력하는 동작을 수행한다. 반면, 반도체 메모리 장치가 대기 상태일 때에는 칩 내부에서 소모되는 전력을 최소화하기 위하여 액티브 상태로 진입할 수 있는 최소의 회로만을 남겨두고 모든 전류 경로를 차단한다. 그러나 반도체 메모리 장치가 장시간 대기 상태를 유지하게 되면 액티브 상태로 진입하기 위해서 인에이블 되고 있는 회로에 의해 지속적으로 전류가 소모되기 때문에 불필요한 전력이 소모되는 결과가 초래된다. 따라서 종래의 기술에서는 대기 상태의 전류 소모를 줄이기 위해 칩의 대부분의 전류 경로를 차단하여 대기 전류를 최소화하는 딥 파워 다운(Deep Power Down) 모드에 진입하도록 하는 방법을 사용하였다. 또한 딥 파워 다운 모드시에는 칩 내부의 내부 회로에 남아 있는 전원에 의한 불필요한 동작을 방지하기 위하여 내부 회로의 고전위 전압(VPP), 코어 전압(Vcore), 비트라인 프리차지 전압(VBLP), 기판 바이어스 전압 등 모든 전원을 그라운드 전압(VSS) 레벨로 싱크시키는 방법을 사용하였다. 이와 같이 딥 파워 다운 모드에서는 딥 파워 다운 모드의 진입 및 종료를 지시하는 커맨드(Command) 외에는 메모리 셀, 레지스터 등에 저장되는 데이터까지도 그라운드 전압(VSS) 레벨로 싱크된다.
반도체 메모리 장치의 서로 레벨이 다른 전원들 사이에는 레벨 쉬프터가 사용된다. 특히 고전위 전압(VPP)은 반도체 메모리 장치 내에서 사용되는 전압 중 가 장 높은 전위를 갖는 전압이므로 외부 공급전원(VDD)과 고전위 전압(VPP)이 접속되는 회로에서는 항상 레벨 쉬프터가 사용된다. 따라서 이하에서는 반도체 메모리 장치의 내부 전압으로 고전위 전압(VPP)이 사용되는 것을 예로 들어 설명할 것이다.
도 1은 종래의 기술에 따른 레벨 쉬프터의 구성도이다.
도면에는 제어 신호(ctrl)의 입력에 대응하여 상기 외부 공급전원(VDD)을 상기 고전위 전압(VPP) 레벨의 신호로 변환하는 레벨 쉬프터(10)가 도시되어 있다.
여기에서 상기 레벨 쉬프터(10)는 상기 고전위 전압(VPP) 및 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 외부 공급전원(VDD)의 입력에 따라 동작하는 4개의 트랜지스터(11~14)로 구현되는 차동 증폭기 형태로 구성되며, 출력단에는 상기 고전위 전압(VPP)이 인가되는 인버터(15)가 구비된다.
상기 레벨 쉬프터(10)는 상기 제어 신호(ctrl)의 입력에 대응하여 동작을 시작한다. 상기 제어 신호(ctrl)가 인에이블 되어 하이 레벨의 신호로 상기 레벨 쉬프터(10)에 전달되면 상기 레벨 쉬프터(10)의 제 4 트랜지스터(14)는 턴 온(turn on) 된다. 이 때 제 3 트랜지스터(13)는 상기 외부 공급전원(VDD)이 입력됨에 따라 이미 턴 온(turn on) 되어 있다. 노드 1(N1)은 상기 제어 신호(ctrl)에 의해 하이 레벨의 전압이 인가되어 있는 상태이므로 노드 2(N2)의 전압 레벨 또한 하이 레벨이 된다. 따라서 제 2 트랜지스터(12)는 턴 오프(turn off) 되고 상기 제 4 트랜지스터(14)가 턴 온 되어 있으므로 노드 3(N3)의 전압 레벨은 상기 그라운드 전압(VSS) 레벨이 된다. 이후 상기 노드 3(N3)의 로우 레벨 전압으로 인해 제 1 트랜지 스터(11)는 턴 온 되어 상기 노드 2(N2)에는 상기 고전위 전압(VPP)이 공급된다.
상기 노드 3(N3)에 인가되는 로우 레벨의 전압은 상기 인버터(15)에 의해 반전되어 상기 고전위 전압(VPP) 레벨의 높은 전압의 신호로 출력된다.
이 때 상기 노드 2(N2)의 전압 레벨이 하이 레벨이므로 상기 제 2 트랜지스터(12)는 턴 오프 되어 있다. 따라서 딥 파워 다운 모드에 진입하여 상기 고전위 전압(VPP)의 생성이 중단되어도 상기 레벨 쉬프터(10)의 내부에는 상기 고전위 전압(VPP)이 상기 그라운드 전압(VSS) 레벨로 싱크되지 않는다.
상기 레벨 쉬프터(10)는 상기 고전위 전압(VPP)을 그라운드 전압(VSS) 레벨로 싱크시키기 위한 회로 구성을 포함하지 않고 있다. 상기 레벨 쉬프터(10) 뿐만 아니라 반도체 메모리 장치의 여러 부분에서 사용되는 레벨 쉬프터는 딥 파워 다운 모드시에도 소정 레벨의 전압을 상당 시간 보유하게 된다. 이와 같이 딥 파워 다운 모드시 그라운드 전압(VSS) 레벨로 즉시 싱크되지 않는 각각의 회로들은 딥 파워 다운 모드시 누설 전류 발생의 원인이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 딥 파워 다운 모드시 그라운드 전압(VSS)을 공급함으로써 레벨 쉬프터 내에 존재하는 전압을 그라운드 전압(VSS) 레벨로 싱크시켜 누설 전류를 감소시키는 반도체 메모리 장치의 내부 전압 제어 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 제어 회로는, 딥 파워 다운 모드로의 진입을 알리는 딥 파워 다운 신호를 입력 받아 레벨 쉬프터에 공급하는 딥 파워 다운 신호 입력 수단; 및 상기 딥 파워 다운 신호의 입력에 대응하여 제 1 전압을 제 2 전압 레벨로 레벨 쉬프팅하거나, 레벨 쉬프팅된 상기 제 2 전압을 그라운드 전압(VSS) 레벨로 싱크시키는 상기 레벨 쉬프터;를 포함하며, 상기 딥 파워 다운 신호 입력 수단은 상기 제 1 전압과 상기 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 딥 파워 다운 신호가 입력되는 인버터를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 내부 전압 제어 방법은, 딥 파워 다운 신호 입력 수단을 통해 딥 파워 다운 신호를 입력 받아 딥 파워 다운 모드로의 진입 여부를 감지하는 단계; 딥 파워 다운 모드에 진입하지 않은 것이 감지되면 제 1 전압을 레벨 쉬프팅하여 제 2 전압을 생성하는 단계; 및 딥 파워 다운 모드에 진입한 것이 감지되면 레벨 쉬프팅된 상기 제 2 전압을 그라운드 전압(VSS) 레벨로 싱크시키는 단계;를 포함하며, 상기 딥 파워 다운 신호 입력 수단은 상기 제 1 전압과 상기 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 딥 파워 다운 신호가 입력되는 인버터를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다. 이하, 본 발명의 반도체 메모리 장치의 내부 전압 제어 회로에 외부 공급전원(VDD)과 고전위 전압(VPP) 사이에 구비되는 레벨 쉬프터가 사용되는 것을 예로 들어 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 고전위 전압 제어 회로의 블록도이다.
도시한 바와 같이, 상기 고전위 전압 제어 회로는 딥 파워 다운 모드로의 진입을 알리는 딥 파워 다운 신호(DPD)를 입력 받아 레벨 쉬프터(30)에 공급하는 딥 파워 다운 신호 입력 수단(20) 및 상기 딥 파워 다운 신호(DPD)의 입력에 대응하여 상기 외부 공급전원(VDD)을 상기 고전위 전압(VPP) 레벨로 레벨 쉬프팅하거나 상기 고전위 전압(VPP)을 그라운드 전압(VSS) 레벨로 싱크시키는 상기 레벨 쉬프터(30)로 구성된다.
반도체 메모리 장치가 딥 파워 다운 모드로 진입하게 되면 상기 딥 파워 다운 신호(DPD)가 인에이블 된다. 상기 딥 파워 다운 신호 입력 수단(20)은 상기 딥 파워 다운 신호(DPD)를 입력 받아 상기 딥 파워 다운 신호(DPD)가 인에이블 되면 상기 그라운드 전압(VSS)을 상기 레벨 쉬프터(30)에 공급하고, 상기 딥 파워 다운 신호(DPD)가 디스에이블 되면 상기 외부 공급전원(VDD)을 상기 레벨 쉬프터(30)에 공급한다. 상기 레벨 쉬프터(10)는 상기 딥 파워 다운 신호(DPD)가 디스에이블 되어 상기 외부 공급전원(VDD)이 공급되면 상기 외부 공급전원(VDD)을 상기 고전위 전압(VPP) 레벨로 상승시키는 일반적인 레벨 쉬프터의 레벨 쉬프팅 동작을 수행하고, 상기 딥 파워 다운 신호(DPD)가 인에이블 되어 상기 그라운드 전압(VSS)이 공급되면 상기 고전위 전압(VPP)을 상기 그라운드 전압(VSS) 레벨로 싱크시킨다.
도 3은 도 2에 도시한 반도체 메모리 장치의 고전위 전압 제어 회로의 상세 구성도이다.
상기 딥 파워 다운 신호 입력 수단(20)에는 상기 외부 공급전원(VDD)과 상기 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 딥 파워 다운 신호(DPD)가 입력되는 제 1 인버터(22)가 구비된다.
그리고 상기 레벨 쉬프터(30)는 상기 고전위 전압(VPP) 및 상기 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 외부 공급전원(VDD)의 입력에 따라 동작하 는 4개의 트랜지스터(31~34)로 구현되는 차동 증폭기 형태로 구성되며, 출력단에는 상기 고전위 전압(VPP)이 인가되는 제 2 인버터(35)가 구비된다.
상기 딥 파워 다운 신호(DPD)가 디스에이블 되면 상기 딥 파워 다운 신호 입력 수단(20)에서 상기 레벨 쉬프터(30)로 상기 외부 공급전원(VDD)이 전달된다. 이 때 제어 신호(ctrl)가 인에이블 되어 하이 레벨의 신호로 상기 레벨 쉬프터(30)에 전달되면 상기 레벨 쉬프터(30)의 제 4 트랜지스터(34)는 턴 온 된다. 이 때 제 3 트랜지스터(33)는 상기 외부 공급전원(VDD)이 입력됨에 따라 이미 턴 온 되어 있다. 노드 1(N1)은 상기 제어 신호(ctrl)에 의해 하이 레벨의 전압이 인가되어 있는 상태이므로 노드 2(N2)의 전압 레벨 또한 하이 레벨이 된다. 따라서 제 2 트랜지스터(32)는 턴 오프(turn off) 되고 상기 제 4 트랜지스터(34)가 턴 온 되어 있으므로 노드 3(N3)의 전압 레벨은 상기 그라운드 전압(VSS) 레벨이 된다. 이후 상기 노드 3(N3)의 로우 레벨 전압으로 인해 제 1 트랜지스터(31)는 턴 온 되어 상기 노드 2(N2)에는 상기 고전위 전압(VPP)이 공급된다.
상기 노드 3(N3)에 인가되는 로우 레벨의 전압은 상기 제 2 인버터(35)에 의해 반전되어 상기 고전위 전압(VPP) 레벨의 높은 전압의 신호로 출력된다.
그러나 상기 딥 파워 다운 신호(DPD)가 인에이블 되면 상기 딥 파워 다운 신호 입력 수단(20)에서 상기 레벨 쉬프터(30)로 상기 그라운드 전압(VSS)이 전달된다. 이 때 상기 제어 신호(ctrl)가 인에이블 되어 하이 레벨의 신호로 상기 레벨 쉬프터(30)에 전달되면 상기 레벨 쉬프터(30)의 상기 제 4 트랜지스터(34)는 턴 온 된다. 이 때 상기 제 3 트랜지스터(33)는 상기 그라운드 전압(VSS)이 입력됨에 따 라 턴 오프 되어 있다. 상기 노드 1(N1)은 상기 제어 신호(ctrl)에 의해 하이 레벨의 전압이 인가되어 있는 상태이다. 그러나 상기 제 3 트랜지스터(33)가 턴 오프 됨에 따라 상기 노드 2(N2)에는 상기 노드 1(N1)의 하이 레벨의 전압이 전달되지 않는다. 따라서 상기 제 2 트랜지스터(32)는 턴 온 되어 상기 제 2 트랜지스터(32)에 전류의 흐름이 발생한다. 상기 제 2 트랜지스터(32)에 흐르는 전류로 인해 상기 제 1 트랜지스터(31)는 턴 오프 된다. 따라서 상기 노드 2(N2)의 전압은 로우 레벨을 유지하게 되고 상기 노드 3(N3)에는 상기 고전위 전압(VPP)이 공급된다. 상기 제 4 트랜지스터(34)가 턴 온 되어 있으므로 상기 고전위 전압(VPP)과 상기 그라운드 전압(VSS)은 직접 연결되게 된다. 상기 반도체 메모리 장치가 이미 딥 파워 다운 모드로 진입하였으므로 상기 레벨 쉬프터(30)에 인가되는 상기 고전위 전압(VPP)은 추가로 생성되지 않는 상태이다. 이 때 상기 고전위 전압(VPP)과 상기 그라운드 전압(VSS)을 직접 연결하게 되면 상기 고전위 전압(VPP)은 상기 그라운드 전압(VSS) 레벨로 싱크되고 따라서 상기 레벨 쉬프터(30) 내의 누설 전류를 감소시킬 수 있게 된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 고전위 전압 제어 회로의 블록도이다.
상기 고전위 전압 제어 회로를 구현함에 있어서, 하나의 상기 딥 파워 다운 신호 입력 수단(20)을 구비하여 복수 개의 레벨 쉬프터(30-1, 30-2, …, 30-n)의 동작을 제어하도록 하는 구성이 가능하다.
도시한 바와 같이, 하나의 상기 딥 파워 다운 신호 입력 수단(20)이 상기 복 수 개의 레벨 쉬프터(30-1, 30-2, …, 30-n)와 연결되면 별다른 면적 마진 감소 없이도 딥 파워 다운 모드시 상기 레벨 쉬프터(30) 내부에 존재하는 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시킬 수 있다.
이처럼 반도체 메모리 장치가 딥 파워 다운 모드로 진입하면 상기 외부 공급전원(VDD) 대신에 상기 그라운드 전압(VSS)을 공급하는 레벨 쉬프터를 구현하면 딥 파워 다운 모드시 상기 레벨 쉬프터 내부의 전압을 상기 그라운드 전압(VSS) 레벨로 싱크시킴으로써 상기 레벨 쉬프터로 인해 발생하는 누설 전류를 감소시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 내부 전압 제어 회로 및 방법은 반도체 메모리 장치의 딥 파워 다운 모드시 그라운드 전압(VSS)을 공급함으로써 레벨 쉬프터 내에 존재하는 전압을 그라운드 전압(VSS) 레벨로 싱크시켜 누설 전류를 감소시키는 효과가 있다.

Claims (8)

  1. 딥 파워 다운 모드로의 진입을 알리는 딥 파워 다운 신호를 입력 받아 레벨 쉬프터에 공급하는 딥 파워 다운 신호 입력 수단; 및
    상기 딥 파워 다운 신호의 입력에 대응하여 제 1 전압을 제 2 전압 레벨로 레벨 쉬프팅하거나, 레벨 쉬프팅된 상기 제 2 전압을 그라운드 전압(VSS) 레벨로 싱크시키는 상기 레벨 쉬프터;
    를 포함하며,
    상기 딥 파워 다운 신호 입력 수단은 상기 제 1 전압과 상기 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 딥 파워 다운 신호가 입력되는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 레벨 쉬프터는,
    상기 제 2 전압 및 상기 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 제 1 전압의 입력에 따라 동작하는 차동 증폭기 형태로 구성되는 것을 특징으로 하 는 반도체 메모리 장치의 내부 전압 제어 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전압은 외부 공급전원(VDD)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  5. 제 3 항에 있어서,
    상기 제 2 전압은 고전위 전압(VPP)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  6. 딥 파워 다운 신호 입력 수단을 통해 딥 파워 다운 신호를 입력 받아 딥 파워 다운 모드로의 진입 여부를 감지하는 단계;
    딥 파워 다운 모드에 진입하지 않은 것이 감지되면 제 1 전압을 레벨 쉬프팅하여 제 2 전압을 생성하는 단계; 및
    딥 파워 다운 모드에 진입한 것이 감지되면 레벨 쉬프팅된 상기 제 2 전압을 그라운드 전압(VSS) 레벨로 싱크시키는 단계;
    를 포함하며,
    상기 딥 파워 다운 신호 입력 수단은 상기 제 1 전압과 상기 그라운드 전압(VSS)을 전원 전압으로 사용하고 상기 딥 파워 다운 신호가 입력되는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 방법.
  7. 제 6 항에 있어서,
    상기 제 1 전압은 외부 공급전원(VDD)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 방법.
  8. 제 6 항에 있어서,
    상기 제 2 전압은 고전위 전압(VPP)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 방법.
KR1020050129742A 2005-12-26 2005-12-26 반도체 메모리 장치의 내부 전압 제어 회로 및 방법 KR100784890B1 (ko)

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