KR100762240B1 - 전원 제어회로 - Google Patents

전원 제어회로 Download PDF

Info

Publication number
KR100762240B1
KR100762240B1 KR1020060059888A KR20060059888A KR100762240B1 KR 100762240 B1 KR100762240 B1 KR 100762240B1 KR 1020060059888 A KR1020060059888 A KR 1020060059888A KR 20060059888 A KR20060059888 A KR 20060059888A KR 100762240 B1 KR100762240 B1 KR 100762240B1
Authority
KR
South Korea
Prior art keywords
power
signal
node
power supply
control signal
Prior art date
Application number
KR1020060059888A
Other languages
English (en)
Inventor
구자승
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059888A priority Critical patent/KR100762240B1/ko
Application granted granted Critical
Publication of KR100762240B1 publication Critical patent/KR100762240B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 정상 동작모드에서 제1 레벨을 갖는 제1 전원전압 신호를 발생시키고, 특정 동작모드에서 제2 레벨을 갖는 제2 전원전압 신호를 발생시켜 주변회로부에 인가하는 전원 제어회로에 있어서, 상기 특정 동작모드 진입 시 인에이블되는 파워다운 모드 인에이블신호를 입력받아, 상기 특정 동작모드 진입 시 제1 지연구간 경과 후 디스에이블되고, 상기 특정 동작모드에서 정상 동작모드로 진입 시 인에이블되는 제1 제어신호를 생성하는 제1 제어신호 생성부와; 상기 파워다운 모드 인에이블신호를 입력받아, 상기 특정 동작모드 진입 시 인에이블되고, 상기 특정 동작모드에서 상기 정상 동작모드로 진입 시 제2 지연구간 경과 후 디스에이블되는 제2 제어신호를 생성하는 제2 제어신호 생성부와; 상기 제1 제어신호에 응답하여 발생된 상기 제1 전원전압 신호를 주변회로부에 인가하는 제1 전원제어부 및; 상기 제2 제어신호에 응답하여 발생된 상기 제2 전원전압 신호를 주변회로부에 인가하는 제2 전원제어부를 포함하는 전원 제어회로를 제공한다.
주변회로부, 전원 제어회로

Description

전원 제어회로{Power control circuit}
도 1은 본 발명의 실시예에 따른 전원제어회로의 회로도이다.
도 2는 본 발명의 실시예에 따른 전원제어회로의 동작 타이밍도이다.
도 3은 본 발명의 실시예에 따른 전원제어회로에서 각 동작모드에서의 전압레벨을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 제1 제어신호 생성부 20 : 제2 제어신호 생성부
30 : 제1 전원제어부 40 : 제2 전원제어부
43 : 차등증폭부 50 : 주변회로부
본 발명은 반도체 메모리소자의 관한 것으로서, 보다 구체적으로는 전류소모를 줄일 수 있고, 동작모드 전환 시 전압레벨의 요동에 의한 오동작을 방지할 수 있는 전원 제어회로에 관한 것이다.
반도체 메모리소자, 예를 들어 디램(DRAM)에는 내부 메모리셀의 데이터 리텐션(retention)을 보장하면서 전류소모를 최소로 줄여야하는 특정 동작모드, 예를 들어 파워다운 모드(power down mode) 또는 셀프 리프레쉬 모드(self refresh mode) 등이 존재한다. 디램이 이러한 특정 동작모드로 동작하는 경우 디램에서 소모되는 전류를 최대한 줄여야 하는데, 특히 내부 메모리셀을 제외한 주변회로부에서는 전류 소모가 발생되지 않는 것이 이상적이다. 그러나, 트랜지스터에서 누설되는 전류 및 토글링하는 신호 등으로 인하여 주변회로부에서 전류소모가 발생하는 문제가 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 전류소모를 줄여야하는 특정 동작모드로의 진입시 주변회로부로 인가되는 전원전압 신호의 레벨을 다운시켜 주변회로부에서 소비되는 전류를 감소시킬 수 있도록 한 전원 제어회로를 제공하는 데 그 목적이 있다.
또한, 정상 동작모드와 특정 동작모드 간의 상호 전환 후 소정 지연 구간 동안 정상 동작모드에서 인가되는 전원전압신호와 특정 동작모드에 인가되는 전원전압신호가 주변회로부에 함께 인가되도록 함으로써, 파워노이즈(power noise)에 의한 오동작을 방지할 수 있도록 한 전원 제어회로를 제공하는 데 다른 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 정상 동작모드에서 제1 레벨을 갖는 제1 전원전압 신호를 발생시키고, 특정 동작모드에서 제2 레벨을 갖는 제2 전원전압 신호를 발생시켜 주변회로부에 인가하는 전원 제어회로에 있어서, 상기 특정 동작모드 진입 시 인에이블되는 파워다운 모드 인에이블신호를 입력받아, 상기 특정 동작모드 진입 시 제1 지연구간 경과 후 디스에이블되고, 상기 특정 동작모드에서 정상 동작모드로 진입 시 인에이블되는 제1 제어신호를 생성하는 제1 제어신호 생성부와; 상기 파워다운 모드 인에이블신호를 입력받아, 상기 특정 동작모드 진입 시 인에이블되고, 상기 특정 동작모드에서 상기 정상 동작모드로 진입 시 제2 지연구간 경과 후 디스에이블되는 제2 제어신호를 생성하는 제2 제어신호 생성부와; 상기 제1 제어신호에 응답하여 발생된 상기 제1 전원전압 신호를 주변회로부에 인가하는 제1 전원제어부 및; 상기 제2 제어신호에 응답하여 발생된 상기 제2 전원전압 신호를 주변회로부에 인가하는 제2 전원제어부를 포함하는 전원 제어회로를 제공한다.
본 발명에서, 상기 제1 제어신호 생성부는 상기 파워다운 모드 인에이블신호를 상기 제1 지연구간 동안 지연시키는 지연부와; 상기 지연부의 출력신호와 상기 파워다운 모드 인에이블 신호를 입력받아 논리곱 연산을 수행하는 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제2 제어신호 생성부는 상기 파워다운 모드 인에이블신호를 상기 제2 지연구간 동안 지연시키는 지연부와; 상기 지연부의 출력신호와 상기 파워다운 모드 인에이블 신호를 입력받아 논리합 연산을 수행하는 논리부를 포함하 여 구성되는 것이 바람직하다.
본 발명에서, 상기 제1 전원제어부는 전원전압단과 전원입력단 사이에 연결되고, 상기 제1 제어신호에 응답하여 상기 주변회로부에 연결된 전원입력단을 상기 제1 레벨로 풀업구동하는 풀업소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 풀업소자는 PMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 제2 전원제어부는 상기 제2 제어신호에 응답하여 제1 노드를 풀다운 구동하는 풀다운소자와; 상기 제2 제어신호에 응하답여, 제2 노드 및 제3 노드를 풀업 구동하는 제1 풀업부와; 상기 제2 노드로부터의 신호에 응답하여 상기 주변회로부에 연결된 전원입력단을 풀업구동하는 제2 풀업부와; 상기 전원입력단의 신호를 소정비율로 분배하여 생성한 분배신호를 제4 노드로 출력하는 전압분배부 및; 기준전압 및 상기 분배신호를 입력받아, 상기 전원입력단의 신호를 상기 제2 레벨로 차등증폭하는 차등증폭부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 풀업부는 전원전압단과 상기 제2 노드 사이에 연결되고, 상기 제2 제어신호에 응답하여 상기 제2 노드를 풀업 구동하는 제1 풀업소자 및; 상기 전원전압단과 상기 제3 노드 사이에 연결되고, 상기 제2 제어신호에 응답하여 상기 제3 노드를 풀업 구동하는 제2 풀업소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 전압분배부는 상기 전원입력단과 상기 제4노드 사이에 연결된 제1 저항소자 및; 상기 제4노드와 접지단 사이에 연결된 제2 저항소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 저항소자는 상기 전원입력단의 신호가 게이트에 인가 되는 NMOS 트랜지스터이고, 상기 제2 저항소자는 상기 제4노드로부터의 신호가 게이트에 인가되는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 차등증폭부는 전원전압단과 상기 제2노드 사이에 연결된 제1 PMOS 트랜지스터와; 전원전압단과 상기 제3노드 사이에 연결된 제2 PMOS 트랜지스터와; 상기 제1노드와 상기 제2노드 사이에 연결되고, 게이트에 상기 기준전압이 인가되는 제1 NMOS 트랜지스터 및; 상기 제1노드와 상기 제3노드 사이에 연결되고, 게이트에 상기 제4노드로부터의 신호가 인가되는 제2 NMOS 트랜지스터를 포함하되, 상기 제1 및 제2 PMOS 트랜지스터의 게이트가 상기 제3노드에 연결되는 것이 바람직하다.
본 발명에서, 상기 정상모드에서 상기 특정모드로 진입 시 상기 제 1 및 제2 전원제어부에 의해 상기 제1 및 제2 전원전압 신호가 상기 주변회로부에 함께 인가되되, 상기 제1 전원제어부는 상기 제1 지연구간 경과 후 상기 주변회로부에 인가하던 상기 제1 전원전압을 차단하는 것이 바람직하다.
본 발명에서, 상기 특정모드에서 상기 정상모드로 진입 시 상기 제 1 및 제2 전원제어부에 의해 상기 제1 및 제2 전원전압 신호가 상기 주변회로부에 함께 인가되되, 상기 제2 전원제어부는 상기 제2 지연구간 경과 후 상기 주변회로부에 인가하던 상기 제2 전원전압을 차단하는 것이 바람직하다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 전원제어회로의 상세회로도를 도시한 것이 고, 도 2는 본 발명의 실시예에 따른 전원제어회로의 동작 타이밍도이며, 도 3은 본 발명의 실시예에 따른 전원제어회로에서 각 동작모드에서의 전압레벨을 보여주는 도면이다.
도시한 바와 같이, 본 발명의 전원제어회로는 특정 동작모드(II) 진입 시 인에이블되는 파워다운 모드 인에이블신호(PDOWN_en)를 입력받아, 특정 동작모드(II) 진입 시 제1 지연구간(tA) 경과 후 디스에이블되고, 특정 동작모드(II)에서 정상 동작모드(I)로 진입 시 인에이블되는 제1 제어신호(CS)를 생성하는 제1 제어신호 생성부(10)와; 파워다운 모드 인에이블신호(PDOWN_en)를 입력받아, 특정 동작모드(II) 진입 시 인에이블되고, 특정 동작모드(II)에서 정상 동작모드(I)로 진입 시 제2 지연구간(tB) 경과 후 디스에이블되는 제2 제어신호(EN)를 생성하는 제2 제어신호 생성부(20)와; 제1 제어신호(CS)에 응답하여 발생된 제1 레벨을 갖는 전원전압 신호(VDD)를 주변회로부(50)에 인가하는 제1 전원제어부(30) 및; 상기 제2 제어신호에 응답하여 발생된 제2 레벨을 갖는 전원전압 신호(VDOWN)를 주변회로부에 인가하는 제2 전원제어부(40)를 포함하는 전원 제어회로를 제공한다.
제1 제어신호 생성부(10)는 파워다운 모드 인에이블신호(PDOWN_en)를 제1 지연구간(tA) 동안 지연시키는 복수개의 인버터(IV1, IV2)로 구성된 지연부(11) 및; 지연부(11)의 출력신호와 파워다운 모드 인에이블신호(PDOWN_en)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND1)와 인버터(IV3)로 구성된 논리부(12)를 포함한다. 여기서, 지연부(11)를 구성하는 인버터의 개수는 제1 지연구간(tA)에 따라 결정된다.
제2 제어신호 생성부(20)는 파워다운 모드 인에이블신호(PDOWN_en)를 제2 지연구간(tB) 동안 지연시키는 복수개의 인버터(IV4, IV5)로 구성된 지연부(21)와; 지연부(21)의 출력신호와 파워다운 모드 인에이블신호(PDOWN_en)를 입력받아 논리합 연산을 수행하는 오아게이트(NR1) 및 인버터(IV6)로 구성된 논리부(22)를 포함한다. 여기서, 지연부(21)를 구성하는 인버터의 개수는 제2 지연구간(tB)에 따라 결정된다.
제1 전원제어부(30)는 전원전압단(VDD)과 노드(a) 사이에 연결되고, 제1 제어신호(CS)에 응답하여 노드(a)를 제1 레벨 전압(VDD)으로 풀업구동하는 PMOS 트랜지스터(P3)로 구성된다.
제2 전원제어부(40)는 제2 제어신호(EN)에 응답하여 노드(b)를 풀다운 구동하는 NMOS 트랜지스터(N3)와; 전원전압단(VDD)과 노드(c) 사이에 연결되고, 상기 제2 제어신호(EN)에 응답하여 노드(c)를 풀업 구동하는 PMOS 트랜지스터(P1) 및 전원전압(VDD)과 노드(d) 사이에 연결되고, 제2 제어신호(EN)에 응답하여 노드(d)를 풀업 구동하는 PMOS 트랜지스터(P2)를 구비하는 제1 풀업부(41)와; 노드(c)로부터의 신호에 응답하여 주변회로부(50)에 연결된 노드(a)를 풀업구동하는 PMOS 트랜지스터(P3)와; 노드(a)의 신호를 소정비율로 분배하여 생성한 분배신호(Vx)를 노드(e)로 출력하기 위해, 노드(a)와 노드(e) 사이에 연결되고 노드(a)로부터의 신호가 게이트에 인가되는 NMOS 트랜지스터(N4) 및 노드(e)와 접지단(VSS) 사이에 연결되고 노드(e)로부터의 신호가 게이트에 인가되는 NMOS 트랜지스터(N5)를 구비하는 전압분배부(42) 및; 기준전압(Vref) 및 분배신호(Vx)를 입력받아, 노드(a)의 전원전 압(VDOWN) 신호가 제2 레벨이 되도록 차등증폭하는 차등증폭부(40)를 포함하여 구성된다. 여기서, 제2레벨은 특정 동작모드 진입시 주변회로부(50)로 인가되는 전원전압 신호(VDOWN)의 크기로, 정상 동작모드에서 주변회로부(50)에 인가되는 전원전압 신호(VDD)의 크기인 제1레벨보다 작게 설정되는 것이 바람직하다.
차등증폭부(40)는 전원전압단(VDD)과 노드(c) 사이에 연결된 PMOS 트랜지스터(P4)와, 전원전압단(VDD)과 노드(d) 사이에 연결된 PMOS 트랜지스터(P5)와; 노드(b)와 노드(c) 사이에 연결되고, 게이트에 기준전압(Vref)이 인가되는 NMOS 트랜지스터(N1) 및, 노드(b)와 노드(d) 사이에 연결되고, 게이트에 분배신호(Vx)가 인가되는 NMOS 트랜지스터(N2)를 포함한다. 이때, PMOS 트랜지스터(P4) 및 PMOS 트랜지스터(P5)의 게이트는 노드(d)에 연결된다.
이와 같은 구성을 갖는 본 발명의 전원제어회로의 동작을 도1 내지 도3을 참조하여 설명하면 다음과 같다.
먼저, 정상 동작모드(I) 시 본 발명의 전원제어회로의 동작을 살펴본다.
정상 동작모드(I)에서 파워다운 모드 인에이블신호(PDOWN_en)가 로우레벨이므로, 제1 제어신호 생성부(10)는 로우레벨로 인에이블된 제1 제어신호(CS)를 제 1 전원제어부(30)로 제공하여 PMOS 트랜지스터(P6)를 턴온시킨다. 따라서, 주변회로부(50)에는 제1 레벨을 갖는 제1 전원전압 신호(VDD)가 인가된다.
한편, 제2 제어신호 생성부(20)는 로우레벨의 파워다운 모드 인에이블신호(PDOWN_en)를 입력받아, 제2 지연 구간(tB) 경과 후 로우레벨로 디스에이블되는 제 2 제어신호(EN)를 생성하여 제 2 전원제어부(40)로 제공한다. 이때, 제 2 전원제어부(40)의 NMOS 트랜지스터(N3)는 하이레벨의 제2 제어신호(EN)에 의해 턴오프되므로 제 2 전원제어부(40)의 차등증폭부(43)는 동작하지 않는다.
이상 설명한 바와 같이 정상 동작모드(I)에서, 본 발명의 전원제어회로는 제1 레벨을 갖는 제1 전원전압 신호(VDD)를 주변회로부(50)로 인가한다.
다음으로, 본 발명의 전원제어회로가 정상 동작모드(I)에서 특정 동작모드(II)로 진입하는 경우의 동작을 살펴본다.
앞서 살펴본 바와 같이, 파워다운 모드(power down mode) 또는 셀프 리프레쉬모드(self refresh mode) 등과 같은 특정 동작모드(II)에서는 이상적으로 주변회로부에서 소모되는 전류가 존재하지 않아야 하지만, 트랜지스터에서 누설되는 전류 및 토글링하는 신호 등으로 인하여 주변회로부(50)에서 전류소모가 발생한다. 따라서, 본 발명은 전류소모를 줄여야하는 특정 동작모드로의 진입 시 주변회로부로 인가되는 전원전압의 레벨을 다운시켜 주변회로부에서의 전류 소모를 감소시키고 있다. 이를 구체적으로 살펴보면 다음과 같다.
특정 동작모드(II) 진입하면 파워다운 모드 인에이블신호(PDOWN_en)가 하이레벨이므로, 제2 제어신호 생성부(20)는 하이레벨로 인에이블된 제2 제어신호(EN)를 제2 전원제어부(40)에 제공한다. 이때, 하이레벨의 제2 제어신호(EN)는 NMOS 트랜지스터(N3)를 턴온시켜 차등증폭부(43)를 동작시킨다. 여기서, 차등증폭부(43)는 NMOS 트랜지스터(N1)의 게이트에 인가되는 기준전압(Vref)과 NMOS 트랜지스터(N2) 의 게이트에 인가되는 분배전압(Vx)이 동일 전위가 될 때까지 분배전압(Vx)을 증폭한다. 좀 더 구체적으로 살펴보면, 차등증폭부(43)에 포함된 복수의 PMOS 트랜지스터(P4, P5)는 전류미러를 형성하고 있으므로, 상기 분배전압(Vx)이 기준전압(Vref)보다 작은 경우 NMOS 트랜지스터(N2)보다 NMOS 트랜지스터(N1)의 턴온저항값이 작아져 노드(c)의 전위는 로우레벨이 된다. 그 결과 PMOS 트랜지스터(P3)가 턴온되어 노드(a)를 통해 주변회로에 인가되는 제2 레벨을 갖는 제2 전원전압 신호(VDOWN)를 증폭하게 되는데, 증폭은 분배전압(Vx)이 기준전압(Vref)과 같아질 때까지 계속된다. 여기서, 분배전압(Vx)은 제2 전원전압 신호(VDOWN)가 복수의 NMOS 트랜지스터(N4, N5)의 턴온 저항값의 비로 분배되어 노드(e)로 출력된 신호로, 만약 복수의 NMOS 트랜지스터(N4, N5)가 동일 특성을 갖는다고 가정하면 NMOS 트랜지스터(N4, N5)의 턴온 저항값이 동일해지므로, 분배신호(Vx)는 상기 제2 전원전압 신호(VDOWN)의 절반 크기로 분배된다. 한편, 분배전압(Vx)이 기준전압(Vref)보다 큰 경우에는 PMOS 트랜지스터(P3)가 턴오프되므로, 접지단(Vss)과 연결된 NMOS 트랜지스터(N5)를 통해 누설전류가 발생하여 분배전압(Vx)은 기준전압(Vref)과 동일해질 때까지 줄어든다. 이상 설명한 바와 같이 차등증폭부(43)의 동작에 의해 분배신호(Vx)와 기준전압(Vref)이 동일해지므로, 제2 전원전압 신호(VDOWN)는 기준전압(Vref)의 두배 크기의 전위가 될 때까지 증폭된다. 이와 같이 제2 전원전압 신호(VDOWN)의 전위는 기준전압(Vref)에 의존하여 결정되므로, 기준전압(Vref)을 조정하여 상기 제2 전원전압 신호(VDOWN)의 전위가 제1 전압레벨 신호(VDD)의 전위보다 작게 조정하는 것도 가능하다. 따라서, 특정 동작모드로의 진입 시 주변회로부(50) 에 인가되는 전원전압의 레벨을 감소시켜 주변회로부(50)에서 소모되는 소비전류를 감소시킬 수 있다.
한편, 제1 제어신호 생성부(10)는 하이레벨의 파워다운 모드 인에이블신호(PDOWN_en)를 입력받아 제1 지연 구간(tA) 경과 후 로우레벨에서 하이레벨로 천이되는 제1 제어신호(CS)를 생성하여 제 1 전원제어부(30)로 제공한다. 여기서, 낸드게이트(ND1)의 일단에는 하이레벨의 파워다운 모드 인에이블신호(PDOWN_en)가 즉시 입력되지만, 낸드게이트(ND1)의 타단에는 지연부(11)에 의한 제1 지연 구간(tA)이 경과 된후 하이레벨의 파워다운 모드 인에이블신호(PDOWN_en)가 입력되므로, 상기 제 1 전원제어부(30)에서 출력되는 제1 제어신호(CS)는 제1 지연 구간(tA) 경과 후 로우레벨에서 하이레벨로 천이한다. 따라서, 정상 동작모드(I)에서 특정 동작모드(II)로 진입 시 제1 지연 구간(tA) 동안 주변회로부(50)에 제1 전원전압 신호(VDD)가 인가되는 상태가 유지되는데, 이는 정상 동작모드(I)에서 특정 동작모드(II)로 진입한 후 바로 주변회로부(50)에 공급되던 제1 전원전압 신호(VDD)가 차단되면 소정 레벨로 증폭되지 못한 제 2 전원전압 신호(VDOWN)만이 주변회로부(50)에 인가되는 현상을 방지하기 위함이다. 다시 말해, 제 2 전원전압 신호(VDOWN)가 충분한 레벨을 가질 동안 주변회로부(50)에 제 2 전원전압 신호(VDOWN) 뿐만아니라, 제1 전원전압 신호(VDD)도 함께 인가하여 주변회로부(50)에 공급되는 전원전압의 스위칭에 따른 전압레벨의 요동(파워노이즈)을 방지하는 것이다.
마지막으로, 본 발명의 전원제어회로가 특정 동작모드(II)에서 정상 동작모 드(I)로 진입하는 경우의 동작을 살펴본다.
특정 동작모드(II)에서 정상 동작모드(I)로 진입하면 파워다운 모드 인에이블신호(PDOWN_en)가 하이레벨에서 로우레벨로 천이하므로, 제1 제어신호 생성부(10)는 로우레벨로 인에이블된 제1 제어신호(CS)를 제 1 전원제어부(30)로 제공하여 PMOS 트랜지스터(P6)를 턴온시킨다. 따라서, 주변회로부(50)에는 제1 레벨을 갖는 제1 전원전압 신호(VDD)가 인가된다.
한편, 제2 제어신호 생성부(20)는 로우레벨의 파워다운 모드 인에이블신호(PDOWN_en)를 입력받아, 제2 지연 구간(tB) 경과 후 로우레벨로 디스에이블되는 제2 제어신호(EN)를 생성하여 제 2 전원제어부(40)로 제공한다. 여기서, 노아게이트(NR1)의 일단에는 로우레벨의 파워다운 모드 인에이블신호(PDOWN_en)가 즉시 입력되지만, 노아게이트(NR1)의 타단에는 지연부(21)에 의한 제2 지연 구간(tB)이 경과 된후 로우레벨의 파워다운 모드 인에이블신호(PDOWN_en)가 입력되므로, 상기 제 2 전원제어부(40)에서 출력되는 제2 제어신호(EN)는 제2 지연 구간(tB) 경과 후 하이레벨에서 로우레벨로 천이한다. 따라서, 특정 동작모드(II)에서 정상 동작모드(I)로 진입 시 제2 지연 구간(tB) 동안 주변회로부(50)에 제2 전원전압 신호(VDOWN)가 인가되는 상태가 유지되는데, 이는 특정 동작모드(II)에서 정상 동작모드(I)로 전환 후 제2 지연 구간(tB) 동안 제1 전원전압 신호(VDD) 뿐만아니라, 제 2 전원전압 신호(VDOWN)도 함께 인가하여 주변회로부(50)에 공급되는 전원전압의 스위칭에 따른 전압레벨의 요동(파워노이즈)을 방지하기 위함이다.
상기 실시예에서는 주로 주변회로부(50)에 공급되는 전원전압을 제어하는 전원 제어회로에 대하여 설명하였으나, 이뿐만 아니라 본 발명에 의한 전원 제어회로는 적어도 둘 이상 레벨의 전원전압이 인가되는 다양한 회로에 있어서도 유용하게 활용될 수 있다.
상기한 바와 같은 본 발명의 실시예에 따른 전원 제어회로에 의하면 전류소모를 줄여야하는 특정 동작모드로의 진입시 주변회로부로 인가되는 전원전압 신호의 레벨을 다운시켜 주변회로부에서 소비되는 전류를 감소시킬 수 있는 효과가 있다.
또한, 정상 동작모드와 특정 동작모드 간의 상호 전환 후 소정 지연 구간 동안 정상 동작모드에서 인가되는 전원전압신호와 특정 동작모드에 인가되는 전원전압신호가 주변회로부에 함께 인가되도록 함으로써, 파워노이즈(power noise)에 의한 오동작을 방지할 수 있는 효과도 있다.

Claims (12)

  1. 정상 동작모드에서 제1 레벨을 갖는 제1 전원전압 신호를 발생시키고, 특정 동작모드에서 제2 레벨을 갖는 제2 전원전압 신호를 발생시켜 주변회로부에 인가하는 전원 제어회로에 있어서,
    상기 특정 동작모드 진입 시 인에이블되는 파워다운 모드 인에이블신호를 입력받아, 상기 특정 동작모드 진입 시 제1 지연구간 경과 후 디스에이블되고, 상기 특정 동작모드에서 정상 동작모드로 진입 시 인에이블되는 제1 제어신호를 생성하는 제1 제어신호 생성부와;
    상기 파워다운 모드 인에이블신호를 입력받아, 상기 특정 동작모드 진입 시 인에이블되고, 상기 특정 동작모드에서 상기 정상 동작모드로 진입 시 제2 지연구간 경과 후 디스에이블되는 제2 제어신호를 생성하는 제2 제어신호 생성부와;
    상기 제1 제어신호에 응답하여 발생된 상기 제1 전원전압 신호를 주변회로부에 인가하는 제1 전원제어부 및;
    상기 제2 제어신호에 응답하여 발생된 상기 제2 전원전압 신호를 주변회로부에 인가하는 제2 전원제어부를 포함하는 전원 제어회로.
  2. 제1항에 있어서, 상기 제1 제어신호 생성부는
    상기 파워다운 모드 인에이블신호를 상기 제1 지연구간 동안 지연시키는 지 연부와;
    상기 지연부의 출력신호와 상기 파워다운 모드 인에이블 신호를 입력받아 논리곱 연산을 수행하는 논리부를 포함하여 구성되는 전원 제어회로.
  3. 제1항에 있어서, 상기 제2 제어신호 생성부는
    상기 파워다운 모드 인에이블신호를 상기 제2 지연구간 동안 지연시키는 지연부와;
    상기 지연부의 출력신호와 상기 파워다운 모드 인에이블 신호를 입력받아 논리합 연산을 수행하는 논리부를 포함하여 구성되는 전원 제어회로.
  4. 제1항에 있어서, 상기 제1 전원제어부는
    전원전압단과 전원입력단 사이에 연결되고, 상기 제1 제어신호에 응답하여 상기 주변회로부에 연결된 전원입력단을 상기 제1 레벨로 풀업구동하는 풀업소자를 포함하는 전원 제어회로.
  5. 제4항에 있어서, 상기 풀업소자는 PMOS 트랜지스터인 것을 특징으로 하는 전원 제어회로.
  6. 제1항에 있어서, 상기 제2 전원제어부는
    상기 제2 제어신호에 응답하여 제1 노드를 풀다운 구동하는 풀다운소자와;
    상기 제2 제어신호에 응답하여, 제2 노드 및 제3 노드를 풀업 구동하는 제1 풀업부와;
    상기 제2 노드로부터의 신호에 응답하여 상기 주변회로부에 연결된 전원입력단을 풀업구동하는 제2 풀업부와;
    상기 전원입력단의 신호를 소정비율로 분배하여 생성한 분배신호를 제4 노드로 출력하는 전압분배부 및;
    기준전압 및 상기 분배신호를 입력받아, 상기 전원입력단의 신호를 상기 제2 레벨로 차등증폭하는 차등증폭부를 포함하는 전원제어회로.
  7. 제6항에 있어서, 상기 제1 풀업부는
    전원전압단과 상기 제2 노드 사이에 연결되고, 상기 제2 제어신호에 응답하여 상기 제2 노드를 풀업 구동하는 제1 풀업소자 및;
    상기 전원전압단과 상기 제3 노드 사이에 연결되고, 상기 제2 제어신호에 응답하여 상기 제3 노드를 풀업 구동하는 제2 풀업소자를 포함하는 전원제어회로.
  8. 제6항에 있어서, 상기 전압분배부는
    상기 전원입력단과 상기 제4노드 사이에 연결된 제1 저항소자 및;
    상기 제4노드와 접지단 사이에 연결된 제2 저항소자를 포함하는 전원제어회로.
  9. 제8항에 있어서, 상기 제1 저항소자는 상기 전원입력단의 신호가 게이트에 인가되는 NMOS 트랜지스터이고, 상기 제2 저항소자는 상기 제4노드로부터의 신호가 게이트에 인가되는 NMOS 트랜지스터인 것을 특징으로 하는 전원제어회로.
  10. 제6항에 있어서, 상기 차등증폭부는
    전원전압단과 상기 제2노드 사이에 연결된 제1 PMOS 트랜지스터와;
    상기 전원전압단과 상기 제3노드 사이에 연결된 제2 PMOS 트랜지스터와;
    상기 제1노드와 상기 제2노드 사이에 연결되고, 게이트에 상기 기준전압이 인가되는 제1 NMOS 트랜지스터 및;
    상기 제1노드와 상기 제3노드 사이에 연결되고, 게이트에 상기 제4노드로부터의 신호가 인가되는 제2 NMOS 트랜지스터를 포함하되,
    상기 제1 및 제2 PMOS 트랜지스터의 게이트가 상기 제3노드에 연결되는 전원 제어회로.
  11. 제1항에 있어서, 상기 정상모드에서 상기 특정모드로 진입 시 상기 제 1 및 제2 전원제어부에 의해 상기 제1 및 제2 전원전압 신호가 상기 주변회로부에 함께 인가되되,
    상기 제1 전원제어부는 상기 제1 지연구간 경과 후 상기 주변회로부에 인가하던 상기 제1 전원전압을 차단하는 것을 특징으로 하는 전원제어회로.
  12. 제1항에 있어서, 상기 특정모드에서 상기 정상모드로 진입 시 상기 제 1 및 제2 전원제어부에 의해 상기 제1 및 제2 전원전압 신호가 상기 주변회로부에 함께 인가되되,
    상기 제2 전원제어부는 상기 제2 지연구간 경과 후 상기 주변회로부에 인가하던 상기 제2 전원전압을 차단하는 것을 특징으로 하는 전원제어회로.
KR1020060059888A 2006-06-29 2006-06-29 전원 제어회로 KR100762240B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059888A KR100762240B1 (ko) 2006-06-29 2006-06-29 전원 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059888A KR100762240B1 (ko) 2006-06-29 2006-06-29 전원 제어회로

Publications (1)

Publication Number Publication Date
KR100762240B1 true KR100762240B1 (ko) 2007-10-01

Family

ID=39418752

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059888A KR100762240B1 (ko) 2006-06-29 2006-06-29 전원 제어회로

Country Status (1)

Country Link
KR (1) KR100762240B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130131993A (ko) * 2012-05-25 2013-12-04 에스케이하이닉스 주식회사 전압 스위칭 회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040014152A (ko) * 2002-08-08 2004-02-14 후지쯔 가부시끼가이샤 반도체 기억 장치 및 그 제어 방법
KR20060046096A (ko) * 2004-06-16 2006-05-17 오끼 덴끼 고오교 가부시끼가이샤 반도체 집적회로와 그것의 전력절약 제어방법
KR100616683B1 (ko) * 2005-06-02 2006-08-28 삼성전기주식회사 파워다운 및 웨이크업 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040014152A (ko) * 2002-08-08 2004-02-14 후지쯔 가부시끼가이샤 반도체 기억 장치 및 그 제어 방법
KR20060046096A (ko) * 2004-06-16 2006-05-17 오끼 덴끼 고오교 가부시끼가이샤 반도체 집적회로와 그것의 전력절약 제어방법
KR100616683B1 (ko) * 2005-06-02 2006-08-28 삼성전기주식회사 파워다운 및 웨이크업 회로

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
공개특허공보 10-2004-0014152
공개특허공보 10-2006-0046096
등록특허공보 10-0616683

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130131993A (ko) * 2012-05-25 2013-12-04 에스케이하이닉스 주식회사 전압 스위칭 회로
KR101893388B1 (ko) * 2012-05-25 2018-08-30 에스케이하이닉스 주식회사 전압 스위칭 회로

Similar Documents

Publication Publication Date Title
US7307469B2 (en) Step-down power supply
JP3945791B2 (ja) 半導体装置のパワーアップ検出回路
US20070268044A1 (en) Output buffer and method having a supply voltage insensitive slew rate
US20070115746A1 (en) Internal Voltage Generation Circuit of Semiconductor Memory Device
US6996023B2 (en) Semiconductor memory device capable of reducing current consumption in active mode
US7567469B2 (en) Over driving pulse generator
KR20100085427A (ko) 반도체 메모리 장치의 내부전압 발생회로
US7778100B2 (en) Internal voltage generation circuit of semiconductor memory device
KR100904423B1 (ko) 반도체 메모리 소자
US8362827B2 (en) Semiconductor device including transistors that exercise control to reduce standby current
US20060221749A1 (en) Internal voltage generating circuit
US9001610B2 (en) Semiconductor device generating internal voltage
US7706206B2 (en) Semiconductor integrated circuit
KR100762240B1 (ko) 전원 제어회로
KR100528789B1 (ko) 셀프 리프래쉬 모드 진입을 위한 클럭 인에이블 버퍼
JP5580179B2 (ja) 半導体装置
KR100650371B1 (ko) 전압 발생 장치
KR0172371B1 (ko) 반도체 메모리장치의 전원전압 발생회로
US6586986B2 (en) Circuit for generating internal power voltage in a semiconductor device
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
US7978536B2 (en) Semiconductor memory device and method of operating the same
US20180005675A1 (en) Input circuit and semiconductor device including the same
KR100224666B1 (ko) 반도체장치의 전원제어회로
KR100851998B1 (ko) 반도체 집적 회로의 내부 전압 발생 회로
KR100772705B1 (ko) 내부전압 생성장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee