KR20040014152A

KR20040014152A - 반도체 기억 장치 및 그 제어 방법

Info

Publication number: KR20040014152A
Application number: KR1020030018721A
Authority: KR
Inventors: 구리타유지
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2002-08-08
Filing date: 2003-03-26
Publication date: 2004-02-14
Also published as: TWI233122B; US20040027888A1; EP1388864A3; EP1388864A2; CN1246855C; CN1474412A; TW200403677A; US6781909B2; KR100864038B1

Abstract

본 발명은 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 파워다운 모드에 있어서의 소비 전류를 저감시키고, 또한 파워다운 모드에서 통상 대기 모드로의 이행시에 리프레시 동작을 정확하게 재개할 수 있는 반도체 기억 장치를 제공하는 것을 과제로 한다.

DRAM(10)은 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 파워다운 모드를 갖춘다. 파워다운 제어 회로(12)는 Nap 모드의 엔트리 신호(nape)를 생성한다. 셀프 리프레시 제어 회로(11)는 OSC 제어 회로(16), 발진 회로(17), 주기 카운터(18), 요청 발생 회로(19)를 구비하고, 발진 회로(17)의 발진 신호에 기초하여 리프레시의 주기를 제어한다. 발진 회로(17)는 파워다운 제어 회로(12)로부터 입력되는 엔트리 신호(nape)에 기초하여 발진 동작을 정지한다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR CONTROLLING SEMICONDUCTOR MEMORY DEVICE}

본 발명은 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 파워다운 모드를 갖춘 반도체 기억 장치에 관한 것이다.

최근 DRAM은 SRAM 등의 대체품으로서 휴대 전화 등의 휴대용 전자 기기에도 널리 사용되고 있다. DRAM은 대기 상태일 때에 기억 유지 동작(셀프 리프레시 동작)이 필요하여, 그 기억 유지 동작에 전력을 소비한다. 휴대용 전자 기기에서는 저소비 전력화가 필요하기 때문에, DRAM에서도 기억 유지 동작에 의한 소비 전력을 저감시킬 필요가 있다.

일반적으로, DRAM을 포함하는 시스템에 있어서, 그 대기 상태에는 데이터의 기억 유지를 위해 DRAM에서 메모리 셀의 리프레시가 정기적으로 실시되고 있다. 최근의 시스템에서는, DRAM의 데이터 유지를 필요로 하는 대기 상태에 더하여, DRAM의 데이터 유지를 필요로 하지 않는 대기 상태가 존재하는 경우가 있다. 이 시스템에서는 데이터 유지를 필요로 하지 않는 대기 상태에서 DRAM의 리프레시 동작을 행하는 것은 전류를 쓸데없이 소비하게 되는 것이다.

그 때문에, DRAM에 있어서, 데이터 유지를 필요로 하지 않는 대기 상태에서, 리프레시 동작에 필요한 회로를 정지시키거나, 내부 전원의 공급을 중단시킴으로써, 소비 전류를 저감시키는 동작 모드를 갖춘 것이 실용화되어 있다. 그와 같은 동작 모드는 파워다운 모드라 불리며, 구체적으로는 「슬리프 모드」, 「리프레시 정지 모드(Nap 모드)」 등이 있다.

도 13에는 저소비 전류를 위한 파워다운 모드를 갖춘 종래의 DRAM(60)의 개략 구성을 나타내고 있다. DRAM(60)은 셀프 리프레시 제어 회로(61), 파워다운 제어 회로(62), 내부 전원 발생 회로(63), 리프레시 제어 회로(64), 메인 회로(65) 등을 포함한다.

셀프 리프레시 제어 회로(61)는 소정의 주기를 갖는 리프레시 요구 신호(요청 신호)(req)를 생성하기 위한 회로로서, OSC 제어 회로(66)와, 발진 회로(67)와, 주기 카운터(68)와, 요청 발생 회로(69)로 구성되어 있다.

OSC 제어 회로(66)에 있어서, 전원과 그라운드 사이에 PMOS 트랜지스터(TP1) 및 저항(R1)이 직렬로 접속되어 있다. PMOS 트랜지스터(TP1)의 게이트 단자와 드레인 단자가 접속되어 있고, 이 드레인 단자로부터 발진 주파수 제어 신호(VR)가 출력된다. 이 제어 신호(VR)는 PMOS 트랜지스터(TP1) 및 저항(R1)에 흐르는 전류(정전류)(I)에 의해 설정된다. 이 전류(I)는 저소비 전류 동작의 요청으로부터 작은 전류치가 되도록 설정되는 것이 바람직하다. 예컨대, 저항(R1)의 저항치를 10 MΩ로 하고, 전류(I)가 수마이크로암페어 정도로 설정된다.

또, 발진 회로(67)는 홀수 단(도 13에서는 3단)의 인버터 회로(71, 72, 73)가 루프형으로 접속되어 있으며, 링 발진기를 구성하고 있다. 각 인버터 회로 (71∼73)의 전원 단자는 PMOS 트랜지스터(TP2, TP3, TP4)를 통해 전원에 접속되어 있다. PMOS 트랜지스터(TP2∼TP4)의 게이트 단자에는 발진 주파수 제어 신호(VR)가 입력되어, 동 제어 신호(VR)에 따른 제어 전류가 트랜지스터(TP2∼TP4)를 통해 각 인버터 회로(71∼73)에 공급된다. 이에 따라, 각 인버터 회로(71, 73)로 이루어지는 링 발진기가 동작하여 발진 신호(OSC)가 출력된다.

주기 카운터(68)는 발진 회로(67)의 발진 신호(OSC)를 받아들여, 이 발진 신호의 펄스수를 카운트함으로써 소정의 리프레시 주기를 결정한다. 요청 발생 회로(69)는 주기 카운터(68)에서 결정된 리프레시 주기마다 요청 신호(req)를 출력한다.

파워다운 제어 회로(62)는 도시하지 않는 외부 신호에 기초하여 파워다운 모드를 판정하여, 판정 결과에 따라서 Nap 모드의 엔트리 신호(nape), 슬리프 모드의 엔트리 신호(sleepe) 등을 생성하여 출력한다.

셀프 리프레시 제어 회로(61)와 리프레시 제어 회로(64) 사이에는 NOR 회로(70)가 형성되어 있고, 이 NOR 회로(70)의 한쪽의 입력 단자에는 요청 발생 회로(69)로부터의 요청 신호(req)가 입력되고, 다른 쪽의 입력 단자에는 파워다운 제어 회로(62)로부터의 Nap 모드의 엔트리 신호(nape)가 입력된다.

리프레시 제어 회로(64)는 요청 신호(req)를 검출하면, 이 요청 신호(req)를 트리거로 하여 셀프 리프레시를 위한 제어를 실시한다. 메인 회로(65)는 DRAM 코어(65a)를 갖추고, 이 DRAM 코어(65a)는 메모리 셀, 로우 디코더, 칼럼 디코더, 감지 증폭기로 이루어진다. 리프레시 제어 회로(64)의 제어에 의해, 메인 회로(65)에 있어서의 DRAM 코어(65a)의 각 워드선이 활성화되어, 워드선에 접속된 메모리 셀의 정보가 리프레시된다.

내부 전원 발생 회로(63)는 DRAM(60)을 동작시키기 위한 내부 전원을 생성하는 회로로, 파워다운 제어 회로(62)로부터 입력되는 슬리프 모드의 엔트리신호(sleepe)에 응답하여, 활성화/비활성화한다. 활성화된 내부 전원 발생 회로(63)는 DRAM 코어(65a)나 그 주변 회로에 공급하는 전원 전압이나, 기판에 공급하는 음전위나 승압 전위 등을 생성한다. 즉, 셀프 리프레시 제어 회로(61), 메인 회로(65) 및 리프레시 제어 회로(64)를 동작시키기 위한 전원 전압이 내부 전원 발생 회로(63)에서 발생된다. 또 비활성화된 내부 전원 발생 회로(63)는 전원 전압의 발생을 정지한다. 이에 따라, 메모리 셀의 리프레시 동작은 정지된다. 또, 파워다운 제어 회로(12)를 동작시키기 위한 전원 전압은 도시하지 않는 다른 내부 전원 발생 회로에서 생성된다.

여기서, Nap 모드시의 동작을 설명한다.

파워다운 제어 회로(62)로부터 H 레벨의 엔트리 신호(nape)가 출력되고 있는 기간(도 14에서 시각(tl1)∼시각(t12)의 Nap 기간)에는 NOR 회로(70)의 출력이 L 레벨로 유지되기 때문에, 리프레시 제어 회로(64)에는 요청 신호(req)가 입력되지 않게 된다. 이에 따라, 메모리 셀의 리프레시 동작이 정지되어, 소비 전류가 저감된다.

Nap 모드시에는 도 15에 도시한 바와 같이, 내부 전원 발생 회로(63)가 활성화되고 있으며, 리프레시 제어 회로(64), 메인 회로(65), 셀프 리프레시 제어 회로(61)에는 전원이 공급되고 있다. 그 상태에서 파워다운 제어 회로(62)의 엔트리 신호(nape)에 의해, 셀프 리프레시 제어 회로(61)로부터 리프레시 제어 회로(64)로의 요청 신호(req)가 차단되어, 리프레시 동작이 정지된다.

이에 대하여, 슬리프 모드시에는 도 16에 도시한 바와 같이, 파워다운 제어회로(62)로부터의 엔트리 신호(sleepe)에 의해 내부 전원 발생 회로(63)에서의 전원의 발생이 정지된다. 또한 이 때, 파워다운 제어 회로(62)는 내부 전원 발생 회로(63)와 외부 전원을 접속하는 전원 라인과, 내부 전원 발생 회로(63)로부터 각 회로(61, 64, 65)에 내부 전원을 공급하기 위한 전원 라인을 절단하고 있다.

도 17에는 각 동작 모드(통상 대기 모드, Nap 모드, 슬리프 모드)에서의 소비 전류의 내역을 나타내고 있다.

Nap 모드의 경우, 리프레시 동작을 실시하는 통상 대기 모드의 소비 전류에 대하여, 리프레시 동작에 관한 AC 전류가 저감된다. 또한, 슬리프 모드의 경우, Nap 모드의 소비 전류에 대하여, 셀프 리프레시 제어 회로(self 제어 회로)(61)에 있어서의 발진 동작을 위한 AC 전류와 내부 전원 발생 회로(63) 등에 있어서의 DC 전류가 저감된다. 즉, 슬리프 모드의 경우, 파워다운 제어 회로(PD 제어 회로)(62) 등의 회로, 즉, 모드 판정 등을 위해 동작시킬 필요가 있는 회로 이외는 전원으로부터 분리하여 동작을 정지시킴으로써 소비 전류를 보다 저감할 수 있다.

그런데, 도 18a에 도시한 바와 같이 슬리프 모드로 동작하는 기간[시각(t11)∼시각(t12)의 sleep 기간]은 내부 전원 발생 회로(63)는 비활성으로 되기 때문에 내부 전원은 접지 전압으로 될 때까지 저하된다. 그 때문에, 이 슬리프 모드로부터 통상 대기 모드(Standby 모드)로 복귀하는 경우, 내부 전원 발생 회로(63)를 활성화하여 내부 전원이 안정될 때까지 수백 μs의 복귀 시간(시각 t12∼t13)이 걸린다.

한편, 도 18b에 도시한 바와 같이, Nap 모드로 동작하는 기간 [시각(t11∼t12)의 Nap 기간]에는 내부 전원 발생 회로(63)가 활성화되고 있기 때문에, 이 Nap 모드에서 통상 대기 모드(Standby 모드)로 복귀하는 데 거의 시간이 걸리지 않는다. 따라서, Nap 모드는 데이터 보증이 필요한 동작 모드와 데이터 보증이 불필요한 동작 모드의 전환이 빈번하게 실시되는 시스템에서 사용된다.

그런데, Nap 모드에서의 동작시에는 리프레시 동작을 정지시키기 위해서, 요청 신호(req)만을 정지시키고, 셀프 리프레시 제어 회로(61)에 있어서의 발진 회로(67)나 OSC 제어 회로(66)를 동작시키도록 하고 있다. 이것은 하기의 이유에 의한 것이다.

발진 회로(67)는 내부 전원 발생 회로(63)가 활성화 상태인 경우에 항상 비동기로 발진 동작을 하기 때문에, 그 발진 동작을 도중에 멈추거나, 움직이게 하거나 하면, 소정의 발진 주기와는 다른 주기의 신호가 발생하여 리프레시 제어 회로(64) 등이 오동작할 가능성이 있다. 구체적으로는 발진 회로(67)의 후단에 설치되는 주기 카운터(68)가 소정 주기와는 다른 주기의 신호로 카운트 동작을 실시함으로써, 요청 신호(req)의 주기가 원하는 리프레시 주기에서 틀어져 버린다.

또, OSC 제어 회로(66)에의 전원 공급을 차단한 경우, OSC 제어 회로(66)에서 전류 경로를 구성하는 저항(R1)은 고저항이기 때문에, 다시 전원 공급이 시작될 때에는 발진 주파수 제어 신호(VR)가 소정치에 달할 때까지 소정 시간이 필요하다. 이 경우, 발진 주파수 제어 신호(VR)가 소정치에 달할 때까지의 과도적인 기간(불안정 기간)에는 리프레시 기간에 따른 소정 주파수와는 다른 발진 주파수로 발진 동작이 이루어져 버린다.

전술한 바와 같이, 종래의 Nap 모드에서는, 리프레시 동작을 정지시키기 위해서, 요청 신호(req)의 발생만을 정지시키고, 셀프 리프레시 제어 회로(61)에서의 OSC 제어 회로(66)나 발진 회로(67)를 동작시키고 있다. 그러나, Nap 모드에서는 리프레시 동작이 불필요하기 때문에, 셀프 리프레시 제어 회로(61)에 있어서의 OSC 제어 회로(66)나 발진 회로(67)를 동작시키는 것은 쓸데 없이 전류를 소비하게 되었다.

본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 파워다운 모드에서의 소비 전류를 저감하여, 통상 모드에서의 리프레시 동작을 정확하게 행할 수 있는 반도체 기억 장치 및 그 제어 방법을 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 청구항 1에 기재한 발명에 따르면, 반도체 장치가 파워다운 모드로 동작할 때는 파워다운 제어 회로에서 상기 파워다운 모드의 엔트리 신호가 생성되어 셀프 리프레시 제어 회로의 발진 회로에 입력된다. 이 엔트리 신호의 입력에 의해 발진 회로의 발진 동작이 정지되어, 그 발진 동작에 따른 소비 전류가 저감된다. 또 이 경우, 통상 모드에 있어서 리프레시 주기에 따른 정확한 발진 신호를 출력하는 것이 가능하기 때문에, 이 발진 신호에 기초하여 리프레시가 정확하게 이루어진다.

청구항 2에 기재한 발명에 따르면, 셀프 리프레시 제어 회로의 OSC 제어 회로는 그 전원 경로에 트랜지스터가 설치되고, 파워다운 제어 회로로부터의 엔트리 신호에 기초하여 트랜지스터가 오프되어 발진 주파수 제어 신호의 출력이 정지된다. 이에 따라, 셀프 리프레시 제어 회로에 있어서의 소비 전류를 보다 저감하는 것이 가능해진다.

청구항 3에 기재한 발명에 따르면, OSC 제어 회로에 의해 정전류 또는 정전압이 발생되어, 상기 OSC 제어 회로와 발진 회로에 의해 정전류 제어형 또는 정전압 제어형의 발진기가 구성된다.

청구항 4에 기재한 발명에 따르면, 파워다운 제어 회로에 있어서, 내부 전원을 비활성으로 하는 제1 파워다운 모드의 엔트리 신호와, 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 제2 파워다운 모드의 엔트리 신호가 생성된다. 제1 파워다운 모드의 엔트리 신호는 내부 전원 발생 회로에서의 발진기에 입력되고, 제2 파워다운 모드의 엔트리 신호는 셀프 리프레시 제어 회로에서의 발진 회로에 입력된다.

청구항 5에 기재한 발명에 따르면, OSC 제어 회로에서 발진 회로로 입력되는 발진 주파수 제어 신호의 전압 레벨이 레벨 검출 회로에 의해 검출된다. 그 검출 결과에 따라서, 발진 회로를 제어하기 위한 검출 신호가 레벨 검출 회로로부터 출력된다. 이에 따라, 레벨 검출 회로의 검출 결과에 따른 소정의 발진 주파수로 발진 동작을 하게 하는 것이 가능해진다. 따라서, OSC 제어 회로에서 생성되는 발진 주파수 제어 신호가 안정되지 못한 과도 기간에 불안정한 발진 동작이 방지된다.

청구항 6에 기재한 발명에 따르면, 주기 카운터는 리프레시의 주기를 판정하도록 발진 회로의 발진 신호를 받아들여 카운트한다. 그 주기 카운터와 발진 회로 사이에 스위치 회로가 설치된다. 스위치 회로는 레벨 검출 회로의 검출 신호에 의해 제어된다. 이 스위치의 제어에 의해, 발진 신호가 리프레시 주기에 따른 소정 발진주기와 다른 경우에 그 출력이 방지된다.

청구항 7에 기재한 발명에 따르면, 파워다운 모드에서 활성화되는 내부 전원과 OSC 제어 회로 사이에 프리셋(pre-set)부가 설치되고, 엔트리 신호의 입력에 의해 프리셋부가 도통되어 소정 전압의 제어 신호가 OSC 제어 회로에 공급된다. 이 경우, 내부 전원으로부터 공급되는 제어 신호를, OSC 제어 회로에서 생성하는 발진 주파수 제어 신호의 전압 값과 거의 같게 함으로써, 파워다운 모드에서 통상 대기 모드로 복귀할 때에, 발진 주파수 제어 신호가 소정 전압으로 안정될 때까지의 기간에, 발진 주기가 통상 상태와 크게 변화되는 것이 방지된다.

청구항 8에 기재한 발명에 따르면, 리프레시를 정기적으로 실시하는 통상 모드에서 파워다운 모드로 엔트리된다. 이 파워다운 모드에서는 내부 전원을 발생하는 내부 전원 발생 회로를 활성화시킨 상태에서, 리프레시의 주기를 제어하기 위한 셀프 리프레시 제어 회로의 발진 동작이 정지된다. 이에 따라, 메모리 셀에의 리프레시 동작이 정지된다. 그 후, 파워다운 모드에서 통상 모드로 엔트리되면, 리프레시 제어 회로의 발진 동작이 이루어져 그 회로가 활성화됨으로써 메모리 셀에의 리프레시 동작이 재개된다. 이와 같이 하면, 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 파워다운 모드로, 셀프 리프레시 제어 회로에 있어서의 발진 동작이 정지되기 때문에, 그 발진 동작에 따른 소비 전류가 저감된다. 또한 이 경우, 통상 모드에 있어서, 리프레시 주기에 따른 정확한 발진 신호를 출력하는 것이 가능하기 때문에, 이 발진 신호에 기초하여 메모리 셀의 리프레시가 정확하게실시된다.

청구항 9에 기재한 발명에 따르면, 리프레시 동작을 정지하는 단계에서는 내부 전원 발생 회로에 있어서의 발진기의 발진 동작에 의해 내부 전원이 발생(활성화)된다.

청구항 10에 기재한 발명에 따르면, 리프레시 동작을 정지하는 단계에서는 셀프 리프레시 제어 회로에서의 발진 회로의 발진 동작이 정지된다.

도 1은 제1 실시형태의 원리 설명도.

도 2는 제1 실시형태의 동작 파형도.

도 3은 제1 실시형태의 구체적 구성을 도시하는 회로도.

도 4는 제1 실시형태의 발진 회로의 동작 파형도.

도 5는 OSC 제어 회로와 발진 회로의 다른 회로도.

도 6은 주기 카운터와 요청 발생 회로의 대표적인 회로도.

도 7은 제2 실시형태의 구체적 구성을 도시하는 회로도.

도 8은 제2 실시형태의 발진 회로의 동작 파형도.

도 9는 제3 실시형태의 구체적 구성을 도시하는 회로도.

도 10은 제3 실시형태의 발진 회로의 동작 파형도.

도 11은 전압 제어형 발진 회로의 구체예를 도시하는 회로도.

도 12는 다른 예의 셀프 리프레시 제어 회로를 도시하는 회로도.

도 13은 종래의 DRAM의 개략 구성도.

도 14는 종래의 DRAM의 동작 파형도.

도 15는 Nap 모드를 설명하는 설명도.

도 16은 슬리프 모드를 설명하는 설명도.

도 17은 소비 전류의 내역을 도시하는 설명도.

도 18a 및 18b는 파워다운 모드로부터의 복귀 시간의 설명도.

<도면의 주요부분에 대한 부호의 설명>

10, 31, 41 : 반도체 기억 장치로서의 DRAM

11, 32, 42, 55 : 셀프 리프레시 제어 회로

12 : 파워다운 제어 회로

13 : 내부 전원 발생 회로

13a : 발진기

16, 34, 44 : OSC 제어 회로

17, 35, 45, 56 : 발진 회로

18 : 주기 카운터

33 : 레벨 검출 회로

43 : 프리셋부

mon : 검출 신호

nape : 제2 파워다운 모드의 엔트리 신호

sleepe : 제1 파워다운 모드의 엔트리 신호

VR : 발진 주파수 제어 신호

VR2 : 제어 신호

제1 실시형태

이하, 본 발명을 구체화한 제1 실시형태를 도면에 따라서 설명한다.

도 1은 본 실시형태의 원리 설명도이다.

반도체 기억 장치(10)는 셀프 리프레시 제어 회로(11), 파워다운 제어 회로(12), 내부 전원 발생 회로(13), 리프레시 제어 회로(14), 메인 회로(15) 등을 갖춘다. 셀프 리프레시 제어 회로(11)는 OSC 제어 회로(16)와, 발진 회로(17)와, 주기 카운터(18)와, 요청 발생 회로(19)로 구성되어 있다. 셀프 리프레시 제어 회로(11)에 있어서, OSC 제어 회로(16)에 의해 발진 회로(17)의 발진 신호(OSC)가 소정 주파수로 제어된다. 주기 카운터(18)는 그 발진 신호(OSC)를 카운트하고, 요청 발생 회로(19)는 주기 카운터(18)의 카운트 값에 기초한 소정 주기마다 리프레시의 요청 신호(req)를 출력한다.

셀프 리프레시 제어 회로(11)의 요청 신호(req)는 스위치 회로(20)를 통해 리프레시 제어 회로(14)에 입력된다. 파워다운 제어 회로(12)로부터 출력되는 Nap모드의 엔트리 신호(nape)는 스위치 회로(20)에 입력되는 동시에, 셀프 리프레시 제어 회로(11)에 있어서의 발진 회로(17)에 입력된다. 발진 회로(17)로의 엔트리 신호(nape)의 입력에 의해, 도 2에 도시한 바와 같이, 시각(t1)∼시각(t2)의 Nap 기간에 있어서, 발진 회로(17)의 발진 신호(OSC)의 출력이 정지되어, 소비 전류의 저감이 도모된다. 또, 이 Nap 기간에는 스위치 회로(20)가 오프되어 요청 신호(req)의 출력도 정지되어, 메모리 셀의 리프레시 동작이 정지된다.

도 3은 본 실시형태의 구체적 구성을 도시하는 회로도이다.

본 실시형태의 반도체 기억 장치(DRAM)(10)에 있어서, 파워다운 제어 회로(12), 내부 전원 발생 회로(13), 리프레시 제어 회로(14), 메인 회로(15), OSC 제어 회로(16), 주기 카운터(18), 요청 발생 회로(19)는 도 13에 도시하는 종래의 각 회로(62∼69)와 동일 구성이다. 즉, DRAM(10)은 셀프 리프레시 제어 회로(11)에 있어서의 발진 회로(17)가 종래의 구성과 다르며, 이하에는 그 상이한 점을 중심으로 설명한다.

발진 회로(17)는 인버터 회로(21, 22, 23)와 NOR 회로(25, 26)를 구비한다. 발진 회로(17)에서, 2개의 인버터 회로(22, 23)와 하나의 NOR 회로(25)가 루프형으로 접속되어 있다. 즉, 2개의 인버터 회로(22, 23)와 하나의 NOR 회로(25)가 직렬로 접속되어 있고, NOR 회로(25)의 출력이 인버터 회로(21)의 입력에 접속되어 있다. 파워다운 제어 회로(12)는 인버터 회로(23)를 통해 NOR 회로(26)의 한쪽의 입력에 접속되고, 이 NOR 회로(26)의 다른 쪽의 입력과 인버터 회로(21)의 입력이 접속되어 있다. 또한, NOR 회로(26)의 출력은 이 NOR 회로(25)의 한쪽의 입력에 접속되고, 이 NOR 회로(25)의 다른 쪽의 입력에는 인버터 회로(22)가 접속되어 있다.

인버터 회로(21, 22) 및 NOR 회로(25)의 전원 단자는 PMOS 트랜지스터(TP2, TP3, TP4)를 통해 전원에 접속되어 있다. PMOS 트랜지스터(TP2∼TP4)의 게이트 단자에는 OSC 제어 회로(16)로부터의 발진 주파수 제어 신호(VR)가 입력되어, 제어 신호(VR)에 따른 제어 전류가 각 트랜지스터(TP2∼TP4)를 통해 인버터 회로(21, 22) 및 NOR 회로(25)에 공급된다.

도 4는 발진 회로(17)의 동작 파형도이다. 도 4에 있어서, 파워다운 제어 회로(12)로부터 입력되는 엔트리 신호(nape), 인버터 회로(23)의 출력 신호(napx), 발진 신호(OSC), 인버터 회로(22)의 출력 신호(OSCX) 및 NOR 회로(26)의 출력 신호(en)의 각 신호가 나타내어져 있다.

즉, 통상 대기시(Standby일 때)에는 엔트리 신호(nape)는 L 레벨이며, 인버터 회로(23)의 출력 신호(napx)는 H 레벨로 된다. 이 경우, NOR 회로(26)의 출력 신호(en)는 L 레벨로 되기 때문에, NOR 회로(25)는 논리 반전 회로로서 기능하며, 인버터 회로(21, 22) 및 NOR 회로(25)가 링 발진기로서 동작한다. 이에 따라, 발진 회로(17)는 발진 신호(OSC)를 출력한다. 발진 신호(OSC)의 주기는 OSC 제어 회로로부터의 발진 주파수 제어 신호(VR)에 의해 결정된다. 구체적으로, 링 발진기를 구성하는 각 회로(21, 22, 25)에는 발진 주파수 제어 신호(VR)에 따른 제어 전류가 각 트랜지스터(TP2∼TP4)를 통해 공급되고 있다. 링 발진기에 있어서, 각 단의 입력 용량의 충방전 시간에 기초한 전파 지연 시간은 그 제어 전류에 의해 결정되기 때문에, 그 전파 지연 시간을 링 발진기의 일주(一周)에 대해 가산한 시간이 발진신호(OSC)의 주기가 된다.

Nap 모드로 엔트리하는 시각(t1)에 있어서, 파워다운 제어 회로(12)로부터 H 레벨의 엔트리 신호(nape)가 입력되면, 인버터 회로(23)의 출력 신호(napx)는 L 레벨로 된다. 또 이 때, H 레벨의 엔트리 신호(nape)가 NOR 회로(20)에 입력되기 때문에, 동 NOR 회로(20)로부터 리프레시 제어 회로(14)로의 요청 신호(req)의 출력이 정지된다. 또, 인버터 회로(23)의 출력 신호(napx)가 L 레벨로 된 후, 발진 신호(OSC)가 L 레벨로 되면, NOR 회로(26)의 출력 신호(en)가 H 레벨로 되어, 발진 회로(17)에 있어서의 발진 동작이 정지된다. 여기서, 출력 신호(napx)가 어떤 위치에서 L 레벨로 되었다고 해도, 발진 신호(OSC)는 링 발진기의 동작에 의해 소정 시간(TH1)이 경과할 때까지는 H 레벨로 유지되고, 그 시간(TH1)의 경과후에 발진 신호(OSC)가 L 레벨로 되지 않으면, 출력 신호(en)가 H 레벨로 되는 일은 없다. 따라서, 통상 대기 모드에서 Nap 모드로 이행하여 발진 회로(17)가 발진 동작을 그만둘 때에, 이상한 폭의 발진 신호(OSC)를 출력하는 일이 없다.

또, Nap 모드를 종료시키는 시각(t2)에 있어서, L 레벨의 엔트리 신호(nape)가 입력되면, 인버터 회로(23)의 출력 신호(napx)는 H 레벨로 되고, NOR 회로(26)의 출력 신호(en)는 L 레벨로 된다. 즉, 출력 신호(en)는 엔트리 신호(nape)에 동기하여 L 레벨로 되고, 발진 신호(OSC)는 H 레벨이 된다. 이 경우에도 발진 신호(OSC)는 소정 시간(TH1)에 있어서 H 레벨을 유지한다. 즉, Nap 모드에서 통상의 대기 모드로 복귀하는 경우에도 발진 회로(17)는 이상한 폭의 발진 신호(OSC)를 출력하는 일이 없다.

이상의 구성에 의해, Nap 모드일 때에 셀프 리프레시 제어 회로(11)에 있어서의 발진 회로(17)의 발진 동작이 정확하게 정지된다. 또, 통상 대기 모드에 있어서도 발진 회로(17)의 발진 신호(OSC)에 기초하여 주기 카운터(18)에 있어서의 카운트 동작이 정확히 실시되어, 원하는 리프레시 주기마다 요청 신호(req)가 요청 발생 회로(19)로부터 출력된다. 그리고, 그 요청 신호(req)를 트리거로 하여 리프레시 제어 회로(14)에 있어서 셀프 리프레시를 위한 제어가 실시된다. 이에 따라, 메인 회로(15)의 DRAM 코어(15a)에 있어서의 메모리 셀이 리프레시된다.

한편, OSC 제어 회로(16)와 발진 회로(17)는 도 5에 도시하는 회로에도 적용할 수 있다. 또, 도 6에는 주기 카운터(18)와 요청 발생 회로(19)의 대표적인 회로를 나타낸다.

이들 OSC 제어 회로(16)와 발진 회로(17)와 주기 카운터(18)와 요청 발생 회로(19)는 도 5 및 도 6에 도시한 바와 같이, 카운터부(11a)와, 발진기부(11b)와, 발진기 전류 제한 회로(11c)로 이루어진다. 카운터부(11a)는 발진 신호(오실레이트 신호)(OSC)에 응답하여 일정 시간마다 요청 신호(리프레시 펄스)(req)를 발생한다. 발진기부(11b)는 카운터부(11a)에 발진 신호(OSC)를 공급한다. 발진기 전류 제한 회로(11c)는 발진기부(11b)의 발진 회로(17a)에 공급하는 구동 전류를 제어한다. 카운터부(11a)에서의 카운터(카운터 회로)(18)는 표준적인 카운터로서 비동기식의 카운터를 예시하고 있다.

발진기부(11b)의 발진 회로(17a)의 출력 신호는 2단의 인버터 회로를 통함으로써 파형 정형, 구동 능력의 조정 등을 실시한 뒤에, 발진 신호(OSC)로서 카운터회로(18)에 입력된다. 카운터 회로(18)는 그 발진 신호(OSC)를 카운트한다. 카운터 회로(18)가 발진 신호(OSC)를 2(N-1)회 카운트하면, 카운터 회로(18)의 출력 신호(Qn)가 요청 발생 회로(펄스 발생 회로)(19)에 입력된다. 이 출력 신호(Qn)는 NAND 회로(19b)의 한쪽의 입력 단자에 직접 입력되는 동시에, 홀수단의 인버터 열 등으로 이루어지는 지연 소자(19a)를 통해, 반전 입력된 신호로서 NAND 회로(19b)의 다른 쪽의 입력 단자에 입력된다. 그리고, 카운터 회로(18)가 소정의 카운트를 완료하여 하이 레벨의 출력 신호(Qn)를 출력하면, NAND 회로(19b)는 지연 소자 (19a)의 지연 시간에 따른 마이너스의 펄스를 출력한다. 이 펄스는 인버터 회로 (19c)에서 반전되어 플러스의 리프레시 펄스(req)로서 출력된다.

또, 도 6에 도시하는 구체예에서는, 표준적인 카운터로서 비동기식의 카운터 회로(18)로 구성했지만, 같은 기능을 발휘하는 회로라면, 동기식의 카운터 회로 등의 다른 카운터 회로나, 아날로그적인 타이머도 사용할 수 있음은 물론이다. 또, 펄스 발생 회로(19)도 NAND 회로(19b) 대신에 NOR 회로를 사용하면, 본 구체예와는 반대의 신호 천이를 포착하여 펄스를 생성할 수 있음은 물론이고, 회로의 조합을 적절히 선택하면 여러 가지 구성의 형태를 생각할 수 있다.

발진기부(11b)의 발진 회로(17a)는 인버터 회로(2(n))(n≤N:홀수)를 소정의 홀수 단수만큼 접속한다. 인버터 기능을 갖고 도 3의 NOR 회로(25)와 동일한 구성을 갖는 NOR 회로가 최종단 인버터 2(N)로서 이용된다. 이 최종의 인버터 회로 2(N)의 출력 단자는 제1 인버터 회로 2(1)의 입력 단자에 접속된다. 이 인버터 (NOR) 회로 2(N)의 제1 입력 단자는 인버터 2(n-1)의 출력 단자에 접속되고, 제2입력 단자에는 NOR 회로(26)의 출력 신호가 제공된다. 또한, 각 구성 인버터 (2(n))의 전원 단자에는 PMOS 트랜지스터(TP1n)(n≤N:홀수)의 드레인이 접속되어, 이 트랜지스터의 소스가 전원 전압(VDD)에 접속된다. 또한, 각 구성 인버터(2(n))의 접지 단자에는 NMOS 트랜지스터(TN1n)(n≤N:홀수)의 드레인이 접속되고, 이 트랜지스터의 소스가 접지 전위에 접속된다.

각 PMOS 트랜지스터(TP1n)의 게이트는 노드(VP)로서 공통으로 접속되고, 발진기 전류 제한 회로(11c)의 PMOS 트랜지스터(T14)의 드레인에 접속되는 동시에 게이트에도 접속되고 있고, PMOS 트랜지스터(T14)의 소스가 전원 전압(VDD)에 접속되고 있다. 이들 PMOS 트랜지스터는 전류 미러 회로를 구성하고 있다. 마찬가지로, 각 NMOS 트랜지스터(TN1n)의 게이트는 노드(VN)로서 공통으로 접속되고, 발진기 전류 제한 회로(11c)의 NMOS 트랜지스터(T15)의 드레인에 접속되는 동시에 게이트에도 접속되고 있고, NMOS 트랜지스터(T15)의 소스가 접지 전위에 접속되고 있다. 이들 NMOS 트랜지스터는 전류 미러 회로를 구성하고 있다.

또, 각 PMOS 트랜지스터(TP1n)의 공통 게이트 노드(VP)는 발진기 전류 제한 회로(11c)에 있어서 저항(R12)에 접속되고, 저항(R12)의 타단은 저항(R13)에 접속되는 동시에, NMOS 트랜지스터(T15)의 드레인에 접속되고 있다. 그리고, 저항(R13)의 타단과 NMOS 트랜지스터(T15)의 드레인은 모두 발진기부(11b)의 각 NMOS 트랜지스터(TN1n)의 공통 게이트 노드(VN)에 접속되고 있다.

이상 설명한 바와 같이, 상기 실시형태에 따르면, 하기의 효과를 발휘한다.

(1) 파워다운 제어 회로(12)에 있어서 Nap 모드의 엔트리 신호(nape)가 생성되어 셀프 리프레시 제어 회로(11)의 발진 회로(17)에 입력된다. 이 엔트리 신호(nape)의 입력에 의해, 발진 회로(17)에 있어서의 발진 동작이 정지되어, 이 발진 회로(17)의 발진 동작에 따른 소비 전류를 저감시킬 수 있다.

(2) 통상 대기 모드에서 Nap 모드로의 엔트리시 및 Nap 모드에서 통상 대기 모드로의 복귀시에도 이상한 신호폭의 발진 신호(OSC)가 출력되는 것이 방지되기 때문에, 리프레시 동작을 정확하게 실시할 수 있다.

제2 실시형태

다음에, 본 발명에 있어서의 제2 실시형태를 도 7 및 도 8을 이용하여 설명한다. 본 실시형태의 DRAM(31)에 있어서, 셀프 리프레시 제어 회로(32) 이외의 구성은 상기 제1 실시형태와 같은 식이며, 이하에는 제1 실시형태와 상이한 점을 중심으로 설명한다.

도 7에 도시한 바와 같이, 본 실시형태의 셀프 리프레시 제어 회로(32)에는 레벨 검출 회로(33)가 추가되어 있다. 또, 셀프 리프레시 제어 회로(32)에 있어서의 OSC 제어 회로(34) 및 발진 회로(35)의 구성이 상기 제1 실시형태와 다르다.

자세히는, OSC 제어 회로(34)에 있어서, 전원, 그라운드 사이에 PMOS 트랜지스터(TP5), PMOS 트랜지스터(TP1) 및 저항(R1)이 직렬로 접속되어 있다. PMOS 트랜지스터(TP5)의 게이트 단자는 파워다운 제어 회로(12)에 접속되고, 이 게이트 단자에는 엔트리 신호(nape)가 입력된다. 또, PMOS 트랜지스터(TP1)의 게이트 단자와 드레인 단자가 접속되어 있고, 이 드레인 단자로부터 발진 주파수 제어 신호(VR)가 출력된다.

레벨 검출 회로(33)는 인버터 회로(36, 37), PMOS 트랜지스터(TP6) 및 NMOS 트랜지스터(TN1)를 갖추고, 발진 주파수 제어 신호(VR)가 소정 전압에 달한 것을 검출하여 검출 신호(mon)를 활성화한다.

자세히는, 레벨 검출 회로(33)에 있어서, 전원과 그라운드 사이에 PMOS 트랜지스터(TP6)와 NMOS 트랜지스터(TN1)가 직렬로 접속되어 있고, NMOS 트랜지스터(TN1)의 게이트 단자에, 발진 주파수 제어 신호(VR)가 입력된다. 또, PMOS 트랜지스터(TP6)의 게이트 단자는 그라운드에 접지되어 있다. PMOS 트랜지스터(TP6)와 NMOS 트랜지스터(TN1)에 의해 논리 반전 회로가 구성되고, PMOS 트랜지스터(TP6)와 NMOS 트랜지스터(TN1)의 접속부가 논리 반전 회로의 출력 단자로 된다. 그 출력 단자에는 직렬 접속된 2개의 인버터 회로(36, 37)가 접속되어, 이들 인버터 회로(36, 37)를 통해 검출 신호(mon)가 발진 회로(35)에 출력된다.

PMOS 트랜지스터(TP6)와 NMOS 트랜지스터(TN1)로 이루어지는 논리 반전 회로의 임계치 전압은 PMOS 트랜지스터(TP6)의 컨덕턴스와 NMOS 트랜지스터(TN1)의 컨덕턴스의 밸런스에 의해 설정된다. 구체적으로는, 발진 회로(35)가 소정 주파수로 발진 동작을 하기 위한 발진 주파수 제어 신호(VR)의 전압 값에 대하여 논리 반전하도록 임계치 전압이 설정되어 있다. 즉, OSC 제어 회로(34)의 기동시에는 발진 주파수 제어 신호(VR)는 접지 전압으로부터 소정 주파수를 따른 소정 전압으로 상승해 나가기 때문에, 그 소정 전압에 이를 때까지의 일정한 전압 값이 임계치 전압으로서 설정되고 있다. 이에 따라, 발진 주파수 제어 신호(VR)의 전압 값에 대하여 확실하게 논리 반전시켜 검출 신호(mon)를 활성화시킬 수 있다. 또한, PMOS 트랜지스터(TP6)와 NMOS 트랜지스터(TN1)로 이루어지는 논리 반전 회로의 출력은 2단의 인버터 회로(36, 37)에 의해 파형 정형, 구동 능력의 확보 및 논리의 정합 등을 행한 뒤에 검출 신호(mon)로서 발진 회로(35)에 출력된다.

발진 회로(35)는 인버터 회로(21, 22)와 NOR 회로(25)와 PMOS 트랜지스터 (TP2∼TP4, TP7)와 NMOS 트랜지스터(TN2)를 구비한다. 발진 회로(35)에 있어서, 2개의 인버터 회로(21, 22)와 하나의 NOR 회로(25)가 루프형으로 접속되어 있다. 인버터 회로(21, 22) 및 NOR 회로(25)의 전원 단자는 PMOS 트랜지스터 (TP2∼TP4)를 통해 전원에 접속되어 있다. PMOS 트랜지스터(TP2∼TP4)의 게이트 단자에는 발진 주파수 제어 신호(VR)가 입력되고, 이 제어 신호(VR)에 따른 제어 전류가 트랜지스터(TP2∼TP4)를 통해 각 회로(21, 22, 25)에 공급된다.

또, 파워다운 제어 회로(12)는 NOR 회로(25)에 직접 접속되어 있다. NOR 회로(25)에 엔트리 신호(nape)가 입력되고, 이 신호(nape)에 의해 발진 회로(35)에서의 발진 동작이 제어된다. 즉, 상기 제1 실시형태에서는 NOR 회로(26)의 출력 신호(en)가 발진 동작을 제어하는 제어 신호로 되는 데 대하여, 본 실시형태에서는 엔트리 신호(nape)가 발진 동작을 제어하는 제어 신호로 되고 있다. 구체적으로는, Nap 모드시에 엔트리 신호(nape)가 H 레벨로 되면, NOR 회로(25)의 출력은 L 레벨로 되기 때문에, 발진 회로(35)에 있어서의 발진 동작이 정지된다. 한편, 엔트리 신호(nape)가 L 레벨로 되는 발진 허가 상태에서는 NOR 회로(25)는 논리 반전 회로로서 기능하여 링 발진기가 구성되어, 발진 회로(35)에 의해 발진 동작이 이루어진다.

NOR 회로(25)는 PMOS 트랜지스터(TP7)를 통해 주기 카운터(18)에 접속되어 있다. 또, 트랜지스터(TP7)와 주기 카운터(18) 사이는 NMOS 트랜지스터(TN2)를 통해 그라운드에 접속되어 있다. PMOS 트랜지스터(TP7) 및 NMOS 트랜지스터(TN2)의 각 게이트 단자는 레벨 검출 회로(33)에 접속되고, 각 게이트 단자에는 레벨 검출 회로(33)의 검출 신호(mon)가 입력된다. 검출 신호(mon)가 L 레벨인 경우, PMOS 트랜지스터(TP7)가 온으로 되고, NMOS 트랜지스터(TN2)가 오프로 되기 때문에, NOR 회로(25)의 출력이 PMOS 트랜지스터(TP7)를 통해 발진 신호(OSC)로서 주기 카운터(18)에 출력된다. 검출 신호(mon)가 H 레벨인 경우, PMOS 트랜지스터(TP7)가 오프로 되고, NMOS 트랜지스터(TN2)가 온으로 되기 때문에, 발진 신호(OSC)는 주기 카운터(18)에 출력되지 않는다. 결국, 본 실시형태에 있어서, 발진 회로(35)의 출력단에 설치되는 PMOS 트랜지스터(TP7)는 발진 신호(OSC)의 출력을 허가 및 금지하기 위한 스위치 회로로서 기능한다.

도 8은 발진 회로(35)의 동작 파형도이다. 도 8에 있어서, 엔트리 신호 (nape), NOR 회로(25)의 출력 신호(n1), 발진 신호(OSC), 발진 주파수 제어 신호(VR), 검출 신호(mon)의 각 신호가 나타내어져 있다.

즉, 시각(t1) 이전의 통상 대기시(Standby일 때)에는 OSC 제어 회로(34)는 L 레벨의 엔트리 신호(nape)에 의해 PMOS 트랜지스터(TP5)가 온으로 되어 전원이 공급되기 때문에, 소정 전압의 발진 주파수 제어 신호(VR)를 출력하고 있다. 이 때, 레벨 검출 회로(33)의 검출 신호(mon)는 L 레벨로 되기 때문에 PMOS 트랜지스터 (TP7)는 온으로 된다. 또, NOR 회로(25)는 L 레벨의 엔트리 신호(nape)가 입력됨으로써 논리 반전 회로로서 기능한다. 따라서, 인버터 회로(21, 22) 및 NOR 회로(25)가 링 발진기로서 동작하기 때문에, NOR 회로(25)의 출력 신호(n1)가 PMOS 트랜지스터(TP7)를 통해 발진 신호(OSC)로서 출력된다.

Nap 모드에 엔트리하는 시각(t1)에 있어서, 파워다운 제어 회로(12)로부터 H 레벨의 엔트리 신호(nape)가 입력되면, NOR 회로(25)의 출력 신호(n1)는 L 레벨이 되어, 발진 회로(35)의 발진 동작이 정지된다. 또, OSC 제어 회로(34)에 있어서의 PMOS 트랜지스터(TP5)가 오프로 됨으로써 전원 공급이 차단되어, OSC 제어 회로(34)가 정지된다. 따라서, 발진 주파수 제어 신호(VR)의 전압 값이 서서히 저하되어 접지 전압(Vss)으로 된다. 또, 발진 주파수 제어 신호(VR)의 전압 값 저하에 따라, 검출 신호(mon)는 H 레벨이 된다. 이에 따라, PMOS 트랜지스터(TP7)가 오프로 되고, NMOS 트랜지스터(TN2)가 온으로 된다.

그 후, Nap 모드를 종료시키는 시각(t2)에 있어서, 파워다운 제어 회로(12)로부터 L 레벨의 엔트리 신호(nape)가 입력되면, 인버터 회로(21, 22) 및 NOR 회로(25)로 이루어지는 링 발진기는 발진 동작을 재개한다. 또한 이 때, OSC 제어 회로(34)에 있어서, PMOS 트랜지스터(TP5)가 온으로 되어 전원이 공급되기 때문에, 발진 주파수 제어 신호(VR)의 전압 값이 서서히 상승해 나간다. 시각(t2) 직후[도 8의 기간(X1)]에는 발진 주파수 제어 신호(VR)가 소정 전압보다도 낮기 때문에, NOR 회로의 출력 신호(n1)의 발진 주파수는 리프레시 주기에 따른 통상의 발진 주파수보다도 빨라지고 있다.

레벨 검출 회로(33)는 발진 주파수 제어 신호(VR)가 소정 전압(발진 주파수가 정상으로 되는 전압 값)으로 될 때까지 H 레벨의 검출 신호를 출력한다. 이에 따라, 발진 주파수 제어 신호(VR)의 전압 값이 상승하고 있는 과도 기간(X1)에는 발진 신호(OSC)의 출력이 금지된다.

이상 기술한 바와 같이, 상기 실시형태에 따르면, 하기의 효과를 발휘한다.

(1) 엔트리 신호(nape)에 의해 발진 회로(35)의 발진 동작이 정지된다. 또한, OSC 제어 회로(34)의 전원 경로에 PMOS 트랜지스터(TP5)가 설치되고, 엔트리 신호(nape)에 의해 상기 트랜지스터(TP5)가 오프로 되어 발진 주파수 제어 신호(VR)의 출력이 정지된다. 이와 같이 하면, 셀프 리프레시 제어 회로(32)의 소비 전류를 보다 저감시킬 수 있다.

(2) 레벨 검출 회로(33)의 검출 결과인 검출 신호(mon)에 의해, 발진 주파수 제어 신호(VR)에 의해 설정되는 원하는 주파수로 발진 동작을 할 수 있다. 구체적으로는 OSC 제어 회로(34)의 활성화후, 발진 주파수 제어 신호(VR)의 전압 값이 안정되지 못한 과도 기간(X1)에 있어서, 불안정한 발진 동작을 방지할 수 있다.

(3) 발진 회로(35)에 있어서, 주기 카운터(18)와의 사이에 스위치 회로로서 PMOS 트랜지스터(TP7)가 설치되고, 레벨 검출 회로(33)의 검출 신호(mon)에 의해 PMOS 트랜지스터(TP7)가 제어된다. 이 경우, 과도 기간(X1)에 있어서, 리프레시 주기에 따른 소정의 발진 주기와 다른 발진 신호(OSC)의 출력을 확실하게 방지할 수 있다.

제3 실시형태

다음에, 본 발명에 있어서의 제3 실시형태를 도 9 및 도 10을 이용하여 설명한다. 이하에는 제1 실시형태와 상이한 점을 중심으로 설명한다.

도 9에 도시한 바와 같이, 본 실시형태의 DRAM(41)의 셀프 리프레시 제어 회로(42)에는 프리셋부(43)가 추가되어 있다. 또, 셀프 리프레시 제어 회로(42)에 있어서의 OSC 제어 회로(44) 및 발진 회로(45)의 구성이 상기 제1 실시형태와 다르다.

자세히는, OSC 제어 회로(44)에 있어서, 전원과 그라운드 사이에 PMOS 트랜지스터(TP5), PMOS 트랜지스터(TP1), 저항(R1) 및 NMOS 트랜지스터(TN3)가 직렬로 접속되어 있다. PMOS 트랜지스터(TP5)의 게이트 단자는 파워다운 제어 회로(12)에 접속되고, 이 게이트 단자에는 엔트리 신호(nape)가 입력된다. 또한, 파워다운 제어 회로(12)와 NMOS 트랜지스터(TN3)의 게이트 단자는 인버터 회로(46)를 통해 접속되고, 동 게이트 단자에는 엔트리 신호(nape)에 대하여 논리 반전된 신호가 입력된다.

발진 회로(45)에 있어서, 2개의 인버터 회로(21, 22)와 하나의 NOR 회로(25)가 루프형으로 접속되어 있다. 인버터 회로(21, 22) 및 NOR 회로(25)의 전원 단자는 PMOS 트랜지스터(TP2∼TP4)를 통해 전원에 접속되어 있다. PMOS 트랜지스터(TP2∼TP4)의 게이트 단자에는 발진 주파수 제어 신호(VR)가 입력되어, 이 제어 신호(VR)에 따른 제어 전류가 트랜지스터(TP2∼TP4)를 통해 각 회로(21, 22, 25)에 공급된다.

또, 파워다운 제어 회로(12)는 NOR 회로(25)에 접속되어 있다. NOR 회로에는 엔트리 신호(nape)가 입력되어, 이 신호(nape)에 의해 발진 회로(45)에 있어서의발진 동작이 제어된다. 구체적으로는, Nap 모드시에 엔트리 신호(nape)가 H 레벨로 되면, NOR 회로(25)의 출력은 L 레벨로 되기 때문에, 발진 회로(45)에 있어서의 발진 동작이 정지된다. 한편, 엔트리 신호(nape)가 L 레벨로 되는 발진 허가 상태에서는, NOR 회로(25)는 논리 반전 회로로서 기능하여 링 발진기가 구성되기 때문에, 발진 회로(45)에 의해 발진 동작이 이루어진다.

프리셋부(43)는 PMOS 트랜지스터와 NMOS 트랜지스터의 소스 단자 사이 및 드레인 단자 사이를 각각 접속하여 이루어지는 트랜스퍼 게이트(48)와, NMOS 트랜지스터의 게이트 단자와 PMOS 트랜지스터의 게이트 단자 사이에 설치되는 인버터 회로(49)를 포함한다. 트랜스퍼 게이트(48)의 NMOS 트랜지스터의 게이트 단자에는 파워다운 제어 회로(12)로부터의 엔트리 신호(nape)가 직접 입력되고, PMOS 트랜지스터의 게이트 단자에는 인버터 회로(49)를 통해 논리 반전되어 입력된다. 따라서, 트랜스퍼 게이트(48)는 H 레벨의 엔트리 신호(nape)에 응답하여 온으로 되고, L 레벨의 엔트리 신호(nape)에 응답하여 오프로 된다.

프리셋부(43)는 내부 전원 발생 회로(13)에 접속되어, 제어 신호(VR)를 전달하기 위해서 OSC 제어 회로(44)와 발진 회로를 연결하는 제어선에 접속되어 있다. 트랜스퍼 게이트(48)가 온으로 되어 있는 동안, 내부 전원 발생 회로(13)에서 생성된 제어 신호(VR2)가 OSC 제어 회로(44)의 출력에 전달된다. 한편, 트랜스퍼 게이트(48)가 오프로 되면 제어 신호(VR2)의 전달이 차단된다.

내부 전원 발생 회로(13)는 발진기(13a)와, 전압 생성 회로(13b)를 구비한다. 전압 생성 회로(13b)는 발진기(13a)의 발진 신호에 기초하여 마이너스 전위나승압 전위 등의 전원 전압을 생성한다. 발진기(13a)는 예컨대 전류 제어형 발진기이며, 제어 신호(VR2)를 출력하는 OSC 제어 회로와 이 제어 신호(VR2)에 따른 발진 신호를 출력하는 발진 회로로 구성되어 있다.

발진기(13a)는 Nap 모드시에 있어서도 활성화되고 있으며, 제어 신호(VR2)를 생성하여, 제어 신호(VR2)에 따른 발진 신호를 전압 생성 회로(13b)에 출력한다. 발진기(13a)에서 생성되는 제어 신호(VR2)가 셀프 리프레시 제어 회로(42)에 입력되고 있으며, 이 셀프 리프레시 제어 회로(42)에 있어서 프리셋부(43)를 통해 발진 회로(45)에 공급된다. 또, 제어 신호(VR2)는 셀프 리프레시 제어 회로(42)의 OSC 제어 회로(44)에서 생성되는 발진 주파수 제어 신호(VR)와 거의 같은 전압 값이다.

한편, 내부 전원 발생 회로(13)는 Nap 모드시에 있어서도 활성화되고 있는, 예컨대 메인 회로(15)나 코어(15a) 내의 각종 이퀄라이즈 전압을 공급하는 전압 생성 회로(13b)라도 좋다. 구체적으로는, 비트선의 이퀄라이즈 전압이나 데이터 버스의 이퀄라이즈 전압이나, 정보 1/0을 차동 증폭기 등으로 판정하는 판정 기준 전위 등이 있다. 또, 코어(15a)에 저전압을 공급하는 전압 생성 회로(13b)라도 좋다. 구체적으로는 메모리 셀 플레이트의 전압 등이 있다.

DRAM(41)의 슬리프 모드시에 있어서, 파워다운 제어 회로로부터 H 레벨의 엔트리 신호(sleepe)가 내부 전원 발생 회로(13)에 입력되면, 내부 전원 발생 회로(13)는 비활성으로 된다. 즉, 엔트리 신호(sleepe)가 스위치(250, 252)에 제공되는 경우에, 그 스위치 회로(250, 252)는 턴오프된다. 이것에 의해 발진기(13a)나 전압 생성 회로(13b) 등에 입력되는 전원 라인이 절단됨으로써 각 전원 전압의 발생이 정지된다.

도 10은 발진 회로(45)의 동작 파형도이다. 도 10에 있어서, 엔트리 신호(nape), 발진 신호(OSC), 발진 주파수 제어 신호(VR)의 각 신호가 나타내어져 있다.

즉, 시각(t1) 이전의 통상 대기시(Standby일 때)에는 OSC 제어 회로(34)는 L 레벨의 엔트리 신호(nape)에 의해, PMOS 트랜지스터(TP5) 및 NMOS 트랜지스터(TN3)가 온으로 되어 전원이 공급되기 때문에, 소정 전압의 발진 주파수 제어 신호(VR)를 출력하고 있다. 발진 회로(45)는 발진 주파수 제어 신호(VR)에 따라서 발진 동작을 하여 소정 주파수의 발진 신호(OSC)를 출력한다. 또 이 때, L 레벨의 엔트리 신호(nape)에 의해 프리셋부(43)의 트랜스퍼 게이트(48)는 오프로 되고 있으며, 내부 전원 발생 회로(13)로부터의 제어 신호(VR2)는 프리셋부(43)에서 차단된다.

Nap 모드에 엔트리하는 시각(t1)에 있어서, 파워다운 제어 회로(12)로부터 H 레벨의 엔트리 신호(nape)가 출력되면, NOR 회로(25)의 출력은 L 레벨로 되어, 발진 회로(45)의 발진 동작이 정지된다. 또, OSC 제어 회로(44)에 있어서, 전원 경로에 설치된 PMOS 트랜지스터(TP5)와 NMOS 트랜지스터(TN3)가 오프로 됨으로써 전원 공급이 차단되어, 발진 주파수 제어 신호(VR)의 출력은 정지된다. 이 때, HL 레벨의 엔트리 신호(nape)에 의해 프리셋부(43)의 트랜스퍼 게이트(48)가 온으로 되기 때문에, 내부 전원 발생 회로(13)의 제어 신호(VR2)가 OSC 제어 회로(44)의 출력에 공급된다. 따라서, 엔트리 신호(nape)가 H 레벨인 Nap 기간에 있어서, 발진 회로(45)에 입력되는 발진 주파수 제어 신호(VR)는 제어 신호(VR2)의 전압 값로 유지되게 된다.

Nap 모드를 종료시키는 시각(t2)에 있어서, 파워다운 제어 회로(12)로부터 L 레벨의 엔트리 신호(nape)가 출력되면, 내부 전원 발생 회로(13)로부터의 제어 신호(VR2)는 트랜스퍼 게이트(48)에서 차단되어, 다시 OSC 제어 회로(44)가 활성화되어 소정 전압의 발진 주파수 제어 신호(VR)가 생성된다. 또한 이 때, 발진 회로(45)는 L 레벨의 엔트리 신호(nape)에 의해 NOR 회로(25)가 논리 반전 회로로서 기능하여 발진 동작을 재개한다. 여기서, OSC 제어 회로(44)에서 생성되는 발진 주파수 제어 신호(VR)와 내부 전원 발생 회로(13)에서 생성되는 제어 신호(VR2)는 거의 같은 전압 레벨이기 때문에, 시각(t2) 직후에 발진 주파수 제어 신호(VR)가 소정 전압으로 안정될 때까지의 기간에는 발진 주기가 통상 상태와 크게 변화되는 것이 방지된다. 즉, 발진 신호(OSC)에 있어서, 시각(t2) 직후의 신호폭(TH2)은 통상 동작시의 신호폭(TH1)과 거의 같아진다.

(1) 엔트리 신호(nape)에 의해, 발진 회로(45)의 발진 동작이 정지되어, OSC 제어 회로(44)에서의 발진 주파수 제어 신호(VR)의 출력이 정지되기 때문에, 셀프 리프레시 제어 회로(42)의 소비 전류를 보다 저감할 수 있다.

(2) 엔트리 신호(nape)의 입력에 의해 프리셋부(43)가 도통됨으로써, 내부 전원 발생 회로(13)에서 생성되는 소정 전압의 제어 신호(VR2)가 OSC 제어 회로(44)의 출력에 공급된다. 이 제어 신호(VR2)를, 셀프 리프레시 제어 회로(42)의 발진 주파수 제어 신호(VR)의 전압 값과 거의 같게 함으로써, 통상 대기 모드로의 복귀후, 발진 주파수 제어 신호(VR)가 소정 전압으로 안정될 때까지의 기간에 있어서, 발진 주기가 통상 상태와 크게 변화되는 것을 방지할 수 있다.

상기 실시형태는 다음에 도시한 바와 같이 변경할 수도 있다.

·상기 제1∼제3 실시형태에서는, OSC 제어 회로(16, 34, 44)와 발진 회로(17, 35, 45)를 구비하여, OSC 제어 회로(16, 34, 44)에 의해 발진 회로(17, 35, 45)의 구동 전류를 제어하는 정전류 제어형의 발진기로 구체화했지만, 정전압 제어형의 발진기로 구체화하더라도 좋다.

도 11은 정전압 제어형 발진기의 구체예를 도시하는 회로도이다. 이 정전압 제어형 발진기에 있어서는, OSC 제어 회로(51)에 의해 발진 회로(45)의 구동 전압이 제어되어 발진 주파수가 설정된다. OSC 제어 회로(51)는 저항 소자열(52)과 버퍼 회로(53)를 구비하며, 저항 소자열(52)의 소정 위치의 전압을 버퍼 회로(53)에 의해 구동 능력을 부가한 뒤에, 구동 전원으로서의 발진 주파수 제어 신호(VR)를 발진 회로(45)에 공급하고 있다. OSC 제어 회로(51)의 저항 소자열(52) 및 버퍼 회로(53)에는 NMOS 트랜지스터(TN4, TN5)가 각각 저항 소자열(52) 및 버퍼 회로(53)의 전류 경로에 설치된다. NMOS 트랜지스터(TN4, TN5)의 게이트 단자에는 Nap 모드의 엔트리 신호(nape)가 인버터 회로(54)를 통해 논리 반전되어 입력된다. 따라서, 통상 대기시에 있어서 엔트리 신호(nape)가 L 레벨인 경우, NMOS 트랜지스터(TN4)가 온으로 되어 전류 경로가 도통되기 때문에, 발진 주파수 제어 신호(VR)가 발진 회로(45)에 공급되어 발진 동작이 이루어진다. 한편, Nap 모드시에 있어서 엔트리 신호(nape)가 H 레벨인 경우, NMOS 트랜지스터(TN4, TN5)가 오프로 되어 전류 경로가 차단되기 때문에, OSC 제어 회로(51)로부터 발진 회로(45)에의 구동 전원의 공급이 차단된다. 또, H 레벨의 엔트리 신호(nape)에 의해, 발진 회로(45)를 구성하는 NOR 회로(25)의 출력이 L 레벨로 되어 발진 동작이 정지한다.

이 전압 제어형 발진기에 있어서, 상기 제3 실시형태와 마찬가지로 프리셋부 (43)를 구비한다. 이에 따라, 제3 실시형태와 같은 작용·효과를 발휘할 수 있다.

·상기 제2 실시형태의 발진 회로(35)에서는 그 발진 회로(35)와 주기 카운터(18) 사이에 PMOS 트랜지스터(TP7)를 설치하여, 레벨 검출 회로(33)의 검출 신호(mon)로 PMOS 트랜지스터(TP7)를 제어함으로써, 불안정한 발진 신호(OSC)의 출력을 방지하는 것이었지만, 이것에 한정되는 것은 아니다.

즉, 레벨 검출 회로(33)의 검출 신호(mon)를, 발진 회로를 구성하는 복수의 논리 게이트 중의 어느 한 논리 게이트에 입력하여 이 논리 게이트를 제어함으로써, 불안정한 발진 신호(OSC)의 출력을 방지하는 것이라면 된다.

도 12에는 다른 예의 셀프 리프레시 제어 회로(55)의 회로도를 나타내고 있다. 동 셀프 리프레시 제어 회로(55)는 OSC 제어 회로(34), 발진 회로(56), 레벨 검출 회로(33), 주기 카운터(18) 및 요청 발생 회로(19)를 갖춘다. 또, OSC 제어 회로(34), 레벨 검출 회로(33), 주기 카운터(18) 및 요청 발생 회로(19)는 상기 제2 실시형태와 같은 식의 구성이며, 발진 회로(56)의 구성이 다르다.

즉, 발진 회로(56)는 링 발진기를 구성하는 인버터 회로(21, 22) 및 NOR 회로(25)에 더하여, 인버터 회로(57) 및 NOR 회로(58)를 갖춘다. NOR 회로(58)의 한쪽의 입력에 엔트리 신호(nape)가 입력되고, NOR 회로(58)의 다른 쪽의 입력에 레벨 검출 회로(33)의 검출 신호(mon)가 입력되고 있다.

통상 대기시에 있어서 엔트리 신호(nape)가 L 레벨인 경우, OSC 제어 회로(34)에 전원이 공급되어 소정 전압의 발진 주파수 제어 신호(VR)가 출력된다. 이 때, 레벨 검출 회로(33)로부터 L 레벨의 검출 신호(mon)가 출력된다. 그 때문에, NOR 회로(58)의 출력이 H 레벨로 되어, 인버터 회로(57)를 통해 L 레벨의 신호가 NOR 회로(58)에 입력된다, 이 경우, NOR 회로(58)는 논리 반전 회로로서 기능하기 때문에, 인버터 회로(21, 22) 및 NOR 회로(25)가 링 발진기로서 동작한다. 그 동작에 따른 발진 신호(OSC)가 발진 회로(56)로부터 주기 카운터(18)에 출력된다.

한편, Nap 모드시에 있어서 엔트리 신호(nape)가 H 레벨인 경우, NOR 회로(58)의 출력이 L 레벨로 되고, 인버터 회로(57)를 통해 H 레벨의 신호가 NOR 회로(25)에 입력되면, 발진 신호(OSC)의 출력이 정지된다. 또한 이 때, OSC 제어 회로(34)의 전원이 차단되어 발진 주파수 제어 신호(VR)는 접지 전압(Vss)까지 내려간다. 여기서, 발진 주파수 제어 신호(VR)가 소정 전압 이하가 되면 레벨 검출 회로(33)로부터 H 레벨의 검출 신호(mon)가 출력된다.

그리고, Nap 모드에서 통상 모드로의 복귀시에는 L 레벨의 엔트리 신호 (nape)에 의해, OSC 제어 회로(34)에 전원이 공급되어 발진 주파수 제어 신호(VR)는 소정 전압까지 상승해 나간다. 발진 주파수 제어 신호(VR)가 안정되지 않는 과도 기간에 있어서 레벨 검출 회로(33)의 검출 신호(mon)는 H 레벨로 유지되어, 이 검출 신호(mon)에 의해, 발진 신호(OSC)의 출력이 정지된다. 그 후, 발진 주파수 제어 신호(VR)가 소정 전압에 달했을 때에 검출 신호(mon)가 L 레벨로 되어, 발진신호(OSC)의 출력이 재개된다.

이와 같이 하여도, 발진 주파수 제어 신호(VR)가 안정되지 않는 과도 기간에 있어서도, 불안정한 발진 동작을 하는 일없이, 안정된 발진 주파수의 발진 신호 (OSC)를 출력할 수 있다.

·상기 각 실시형태에서는 발진 회로(17, 35, 45, 56)를 이용했지만, 이들 회로 구성에 한정되는 것이 아니다. 즉, 발진 회로는 복수의 논리 게이트를 이용하여, 어느 한 논리 게이트에 엔트리 신호(nape)를 입력함으로써, 상기 발진 회로의 발진 동작을 정지하도록 구성하는 것이라면 좋다.

이상의 여러 가지 실시형태를 통합하면, 다음과 같이 된다.

(부기 1) 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 파워다운 모드를 구비한 반도체 기억 장치로서,

상기 파워다운 모드의 엔트리 신호를 생성하는 파워다운 제어 회로와, 발진 회로를 지니며,

이 발진 회로의 발진 신호에 기초하여 상기 리프레시의 요구 신호를 생성하는 셀프 리프레시 제어 회로를 갖추고,

상기 발진 회로는 상기 파워다운 제어 회로에서 입력되는 엔트리 신호에 기초하여 발진 동작을 정지하는 것을 특징으로 하는 반도체 기억 장치.

(부기 2) 상기 셀프 리프레시 제어 회로는 상기 발진 회로에 더하여, 상기 발진 신호의 주파수를 제어하기 위한 발진 주파수 제어 신호를 생성하는 OSC 제어 회로를 갖추고,

상기 OSC 제어 회로는 그 전원 경로에 트랜지스터가 설치되어, 상기 파워다운 제어 회로에서 입력되는 엔트리 신호에 기초하여 상기 트랜지스터가 오프로 됨으로써 상기 발진 주파수 제어 신호의 출력을 정지하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.

(부기 3) 상기 OSC 제어 회로는 정전류 또는 정전압을 발생시키는 회로이며, 상기 OSC 제어 회로와 상기 발진 회로에 의해, 정전류 제어형 또는 정전압 제어형 발진기를 구성하는 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.

(부기 4) 발진기를 지니며, 이 발진기의 발진 신호에 의해 상기 내부 전원을 발생하는 내부 전원 발생 회로를 갖추고,

상기 파워다운 제어 회로는 상기 내부 전원을 비활성으로 하는 제1 파워다운 모드의 엔트리 신호와, 상기 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 제2 파워다운 모드의 엔트리 신호를 생성하고,

상기 내부 전원 발생 회로에 있어서의 발진기에 상기 제1 파워다운 모드의 엔트리 신호를 입력하고, 상기 셀프 리프레시 제어 회로에 있어서의 발진 회로에 상기 제2 파워다운 모드의 엔트리 신호를 입력하도록 한 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.

(부기 5) 상기 셀프 리프레시 제어 회로는 상기 발진 회로 및 OSC 제어 회로에 더하여, 상기 발진 주파수 제어 신호의 전압 레벨을 검출하는 레벨 검출 회로를 갖추고, 이 레벨 검출 회로는 그 검출 결과에 따라서 상기 발진 회로를 제어하기 위한 검출 신호를 출력하는 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.

(부기 6) 상기 셀프 리프레시 제어 회로는,

상기 리프레시의 주기를 판정하기 위해, 상기 발진 회로의 발진 신호를 받아들여 카운트하는 주기 카운터와,

상기 발진 회로와 상기 카운터 사이에 설치되어, 상기 레벨 검출 회로의 검출 신호에 의해 제어되는 스위치 회로를 구비한 것을 특징으로 하는 부기 5에 기재한 반도체 기억 장치.

(부기 7) 상기 레벨 검출 회로의 검출 신호는 상기 발진 회로를 구성하는 복수의 논리 게이트 중 어느 것에 입력되는 것을 특징으로 하는 부기 5에 기재한 반도체 기억 장치.

(부기 8) 상기 검출 신호가 입력되는 논리 게이트에, 상기 파워다운 제어 회로로부터의 엔트리 신호가 입력되는 것을 특징으로 하는 부기 7에 기재한 반도체 기억 장치.

(부기 9) 상기 셀프 리프레시 제어 회로는 상기 발진 회로 및 OSC 제어 회로에 더하여, 프리셋부를 갖추고, 이 프리셋부는 상기 파워다운 모드에서 활성화되는 내부 전원과 상기 OSC 제어 회로 사이에 설치되어, 상기 엔트리 신호의 입력에 의해 도통되어 소정 전압의 제어 신호를 상기 OSC 제어 회로의 출력에 공급하는 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.

(부기 10) 상기 발진 회로를 구성하는 복수의 논리 게이트 중 어느 것에, 상기 파워다운 제어 회로에서 생성된 엔트리 신호가 입력되는 것을 특징으로 하는 부기 8에 기재한 반도체 기억 장치.

(부기 11) 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 파워다운 모드를 갖춘 반도체 기억 장치의 제어 방법에 있어서,

상기 리프레시를 정기적으로 실시하는 통상 모드에서 상기 파워다운 모드로 엔트리하는 단계와,

상기 파워다운 모드로 엔트리한 경우, 상기 내부 전원을 발생하는 내부 전원 발생 회로를 활성화시킨 상태에서, 상기 리프레시의 요구 신호를 생성하기 위한 셀프 리프레시 제어 회로의 발진 동작을 정지시킴으로써 메모리 셀로의 리프레시 동작을 정지하는 단계와,

상기 파워다운 모드에서 상기 통상 모드로 엔트리하는 단계와,

상기 통상 모드로 엔트리한 경우, 상기 셀프 리프레시 제어 회로의 발진 동작을 하여 상기 제어 회로를 활성화함으로써 메모리 셀에의 리프레시 동작을 재개하는 단계를 구비한 것을 특징으로 하는 반도체 기억 장치의 제어 방법.

(부기 12) 상기 리프레시 동작을 정지하는 단계에서는, 상기 내부 전원 발생 회로에서의 발진기의 발진 동작에 의해 내부 전원을 발생하는 것을 특징으로 하는 부기 11에 기재한 반도체 기억 장치의 제어 방법.

(부기 13) 상기 리프레시 동작을 정지하는 단계에서는, 상기 셀프 리프레시 제어 회로에서의 발진 회로의 발진 동작을 정지하는 것을 특징으로 하는 부기 11에 기재한 반도체 기억 장치의 제어 방법.

(부기 14) 상기 리프레시 동작을 정지하는 단계에서는, 상기 발진 회로의 발진 주파수를 제어하는 OSC 제어 회로를 정지하는 것을 특징으로 하는 부기 11에 기재한 반도체 기억 장치의 제어 방법.

(부기 15) 상기 OSC 제어 회로에서 출력되는 발진 주파수 제어 신호의 전압 레벨을 검출하여, 그 검출 결과에 따라서 발진 회로를 제어하는 단계를 갖추는 것을 특징으로 하는 부기 14에 기재한 반도체 기억 장치의 제어 방법.

(부기 16) 상기 셀프 리프레시 제어 회로는 발진 회로와, 이 발진 회로의 발진 주파수를 제어하기 위한 OSC 제어 회로를 구비하는 것으로,

상기 리프레시 동작을 정지하는 단계에서, 상기 내부 전원 발생 회로에서 생성된 소정 전압의 제어 신호를 OSC 제어 회로의 출력에 공급하도록 한 것을 특징으로 하는 부기 11에 기재한 반도체 기억 장치의 제어 방법.

이상 상술한 바와 같이, 본 발명에 따르면, 내부 전원을 활성화하면서 기억 유지를 위한 리프레시를 정지하는 파워다운 모드에서의 소비 전류를 저감시킬 수 있다. 또한, 통상 모드에 있어서의 리프레시 동작을 정확하게 행할 수 있다.

Claims

내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 파워다운 모드를 갖춘 반도체 기억 장치로서,

상기 파워다운 모드의 엔트리 신호를 생성하는 파워다운 제어 회로와,

발진 회로를 갖추고, 이 발진 회로의 발진 신호에 기초하여 상기 리프레시의 요구 신호를 생성하는 셀프 리프레시 제어 회로를 포함하며,

상기 발진 회로는 상기 파워다운 제어 회로에서 입력되는 엔트리 신호에 기초하여 발진 동작을 정지하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 셀프 리프레시 제어 회로는 상기 발진 회로에 부가하여, 상기 발진 신호의 주파수를 제어하기 위한 발진 주파수 제어 신호를 생성하는 OSC 제어 회로를 포함하고,

상기 OSC 제어 회로는 그 전원 경로에 트랜지스터가 설치되어, 상기 파워다운 제어 회로에서 입력되는 엔트리 신호에 기초하여 상기 트랜지스터가 오프로 됨으로써 상기 발진 주파수 제어 신호의 출력을 정지하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 OSC 제어 회로는 정전류 또는 정전압을 발생시키는 회로이며, 상기 OSC 제어 회로와 상기 발진 회로에 의해, 정전류 제어형 또는 정전압제어형의 발진기를 구성하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 발진기를 갖추고, 이 발진기의 발진 신호에 의해 상기 내부 전원을 발생하는 내부 전원 발생 회로를 포함하며,

상기 파워다운 제어 회로는 상기 내부 전원을 비활성으로 하는 제1 파워다운 모드의 엔트리 신호와, 상기 내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 제2 파워다운 모드의 엔트리 신호를 생성하고,

상기 내부 전원 발생 회로에서의 발진기에 상기 제1 파워다운 모드의 엔트리 신호를 입력하고, 상기 셀프 리프레시 제어 회로에서의 발진 회로에 상기 제2 파워다운 모드의 엔트리 신호를 입력하도록 한 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 셀프 리프레시 제어 회로는 상기 발진 회로 및 OSC 제어 회로에 더하여, 상기 발진 주파수 제어 신호의 전압 레벨을 검출하는 레벨 검출 회로를 갖추고, 이 레벨 검출 회로는 그 검출 결과에 따라서 상기 발진 회로를 제어하기 위한 검출 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 셀프 리프레시 제어 회로는,

상기 리프레시의 주기를 판정하기 위해, 상기 발진 회로의 발진 신호를 받아들여 카운트하는 주기 카운터와,

상기 발진 회로와 상기 카운터 사이에 설치되어, 상기 레벨 검출 회로의 검출 신호에 의해 제어되는 스위치 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 셀프 리프레시 제어 회로는 상기 발진 회로 및 OSC 제어 회로에 부가하여 프리셋부를 포함하고,

상기 프리셋부는 상기 파워다운 모드에서 활성화되는 내부 전원과 상기 OSC 제어 회로 사이에 설치되어, 상기 엔트리 신호의 입력에 의해 도통되어 소정 전압의 제어 신호를 상기 OSC 제어 회로의 출력에 공급하는 것을 특징으로 하는 반도체 기억 장치.
내부 전원을 활성화하면서, 기억 유지를 위한 리프레시를 정지하는 파워다운 모드를 갖춘 반도체 기억 장치의 제어 방법에 있어서,

상기 리프레시를 정기적으로 실시하는 통상 모드에서 상기 파워다운 모드로 엔트리하는 단계와,

상기 파워다운 모드로 엔트리한 경우, 상기 내부 전원을 발생하는 내부 전원 발생 회로를 활성화시킨 상태에서, 상기 리프레시의 요구 신호를 생성하기 위한 셀프 리프레시 제어 회로의 발진 동작을 정지시킴으로써 메모리 셀로의 리프레시 동작을 정지하는 단계와,

상기 파워다운 모드에서 상기 통상 모드로 엔트리하는 단계와,

상기 통상 모드로 엔트리한 경우, 상기 셀프 리프레시 제어 회로의 발진 동작을 행하여 상기 제어 회로를 활성화함으로써 메모리 셀로의 리프레시 동작을 재개하는 단계를 구비한 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제8항에 있어서, 상기 리프레시 동작을 정지하는 단계에서는 상기 내부 전원 발생 회로에 있어서의 발진기의 발진 동작에 의해 내부 전원을 발생하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제8항에 있어서, 상기 리프레시 동작을 정지하는 단계에서는, 상기 셀프 리프레시 제어 회로에 있어서의 발진 회로의 발진 동작을 정지하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.