CN103426466B - 一种动态随机存取存储器的控制方法、装置和设备 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000012544 monitoring process Methods 0.000 claims description 68
- 230000004044 response Effects 0.000 claims description 13
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- Power Sources (AREA)
- Dram (AREA)
Abstract
本发明公开了一种动态随机存取存储器的控制方法，当监测到DRAM所在系统中不存在正在有效占用DRAM的线程或任务时，控制DRAM进入省电模式，并控制此时DRAM不被访问，当监测到系统中有中断出现时，控制DRAM退出省电模式，这样最终使DRAM在一个刷新周期的时间内会有一段时间处于省电模式，可以有效降低DRAM静态功耗。本发明还公开了一种动态随机存取存储器的控制装置，支持本发明所提出的方法。本发明还公开了一种包含动态随机存取存储器的控制装置的设备，该设备具有较低的DRAM静态功耗。
Description
技术领域
本发明涉及系统内存控制技术领域，特别是涉及一种动态随机存取存储器的控制方法、装置和设备。
背景技术
DRAM(Dynamic Random Access Memory，即动态随机存取存储器)由晶体管和小电容存储单元组成，每个存储单元中的晶体管通过电容的电荷保持数据，但是电容不可避免的存在漏电现象，如果电荷不足会导致数据出错，因此电容必须被周期性的刷新，DRAM相邻的两次刷新之间的时间内都会产生静态功耗。当DRAM用于便携式设备时，因需要刷新而产生的静态功耗会影响便携式设备的续航能力，影响便携式设备的移动性。
发明内容
本发明提出一种动态随机存取存储器的控制方法、装置和设备，能够降低系统中DRAM因需要刷新而产生的静态功耗。
本发明提出了一种动态随机存取存储器的控制方法，该方法包括：
监测所述动态随机存取存储器DRAM所在系统中是否存在正在有效占用所述DRAM的程序，如果否，则控制所述DRAM进入省电模式；
在所述DRAM处于省电模式时，监测所述系统中是否产生中断，如果是，则控制所述DRAM退出省电模式；
所述中断由使用所述DRAM的主控芯片外部的器件和/或使用所述DRAM的主控芯片内部的部件产生。
优选地，
在所述监测所述动态随机存取存储器DRAM所在系统中是否存在正在有效占用所述DRAM的程序之前，预先创建一个任务，并将所述任务在所述系统中的优先级设置为最低；
所述控制所述DRAM进入省电模式为：执行所述任务中的程序控制所述DRAM进入省电模式；
所述控制所述DRAM退出省电模式为：执行所述任务中的程序控制所述DRAM退出省电模式；
所述监测所述动态随机存取存储器DRAM所在系统中是否存在正在有效占用所述DRAM的程序为：监测所述系统中是否存在正在有效占用DRAM的所述具有最低优先级的任务中的程序之外的程序。
优选地，
在所述控制所述DRAM进入省电模式之前还包括：
监测所述系统中的直接内存存取器DMA是否在传输数据，如果是，则控制禁止所述DRAM进入省电模式；如果否，则控制允许所述DRAM进入省电模式。
优选地，
所述控制DRAM进入省电模式和所述控制所述DRAM退出省电模式的程序在所述系统中的具有静止存取功能的内存SRAM中执行。
优选地，
在所述控制所述DRAM进入省电模式后，还包括，控制所述系统中的中央处理器CPU停止执行程序，或控制所述CPU执行不需要占用所述DRAM的包含有限次循环的程序；
在监测到所述系统出现中断后，还包括，控制所述CPU恢复正常操作状态。
优选地，
在所述控制所述DRAM进入省电模式之前还包括：禁止CPU对中断的响应；
在所述控制所述DRAM退出省电模式之后还包括：使能CPU对中断的响应。
本发明还提出一种动态随机存取存储器的控制装置，该装置包括：监测单元、DRAM控制单元，
所述监测单元，用于，监测所述DRAM所在系统中是否存在正在有效占用所述DRAM的程序，在所述DRAM处于省电模式时，监测所述系统中是否出现中断；所述中断由使用所述DRAM的主控芯片外部的器件和/或使用所述DRAM的主控芯片内部的部件产生；
所述DRAM控制单元，用于，在所述监测单元监测到系统中不存在正在有效占用所述DRAM的程序时，控制所述DRAM进入省电模式；在所述DRAM进入省电模式后，当所述监测单元监测到系统中出现中断时，控制所述DRAM退出省电模式。
优选地，
所述监测单元包括监测单元一和监测单元二，
所述监测单元一，用于，监测所述系统中是否存在正在有效占用所述DRAM的程序，
所述监测单元二，用于，在所述DRAM处于省电模式时，监测所述系统中是否出现中断；所述中断由使用所述DRAM的主控芯片外部的器件和/或使用所述DRAM的主控芯片内部的部件产生；
所述DRAM控制单元包括控制单元一和控制单元二，
所述控制单元一，用于，在所述监测单元一监测到所述系统中不存在正在有效占用所述DRAM的程序时，控制所述DRAM进入省电模式，
所述控制单元二，用于，在所述DRAM进入省电模式后，当所述监测单元监测到系统中出现中断时，控制所述DRAM退出省电模式。
优选地，
所述监测单元还包括监测单元三，用于，在所述控制单元一控制所述DRAM进入省电模式之前，监测所述系统中的直接内存存取器DMA是否在传输数据，
所述DRAM控制单元还包括控制单元三，用于，在所述监测单元三监测到所述DMA在传输数据后，控制禁止所述控制单元一控制所述DRAM进入省电模式；在所述监测单元三监测到所述DMA没有传输数据时，控制允许所述控制单元一控制所述DRAM进入省电模式。
优选地，
所述DRAM控制单元还包括控制单元四，用于，在所述控制单元一控制所述DRAM进入省电模式后，控制所述CPU停止执行指令，或控制所述CPU执行不需要占用所述DRAM的包含有限次循环的程序；在所述控制单元二控制所述DRAM退出省电模式后，控制所述CPU恢复正常操作状态。
优选地，
所述DRAM控制单元还包括控制单元五，用于，在所述控制单元一控制所述DRAM进入省电模式之前禁止CPU对中断的响应；在所述控制单元二控制所述DRAM退出省电模式之后使能CPU对中断的响应。
本发明还提出一种设备，所述设备包括动态随机存取的控制装置，所述设备启动后，如果所述控制装置监测到所述设备的操作系统中不存在正在有效占用所述设备中的DRAM的程序，则所述控制装置控制所述DRAM进入省电模式；
在所述DRAM处于省电模式时，如果所述控制装置监测到所述操作系统中出现中断，则所述控制装置控制所述DRAM退出省电模式；
所述中断由使用所述DRAM的主控芯片外部的器件和/或使用所述DRAM的主控芯片内部的部件产生。
相对于现有技术，本发明的有益效果为：监测到DRAM所在系统中不存在正在有效占用所述DRAM的线程或任务时，控制所述DRAM进入省电模式，在DRAM处于省电模式时，监测到DRAM所在系统中出现中断时，控制所述DRAM退出省电模式，使DRAM在一个刷新周期的时间内会有一段时间处于省电模式，这样可以有效降低因需要刷新而产生的DRAM的静态功耗。
除了以上有益效果，本发明还具有有益效果：本发明用于便携式设备时，由于降低了DRAM静态功耗，可以提高便携式设备的续航能力，进而提高了便携式设备的移动性。
附图说明
图1为本发明方法的具体实施例1的步骤流程图；
图2为本发明方法的具体实施例2的步骤流程图；
图3为本发明方法的具体实施例2中第一次调用IDLE任务的步骤流程图；
图4为本发明方法的具体实施例2中执行关键代码的步骤流程图；
图5为本发明方法的具体实施例2中控制DRAM进入省电模式的步骤流程图；
图6为本发明方法的具体实施例2中使DRAM退出省电模式的步骤流程图；
图7为本发明装置的具体实施例1的框图；
图8为本发明装置的具体实施例1的具体框图；
图9为本发明装置的具体实施例2的具体框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提出一种动态随机存取存储器(Dynamic Random Access Memory，即DRAM)的控制方法，通过控制DRAM在两次刷新之间有一段时间进入省电模式(power down模式)来降低DRAM的静态功耗，本方法可以应用于所有具有DRAM的设备中。
参见图1所示，实现本发明方法的具体实施例1，包括步骤：
步骤101：监测DRAM所在系统中是否存在正在有效占用DRAM的线程或任务，如果否，则进入步骤102；系统中正在有效占用DRAM的线程或任务是指正在访问DRAM的线程或任务，因为系统中占用DRAM的线程或任务在等待某些资源时并没有访问DRAM，所以这样的线程或任务不属于正在有效占用DRAM的线程或任务。当系统中不存在正在有效占用DRAM的线程或任务时，是控制DRAM进入power down模式来降低DRAM静态功耗的好时机；
步骤102：控制DRAM进入power down模式；
步骤103：在DRAM处于power down模式时，监测DRAM所在系统中是否出现中断，如果是，则进入步骤104；
步骤104：控制DRAM退出power down模式。
中断是指在某个程序运行过程中，系统出现一个必须由中央处理器(Central Processing Unit，即CPU)立即处理的情况，此时，CPU暂时中止该程序的执行转而处理这个新的情况的过程。
在本实施例中，中断可以由DRAM所在芯片的外部的器件或内部的部件产生，这些器件或部件向CPU发出中断信号，CPU接收到中断信号则表明监测到系统中有中断发生。当DRAM进入power down模式后，只要监测到系统中有中断产生，便控制DRAM退出power down模式，这样CPU才能处理中断。由于DRAM进入power down模式后，并不会有任何刷新操作，DRAM中保存的数据可能会由于电容放电导致丢失，所以，DRAM处于power down模式的时间不能超过一个DRAM刷新周期，这个值一般是64ms。因此，如果两次中断的时间间隔超过64ms的话，就不能保证DRAM中的数据不被丢失。
如果设备具有操作系统，一般都会有一个时钟中断，为了提高系统响应的实时性，这个时钟中断的时间间隔一般比较小，大部分都在10ms之内。这样的话，可以保证DRAM处于power down模式的时间不超过64ms。但是，如果设备不具有操作系统或设备具有的操作系统中如果不具有这样一个时钟中断，那么可以预先设置一个触发周期小于64ms的线程或任务，可以将触发这个线程或任务的条件设置为：DRAM进入power down模式的时间达到预先设置的门限值，该门限值可自行设定，可以尽量接近64ms，但是必须保证DRAM有足够的时间退出省电模式进行后续正常操作。这样，在没有因需要占用DRAM的线程或任务被触发而产生中断的情况下，使DRAM进入power down模式的时间尽可能的长，最大限度的降低DRAM的静态功耗。
一般情况下，如果设备具有操作系统，在设备的操作系统中都会设置线程或者任务的优先级，因此实现本发明方法的具体实施例2中，在设备的操作系统中预先创建一个具有最低优先级的线程或者任务，将这个线程或任务称为IDLE任务，设备启动后同时启动该IDLE任务，操作系统在没有更高级任务可执行时，或者更高优先级的任务在等待某些资源时，操作系统就会调用IDLE任务。此时系统处于空闲状态，没有任何线程或任务对DRAM进行访问，也就是没有正在有效占用DRAM的线程或任务，此时是控制DRAM进入powerdown模式来降低DRAM静态功耗的好时机。
参见图2所示，IDLE任务开始后包括以下步骤：
步骤201：禁止CPU对中断的响应；在IDLE任务进入后续步骤之前需要先禁止CPU对中断的响应，防止中断发生时对IDLE任务进入后续步骤产生影响。即使当执行步骤201的瞬间有中断发生，也要执行禁止CPU对中断的响应，先进入步骤202；但是当执行步骤201的瞬间有中断发生的情况非常极端，一般情况下很少发生，而且从步骤201禁止CPU对中断的响应到进入步骤202的时间非常短，所以即使这种情况发生也不会影响本发明的功能以及系统的正常运行。
禁止CPU对中断的响应后，如果实际中设备使用到写缓冲器，即先将数据暂存到写缓冲器中(write buffer)，那么应将write buffer中的数据写入到DRAM中之后再进入步骤202。
步骤202：执行关键代码；由于执行的关键代码刚开始有可能并没有处于具有静止存取功能的内存(Static Random Access Memory，即SRAM)中，所以参见图3，一般在第一次调用IDLE任务时，执行关键代码之前还包括步骤：
步骤301：判断关键代码是否已经处于SRAM中，如果是，则直接进入步骤201；如果否，则进入步骤202；
步骤302：将关键代码拷贝到SRAM中，再进入步骤201；当第一次IDLE执行完之后关键代码已经处于SRAM中了，所以操作系统以后再调用IDLE任务执行关键代码之前就无需再次执行步骤301和步骤302了，这个拷贝动作对DRAM功耗的影响很小，即使每次调用IDLE任务均进行一次拷贝，它的影响也可以忽略。
关键代码的作用是控制DRAM进入省电模式来降低DRAM的静态功耗，并且当CPU监测到中断发生时，控制DRAM退出省电模式，进入步骤203；
步骤203：使能CPU对中断的响应；IDLE任务结束，CPU处理该中断。
参见图4，在以上描述的本发明的具体实施例2中，步骤202执行关键代码的步骤具体包括：
步骤401：控制DRAM进入power dowm模式；
步骤402：控制DRAM不被访问；
步骤403：等待中断出现，如果没有中断发生，则保持DRAM处于省电模式，继续等待中断出现；如果CPU监测到有中断发生，则进入步骤404；
步骤404：使DRAM退出省电模式；关键代码结束。
下面将对图4中的步骤进行具体的描述：
对于步骤401，参见图5，控制DRAM进入power down模式是这样进行的：
步骤501：向DRAM发送一条所有存储单元(bank)的预充电命令(precharge)；预充电是DRAM关闭现有工作行，准备打开新行的操作；
步骤502：向DRAM发送一条空操作命令；一般DRAM在两个命令之间要有一个或多个空操作，保证每个命令有时间执行完自己的操作，在两个命令之间加入空操作的数目可以根据芯片的性能自行设定。这里，DRAM执行一条预充电命令后，再执行一条空操作命令，保证所有的bank进行一次预充电，从而使DRAM处于待机状态。
步骤503：向DRAM发送一条进入power down指令，控制DRAM进入power dowm模式，DRAM在power dowm模式时会具有较低的静态功耗。
对于步骤402，控制DRAM不被访问。由于CPU会访问DRAM，那么此时可以控制CPU进入cpu halt状态，这样，CPU clock处于挂起状态(suspended)，流水线(pipeline)处于冻结状态(frozen)。Cpu halt是CPU电源管理(power management)的一种策略，使CPU处于一种低功耗的状态，此时CPU停止执行指令，不会访问DRAM。也可以通过让CPU执行不需要访问DRAM的包含有限次循环的程序来达到防止CPU访问DRAM的效果。
对DRAM进行访问的除了CPU，就是直接内存存取(Direct MemoryAccess，即DMA)了。如果DMA传输过程中，DRAM进入power down模式，那么DMA传输会被挂起，退出power down模式后，DMA传输继续进行。所以，当正在进行DMA传输，而不希望这个传输过程被打断时，那么就不要让DRAM进入power down模式，这个只需要在关键代码中加些判断语句，判断此时DMA是否处于数据传输状态，如果是，则控制禁止DRAM进入powerdown模式，如果否，则控制允许DRAM进入power down模式。如果可以，将这些由DMA传输的数据改用CPU来传输也行，也就是说不使用DMA。
对于步骤403，可以参见实施例1中的步骤103，在此不再赘述。
对于步骤404，参见图6，控制DRAM退出power down模式是这样进行的：
步骤601：向DRAM发送一条退出power down指令，让DRAM恢复到正常工作状态；
步骤602：向DRAM发送一条空操作命令；
步骤603：使能DRAM的自动刷新功能，等待至少一个DRAM的时钟周期(clk)的时间，使DRAM恢复到稳定后进入正常工作状态。
对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
与上述本发明方法实施例1所提供的方法相对应，参见图7，本发明还提供了一种动态随机存取存储器的控制装置，在本发明装置的实施例1中，该装置包括：监测单元701和DRAM控制单元702，
监测单元701，用于，监测DRAM所在系统中是否存在正在有效占用DRAM的线程或任务，在DRAM处于省电模式时，监测系统中是否出现中断，中断由使用DRAM的主控芯片外部的器件和/或使用DRAM的主控芯片内部的部件产生；
DRAM控制单元702，用于，监测单元701监测到系统中不存在正在有效占用DRAM的线程或任务时，用于控制DRAM进入省电模式；在DRAM处于省电模式时，监测单元701监测到系统中出现中断时，用于控制DRAM退出省电模式。
参见图8，本发明还装置实施例1的具体框图，监测单元701包括监测单元一801和监测单元二802，
监测单元一801，用于，监测DRAM所在系统中是否存在正在有效占用DRAM的线程或任务，
监测单元二802，用于，在DRAM处于省电模式时，监测系统中是否出现中断；中断由使用DRAM的主控芯片外部的器件和/或使用DRAM的主控芯片内部的部件产生；
DRAM控制单元702包括控制单元一803和控制单元二804，
控制单元一803，用于，监测单元一801监测到系统中不存在正在有效占用DRAM线程或任务时，控制DRAM进入省电模式，
控制单元二804，用于，监测单元二802监测到系统中出现中断时，控制DRAM退出省电模式。
与上述本发明方法实施例2所提供的方法相对应，在本发明的装置的实施例1的基础上，监测单元一801还用于，监测系统中是否使用到缓冲器(writebuffer)；控制单元一803，还用于，监测单元一801监测到系统中使用到写缓冲器时，控制DRAM进入省电模式之前，将write buffer中的数据写入到DRAM中。
与上述本发明方法实施例2所提供的方法相对应，参见图9，在本发明的装置的实施例1的基础上，监测单元701还包括监测单元三901，用于，在控制单元一803控制DRAM进入省电模式之前，监测系统中的DMA是否在传输数据；
DRAM控制单元702还包括控制单元三902，用于，监测单元三901监测到系统中的DMA在传输数据，则控制禁止控制单元一803控制DRAM进入省电模式；监测单元三901监测到DMA没有在传输数据，则控制允许控制单元一803控制DRAM进入省电模式。
DRAM控制单元702还包括控制单元四903，用于，在控制单元一803控制DRAM本体单元702进入省电模式后，控制系统中的CPU停止执行指令，或控制CPU执行不需要占用DRAM的含有有限次循环的程序；在控制单元二804控制DRAM退出省电模式后，控制CPU恢复正常操作状态。
DRAM控制单元702还包括控制单元五904，用于，在控制单元一803控制DRAM进入省电模式之前禁止CPU对中断的响应；在控制单元二804控制DRAM退出省电模式之后使能CPU对中断的响应。
本发明还提出了一种设备，包括本发明提出的一种动态随机存取的控制装置，可以利用本发明提出的方法来降低DRAM的静态功耗。
本发明提出的设备的具体实施例中，当设备启动后，如果监测到设备的操作系统中不存在正在有效占用DRAM的线程或任务，则控制装置控制DRAM进入省电模式；在DRAM处于省电模式(power down模式)时，如果监测到设备的操作系统中出现中断，则设备的DRAM退出power down模式并恢复自动刷新功能；中断由使用DRAM的主控芯片外部的器件和/或使用DRAM的主控芯片内部的部件产生，保证设备中的DRAM处于power down模式的时间不超过一个DRAM刷新周期，这样，该设备在DRAM相邻两次刷新之间有段时间处于power down模式，可以降低由于刷新而产生的静态功耗。
该设备可以为便携式设备，由于可以降低由于刷新而产生的静态功耗，因此具有较好的续航能力，因而提高了便携式设备的移动性。
以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明的原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种动态随机存取存储器的控制方法，其特征在于，该方法包括：
监测所述动态随机存取存储器DRAM所在系统中是否存在正在有效占用所述DRAM的程序，所述正在有效占用所述DRAM的程序是指正在访问DRAM的线程或任务，如果否，则控制所述DRAM进入省电模式；
在所述DRAM处于省电模式时，监测所述系统中是否产生中断，如果是，则控制所述DRAM退出省电模式；
所述中断由使用所述DRAM的主控芯片外部的器件和/或使用所述DRAM的主控芯片内部的部件产生；
其中，预先设置一个触发周期小于DRAM刷新周期的线程或任务作为中断，将触发所述线程或任务的条件设置为：所述DRAM进入省电模式的时间达到预先设置的门限值，所述门限值小于DRAM刷新周期。
2.根据权利要求1所述的方法，其特征在于，在所述监测所述动态随机存取存储器DRAM所在系统中是否存在正在有效占用所述DRAM的程序之前，在所述系统中预先创建一个具有最低优先级的任务，并将这个任务称为IDLE任务；
所述控制所述DRAM进入省电模式为：执行所述IDLE任务中的程序控制所述DRAM进入省电模式；
所述控制所述DRAM退出省电模式为：执行所述IDLE任务中的程序控制所述DRAM退出省电模式；
所述监测所述动态随机存取存储器DRAM所在系统中是否存在正在有效占用所述DRAM的程序为：监测所述系统中是否存在正在有效占用DRAM的除所述具有最低优先级的任务中的程序之外的程序。
3.根据权利要求1或2所述的方法，其特征在于，在所述控制所述DRAM进入省电模式之前还包括：
监测所述系统中的直接内存存取器DMA是否在传输数据，如果是，则控制禁止所述DRAM进入省电模式；如果否，则控制允许所述DRAM进入省电模式。
4.根据权利要求1或2所述的方法，其特征在于，所述控制DRAM进入省电模式和所述控制所述DRAM退出省电模式的程序在所述系统中的具有静止存取功能的内存SRAM中执行。
5.根据权利要求1或2所述的方法，其特征在于，在所述控制所述DRAM进入省电模式后，还包括，控制所述系统中的中央处理器CPU停止执行程序，或控制所述CPU执行不需要占用所述DRAM的包含有限次循环的程序；
在监测到所述系统出现中断后，还包括，控制所述CPU恢复正常操作状态。
6.根据权利要求1或2所述的方法，其特征在于，在所述控制所述DRAM进入省电模式之前还包括：禁止中央处理器CPU对中断的响应；
在所述控制所述DRAM退出省电模式之后还包括：使能CPU对中断的响应。
7.一种动态随机存取存储器的控制装置，其特征在于，该装置包括：监测单元、DRAM控制单元，
所述监测单元，用于，监测所述DRAM所在系统中是否存在正在有效占用所述DRAM的程序，所述正在有效占用所述DRAM的程序是指正在访问DRAM的线程或任务，在所述DRAM处于省电模式时，监测所述系统中是否出现中断；所述中断由使用所述DRAM的主控芯片外部的器件和/或使用所述DRAM的主控芯片内部的部件产生；
所述DRAM控制单元，用于，在所述监测单元监测到系统中不存在正在有效占用所述DRAM的程序时，控制所述DRAM进入省电模式；在所述DRAM进入省电模式后，当所述监测单元监测到系统中出现中断时，控制所述DRAM退出省电模式；
其中，预先设置一个触发周期小于DRAM刷新周期的线程或任务作为中断，将触发所述线程或任务的条件设置为：所述DRAM进入省电模式的时间达到预先设置的门限值，所述门限值小于DRAM刷新周期。
8.根据权利要求7所述的装置，其特征在于，所述监测单元包括监测单元一和监测单元二，
所述监测单元一，用于，监测所述系统中是否存在正在有效占用所述DRAM的程序，
所述监测单元二，用于，在所述DRAM处于省电模式时，监测所述系统中是否出现中断；所述中断由使用所述DRAM的主控芯片外部的器件和/或使用所述DRAM的主控芯片内部的部件产生；
所述DRAM控制单元包括控制单元一和控制单元二，
所述控制单元一，用于，在所述监测单元一监测到所述系统中不存在正在有效占用所述DRAM的程序时，控制所述DRAM进入省电模式，
所述控制单元二，用于，在所述DRAM进入省电模式后，当所述监测单元二监测到系统中出现中断时，控制所述DRAM退出省电模式。
9.根据权利要求8所述的装置，其特征在于，所述监测单元还包括监测单元三，用于，在所述控制单元一控制所述DRAM进入省电模式之前，监测所述系统中的直接内存存取器DMA是否在传输数据，
所述DRAM控制单元还包括控制单元三，用于，在所述监测单元三监测到所述DMA在传输数据后，控制禁止所述控制单元一控制所述DRAM进入省电模式；在所述监测单元三监测到所述DMA没有传输数据时，控制允许所述控制单元一控制所述DRAM进入省电模式。
10.根据权利要求8所述的装置，其特征在于，所述DRAM控制单元还包括控制单元四，用于，在所述控制单元一控制所述DRAM进入省电模式后，控制CPU停止执行指令，或控制所述CPU执行不需要占用所述DRAM的包含有限次循环的程序；在所述控制单元二控制所述DRAM退出省电模式后，控制所述CPU恢复正常操作状态。
11.根据权利要求8所述的装置，其特征在于，所述DRAM控制单元还包括控制单元五，用于，在所述控制单元一控制所述DRAM进入省电模式之前禁止CPU对中断的响应；在所述控制单元二控制所述DRAM退出省电模式之后使能CPU对中断的响应。
12.一种动态随机存取存储器的设备，其特征在于，所述设备包括动态随机存取的控制装置，所述设备启动后，如果所述控制装置监测到所述设备的操作系统中不存在正在有效占用所述设备中的DRAM的程序，则所述控制装置控制所述DRAM进入省电模式；
在所述DRAM处于省电模式时，如果所述控制装置监测到所述操作系统中出现中断，则所述控制装置控制所述DRAM退出省电模式；
所述中断由使用所述DRAM的主控芯片外部的器件和/或使用所述DRAM的主控芯片内部的部件产生；
其中，预先设置一个触发周期小于DRAM刷新周期的线程或任务作为中断，将触发所述线程或任务的条件设置为：所述DRAM进入省电模式的时间达到预先设置的门限值，所述门限值小于DRAM刷新周期。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210167155.5A CN103426466B (zh) | 2012-05-25 | 2012-05-25 | 一种动态随机存取存储器的控制方法、装置和设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210167155.5A CN103426466B (zh) | 2012-05-25 | 2012-05-25 | 一种动态随机存取存储器的控制方法、装置和设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103426466A CN103426466A (zh) | 2013-12-04 |
| CN103426466B true CN103426466B (zh) | 2016-12-14 |
Family
ID=49651087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210167155.5A Active CN103426466B (zh) | 2012-05-25 | 2012-05-25 | 一种动态随机存取存储器的控制方法、装置和设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103426466B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160239441A1 (en) * | 2015-02-13 | 2016-08-18 | Qualcomm Incorporated | Systems and methods for providing kernel scheduling of volatile memory maintenance events |
| US10296070B2 (en) | 2017-02-24 | 2019-05-21 | Winbond Electronics Corporation | Power-gating control and method |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN1264128A (zh) * | 1999-01-12 | 2000-08-23 | 三星电子株式会社 | 能选择执行存储体的自刷新操作的动态随机存取存储器 |
| CN100458663C (zh) * | 2007-04-24 | 2009-02-04 | 北京中星微电子有限公司 | 一种低功耗内存控制方法和内存控制模块 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1388864A3 (en) * | 2002-08-08 | 2005-02-09 | Fujitsu Limited | Semiconductor memory device and method for controlling semiconductor memory device |
| JP2004152363A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| JP2004247026A (ja) * | 2003-01-24 | 2004-09-02 | Renesas Technology Corp | 半導体集積回路及びｉｃカード |
-
2012
- 2012-05-25 CN CN201210167155.5A patent/CN103426466B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5568637A (en) * | 1993-06-28 | 1996-10-22 | Casio Computer Co., Ltd. | Electronic device having pseudo-SRAM and CPU operating in an active mode and in an idle mode |
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| CN100458663C (zh) * | 2007-04-24 | 2009-02-04 | 北京中星微电子有限公司 | 一种低功耗内存控制方法和内存控制模块 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103426466A (zh) | 2013-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Dynamic random access memory (DRAM) control method, and apparatus and equipment thereof Effective date of registration: 20171102 Granted publication date: 20161214 Pledgee: China Co truction Bank Corp Guangzhou economic and Technological Development Zone sub branch Pledgor: Anyka (Guangzhou) Microelectronics Technology Co., Ltd. Registration number: 2017990001008 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20181227 Granted publication date: 20161214 Pledgee: China Co truction Bank Corp Guangzhou economic and Technological Development Zone sub branch Pledgor: Anyka (Guangzhou) Microelectronics Technology Co., Ltd. Registration number: 2017990001008 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Dynamic random access memory (DRAM) control method, and apparatus and equipment thereof Effective date of registration: 20190130 Granted publication date: 20161214 Pledgee: China Co truction Bank Corp Guangzhou economic and Technological Development Zone sub branch Pledgor: Anyka (Guangzhou) Microelectronics Technology Co., Ltd. Registration number: 2019440000051 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20200320 Granted publication date: 20161214 Pledgee: China Co truction Bank Corp Guangzhou economic and Technological Development Zone sub branch Pledgor: ANYKA (GUANGZHOU) MICROELECTRONICS TECHNOLOGY Co.,Ltd. Registration number: 2019440000051 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| CP01 | Change in the name or title of a patent holder |
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|
| CP01 | Change in the name or title of a patent holder | ||
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|
| CP02 | Change in the address of a patent holder |