CN104024980B - 连接的待机睡眠状态 - Google Patents

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Abstract

使用新颖的连接的待机睡眠状态，减少在处理器的睡眠状态期间的功耗和耗散。在连接的备用睡眠状态中，使用专用功率面来维护处理器上下文。为了节省功率，降低处理器上的不必要的组件的功率，包括所有的时钟组件，且先前定向到处理器的唤醒源被定向到平台控制中枢。平台控制中枢在连接的备用睡眠状态期间维持用于处理器的某些体系结构功能，并管理使得处理器返回到前面的睡眠状态的唤醒逻辑。

Description

连接的待机睡眠状态
技术领域
本技术领域是电子系统和功率管理，尤其是处理器功率管理和处理器睡眠状态。
背景
由于向高级微处理器例如中央处理单元(CPU)发展的趋势，随着更多的晶体管和更高的频率继续增长，计算机设计者和生产商常常面临着功率和能量消耗的相应增加。尤其是在诸如膝上型计算机、无线手机、个人数字助理、平板计算机等等的移动设备中，增加的功耗可以引起过热，过热会负面影响性能且显著减少电池寿命。因为电池通常具有有限容量，不必要地运行移动设备的处理器可以比所期望的更快地耗尽容量。
为了管理功耗，如今的高端CPU具有两种不同的省电模式——C状态和S状态。在C状态中，CPU被置于睡眠模式，同时维持上下文，并且对系统来说看起来体系结构上是活动的，这也被称为空闲状态。在S状态中，CPU被断电，且重启CPU要求有引导过程。操作系统通常支持内建功率管理软件接口，例如于1996年首次公布的开放行业规范标准的高级配置和功率接口(ACPI)，其中基于减少的活动或需求把CPU置于较低功率的睡眠状态。连同其他方面一起，ACPI把较低功率睡眠状态定义为可以受处理器和/或芯片组支持的一系列C状态。
例如，在ACPI中，C0被定义为其中处理器以高电压和高频率操作的运行时状态，C1被定义为其中内部停止核时钟的自动停机状态，C2被定义为其中外部停止核时钟的停止时钟状态，且C3被定义为其中关闭锁相环(PLL)以便关闭所有处理器时钟的深度睡眠状态。在C4状态中，降低被应用到已经处于C3状态的处理器的电压，以便减少泄露而不危及核和高速缓存中的状态保持。
替代地，或者作为ACPI的附加，高端CPU采用定义称为增强C状态的其他C状态的专有功率管理接口，其中关闭处理器时钟的不同组合并把处理器电压减少到更低的数据保持点(data retention point)，以便实现甚至更深的睡眠状态和更大的功耗减少。这些附加睡眠状态通常用与ACPI C状态相似的或等效的语义来表征，其中较高编号的C状态通常比较低编号的C状态消耗更低的功率，但通常具有更长的退出延迟时间。
C状态可以是指单个核的状态。然而，大多数现代处理器实际上由多个CPU组成，例如具有2个核的英特尔Core Duo或具有4个核的英特尔Core-2Quad。尽管每一核具有其自己的空闲状态，但处理器中的多个核通常共享资源，例如L2高速缓存或时钟产生器。因此，通常，仅当处理器中的所有核可以进入特定C状态(有时被称为封装C状态)时，该处理器才可以进入到该特定C状态。
在操作中，为了进入更深的睡眠状态，功率管理接口通常检测其中不存在对处理器的新的或待处理的中断的时隙。然后，功率管理接口使用输入/输出(I/O)控制器或其他芯片组功能部件来把处理器置于更深的睡眠状态。例如，通常，每当I/O控制器或其他集成电路断言(assert)诸如DPRSLPVR信号等的平台“更深睡眠”信号或其他类似信号时，通过参考处理器电压调节器(VR)电路中的外部电压参考并调节到这一参考电压，实现进入到更深的睡眠状态。然后，VR从第一电压转换到与更深的睡眠状态相关联的次低电压，包括，对于某些睡眠状态来说是零电压。一旦退出更深的睡眠状态，VR在指定的时间窗口内转换回到较高的电压。
在处理器已经被置于更深的睡眠状态之后，来自操作系统或另一源的中断事件或中断可以被发送给芯片组，且芯片组然后将允许处理器退出该更深的睡眠状态。在包括更深的睡眠状态的各种功率管理状态之间转换的能力允许减少功耗和耗散并增加电池寿命。
附图简述
在附图的各图中作为示例而非限制阐释本发明，在附图中，类似的参考编号表示类似的元素，附图中：
图1是其中可以把处理器置于根据本发明的一种实施例的连接的待机睡眠状态(connected standby sleep state)的示例性平台系统的框图；
图2是阐释可以用来进入到根据本发明的一种实施例的连接的待机睡眠状态的过程的流程图；
图3是阐释可以用来退出根据本发明的一种实施例的连接的待机睡眠状态的流程图；以及
图4阐释可以结合在此描述的实施例使用的典型计算机系统的示例。
详细描述
在下列描述中，陈述众多特定的细节以便提供对用于在处理器的睡眠状态期间进行功率管理的方法、介质和系统的实施例的透彻解释。细节旨在通过描述本发明的示例性实施例促进对本发明的理解。然而，那些细节不旨在把本发明限制为所描述的具体实施例。更改和其他实施例落在本发明的范围内。
本领域中的技术人员将明显看出，无需本描述中所陈述的一个或多个特定细节就可以实践本发明的实施例。另外，没有详细示出某些公知的组件、结构和技术，以免混淆对本发明的理解。
出于阐释的目的提供了各图中所叙述的特定细节，包括硬件(例如电路、专用逻辑、固件、微代码等等)、软件(例如在通用计算机系统或专用机器或设备上运行的软件)或两者的组合的细节。然而，本领域中的技术人员将明显看出，在各实施例中可以采用与附图中所叙述的或本申请中所描述的不同的硬件和/或软件，同时保持落在本发明的范围内。
贯穿本描述，借助连续操作陈述一些细节。然而，本领域中的技术人员将明显看出，可以以不同于所描述的次序执行一些操作，包括并行地而非顺序地执行，同时保持落在本发明的范围内。
最后，在本说明书中对“一种实施例”或“一个实施例”的描述意味着结合该实施例描述的具体的特征、结构或特性可以被包括在至少本发明的一种实施例中。在本说明书中的不同位置出现短语“在一个实施例中”不一定都是指同一个实施例。
现在转到详细描述，对于是前几代的深度睡眠状态，处于深度空闲状态的处理器仍然消耗或者泄露功率。这种低效的功率使用至少部分地是由于在睡眠状态期间保持给一个或多个功率面供电，以便维护处理器上下文，并使得处理器对系统来说看起来体系结构上是活动的。维持处理器上下文和看起来体系结构上是活动的允许处理器快速唤醒。当不再需要保持供的电(各)功率面支持的组件中的一些时，出现了低效率。
例如，其中可以采用本发明的各实施例的处理器通常由外部电压调节器(VR)和在处理器管芯中集成的多个内部电压调节器(称为全集成电压调节器(FIVR))供电。CPU管芯中使用多个FIVR允许把CPU管芯上的组件分组成分离的功率面，以使得由FIVR调节功率并且仅把功率提供给该组中的那些组件。在电源管理期间，在把处理器置于某种C状态时，可以降低或关闭一个FIVR的给定的功率面的功率，同时另一FIVR的另一功率面保持活动或完全供电。
在一种实施例中，在一些深度睡眠状态期间使用被称为VccST的持续功率面(sustain power layer)来给用于多种I/O信号的I/O引脚供电，例如在CPU和平台控制中枢(PCH)之间的接口、与外部VR的接口以及与嵌入式控制器(EC)的接口。VccST也给支持在睡眠状态期间把CPU上下文存储在其中的CPU静态随机存取存储器(SRAM)的片上电压调节器供电。VccST也被用来给监视和处理的各种唤醒源信号的CPU的唤醒逻辑(WakeLogic)供电，诸如在PCH和CPU之间的PMSYNC和PMDOWN串行接口等。最后，VccST功率面给驻留在CPU上的静电放电箝位(ESD箝位)供电。
在功率管理期间，尽管在CPU进入诸如微处理器中所使用的封装C状态C10等的特定深度睡眠状态时上电或断电诸如系统代理功率面(VccSA)等的其他功率面，但VccST功率面保持供电，以便支持上面所提到的组件。在不需要那些组件时，这可以引起不必要的功耗或耗散。
除了其他优点之外，本发明的各实施例解决这种低效率。具体地，本发明的各实施例包括使用新颖的连接的待机睡眠状态在处理器的睡眠状态期间管理功率的方法、介质和系统。在一种实施例中，连接的待机睡眠状态使用专用功率面来维持CPU上下文。在一种实施例中，连接的待机睡眠状态使用PCH的资源来促进CPU唤醒。在一种实施例中，连接的待机睡眠状态促进在PCH中保留CPU体系结构功能，直到CPU唤醒。本发明的一种实施例有利地允许关闭所有先前在深度睡眠状态期间保持供电的不必要的CPU组件，包括关闭所有时钟。
图1阐释其中把处理器置于根据本发明的一种实施例的连接的待机睡眠状态的示例性平台系统的框图。平台系统102可以是膝上型计算机、笔记本计算机和电子平板或阅读设备、照相机、个人数字助理、无线蜂窝式电话手机、智能电话或任何其他类型的移动电子系统或移动计算设备。平台系统102也可以是诸如台式计算系统或企业计算系统等的固定系统。其他类型的电子系统也在本发明的各实施例的范围内。
根据本发明的一种实施例配置平台系统102。平台系统102包括CPU104和PCH106，还包括其他组件，未阐释其他组件以免混淆本发明。在一种实施例中，CPU/处理器104可以是体系结构微处理器，包括用于处理指令的一个或多个处理核和至少一个执行单元。应明白，在不偏离本文描述的实施例的范围的前提下，可以利用任何合适数量的处理核。在其他实施例中，处理器104可以是不同类型的处理器，例如来自不同来源的数字信号处理器、嵌入式处理器或微处理器。
在一种实施例中，CPU104包括至DDR110的DDRIO(双倍数据率I/O)接口118，DDRIO18耦合到给CPU上的一个或多个SRAM114供电的管芯上的电压调节器/功率LVR/VDDQ116。在多核环境中，CPU利用了充当共享高速缓存的SRAM114。例如，这种共享高速缓存可以是多个处理器核共享的2级(L2)高速缓存。
在一种实施例中，CPU104也包括I/O接口(IO)124，它支持在CPU和PCH106之间以及在CPU和EC112之间的各种信令协议136。信令协议136包括24MHz时钟信号、PMDOWN/PMSYNC串行接口、PLTRST平台恢复信号、PWRGOOD功率良好信号和THERMTRIP热断路信号。在一种实施例中，I/O接口24也支持灾难性错误的调试信号CATERR140和测试访问端口TAP142。CPU也包含ESD箝位120和WakeLogic(唤醒逻辑)122。
在一种实施例中，外部VR、VR/VCCIN111由电池108供电，且经由至CPU104的串行电压标识(SVID)接口与平台系统102连接。VR/VCCIN111经由电压调节器允许信号VR_EN与PCH106连接。嵌入式控制器(EC)112经由平台环境控制接口(PECI)132与CPU102连接，并根据需要把PECI唤醒140信号提供给PCH106。
在一种实施例中，PCH106也包括支持在CPU和PCH106之间的各种信令协议136的I/O接口(IO)126。在一种实施例中，PCH106包含时戳计数器(TSC)128以及用于在连接待机状态期间控制系统的连接的待机逻辑138。用于持续功率面的集成电压调节器VCCST130也驻留在PCH106上。
在一种实施例中，在平台系统102在连接的待机状态下的操作期间，LVR/VDDQ116集成电压调节器充当专用功率面，在处理器进入深度睡眠状态和连接的待机状态时，保持给该专用功率面供电，以便支持把CPU上下文(即处理器的关键状态变量)存储在其中的专用高速缓存存储器(同步随机存取存储器(SRAM))114。处理器的关键状态包括与体系结构、微体系结构、调试状态相关联的状态变量和/或与该处理器相关联的类似状态变量。高速缓存存储器可以内建到处理器的芯片中，或者封装在与处理器芯片相同的机壳内。
在一种实施例中，经由FET(场效应晶体管)134耦合持续功率面VCCST130，以便给PCH106和CPU104、124和126以及ESD箝位120和WakeLogic122的IO接口供电。在转换到连接的待机状态期间，降低VCCST130的功率，以便减少那些组件的功耗和耗散。在连接的待机状态期间，把来自EC112的唤醒源信号(PECI唤醒140)发送给PCH106而不是CPU104，以使得PCH可以代替CPU管理唤醒处理。另外，在PCH106中维持TSC128，以便促进保留CPU体系结构功能。
图2和图3是阐释可以用来进入(过程200)和退出(过程300)根据本发明的一种实施例的连接的待机睡眠状态的过程200和过程300的流程图。参考图2，为了进入连接的待机睡眠状态，诸如CPU等的集成电路设备发起过程200，以便确保可以降低在CPU IO接口处的每一信号的功率，且可以把所有唤醒源移动到PCH。相应地，在过程框202，在CPU已经进入深度睡眠状态(例如封装C10状态，其中使用持续功率面例如VccST来给平台系统中的有限数量的组件供电)之后，PCH接收到进入连接的待机睡眠状态的请求。在确定不再需要持续功率面所支持的组件且可以增加睡眠状态的深度之后，接收到该请求。
在过程框204，CPU的WakeLogic组件经由在CPU和PCH之间的PMSYNC串行接口把至下一事件的时间(Time to Next Event，TNTE)信号发送给PCH。在过程框206，CPU的WakeLogic组件也给PCH发送消息以便选通24MHz时钟。该时钟是参考时钟，它在前面的深度睡眠状态(例如C10睡眠状态)期间通常保持供电，以便支持CPU中的TSC(时戳计数器)和计时器事件。但在连接的待机睡眠状态中，在PCH中支持TSC，且计时器事件也将由PCH处理，因此不再需要24MHz时钟。
在过程框208，CPU的WakeLogic组件还发送消息以便降低持续功率面的功率，并关闭持续功率面所支持的所有剩余信号。因而，关闭到外部VR的CPU IO的SVID接口，这是由于外部VR已经被禁用或运行在受限状态(其中，SVID接口关闭，但是在外部VR中维持唤醒逻辑)。由于在连接的待机状态期间把唤醒源移动到PCH，不需要到外部VR的接口，即使在运行在受限状态时也是如此。
在过程框208，被关闭的其他剩余信号包括PMSYNC/PMDOWN串行接口。这些接口用于在CPU和PCH之间的通信，且一旦断电CPU就不需要这些接口。PwrGood(功率良好)和PLTRST(平台复位)信号用于与已经断电的平台系统中的其他功率面域通信。唯一使用这样的信号的其他功率面域是用于在连接的待机状态中保持供电的DDRIO的功率面(专用功率面)，但是DDRIO将拥有自己的PwrGood(功率良好)和PLTRST(平台复位)信号。因而，由于不再需要CPU IO接口上的PwrGood(功率良好)和PLTRST(平台复位)信号，所以关闭它们。
在过程框208，由于所有时钟都关闭，且不存在将从CPU中产生THERMTRIP信号的传感器或逻辑，THERMTRIP信号不工作，且因而被关闭。因为PECI接口是唤醒源，在前面的睡眠状态期间对其进行供电。然而，在连接的待机状态中，可以关闭PECI引脚的功率，且任何PECI唤醒信号可以由EC经由另一接口例如经由SMBUS直接发送给PCH。最后，在连接的待机睡眠状态期间，可以关闭在前面的睡眠状态期间通电的CPU的IO接口上的某些调试信号，例如灾难性错误(CATERR)和测试接入点(TAP)信号，这是由于CPU中不存在借助于这样的信号调试的、起作用的功能逻辑或时钟。
在一种实施例中，进入过程200在过程框210继续，过程框210中，先前由CPU处理的所有唤醒源现在被重定向到PCH。唤醒源包括先前在PCH处从CPUWakeLogic接收的TNTE的到期、来自EC的PECI唤醒信号的重定向以及来自PCH的任何中断。
在一种实施例中，进入过程200在过程框212继续，在过程框212中，由专用功率面给CPU SRAM供电，在这种情况中该专用功率面是对到DDR设备的CPU的DDRIO接口供电的VDDQ功率面。在一种实施例中，通过用特定电压标识(VID)代码向VDDQ指示倾斜降低(ramp down)操作电压，可以把用于VDDQ的电压功率管理设置为保留参考操作电压。应注意，对于一些实施例，参考操作电压可以是最小保留操作电压。一旦完成了切换到VDDQ功率面，通过用具体的电压标识(VID)代码向VccST指示倾斜降低操作电压，就可以把用于VccST的电压功率管理设置成较低参考操作电压或零参考操作电压。过程框212的结果是，在连接的待机状态期间仅有CPU的最少的一组组件保持供电，得到相比于比前面的深度睡眠状态的显著功率节省。
在过程框214，进入过程200结束，CPU处于连接的待机状态，且PCH等待唤醒或其他计时器事件。在一种实施例中，在连接的待机状态期间，PCH也维持TSC，以便维持CPU体系结构功能。
图3是阐释可以用来退出根据本发明的一种实施例的连接的待机睡眠状态的过程300的流程图。在过程框302，在连接的待机状态期间，PCH从被重定向到PCH的唤醒源中的一个接收唤醒事件信号。例如，PCH可以接收TNTE计时器的到期的通知、或来自EC的PECI唤醒信号、或来自PCH本身的中断。
在一种实施例中，在过程框304，响应于接收到唤醒事件，PCH进行到倾斜提升(ramp up)先前降低的持续功率面，例如VccST。例如，通过用具体的电压标识(VID)代码指示VccST把操作电压倾斜提升回去，可以把用于VccST的电压功率管理设置到较高参考操作电压。应注意，对于一些实施例，参考操作电压可以是最小活动状态操作电压。在过程框306，一旦给持续功率面充分供电，且激活了相应的引脚，则PCH断言经由在PCH和CPU之间的IO接口至CPU的PwrGood信号。
在过程框308，然后，PCH去选通(un-gate)先前选通的24MHz时钟。例如，PCH重新锁定用于24MHz时钟域的锁相环(PLL)并打开24MHz时钟。
在一种实施例中，一旦给持续功率面供电并去选通24MHz时钟，则过程300在过程框310继续，过程框310中，PCH借助于持续功率面例如VccST功率面(代替专用功率面，例如VDDQ功率面)给CPU SRAM供电。处理器状态返回到前面的深度睡眠状态，例如封装C10状态。过程300在过程框312结束，过程框312中，PCH等待进入连接的待机状态的下一次请求。
在一种实施例中，取决于唤醒源，在退出过程300结束之后，可以可选地把控制传递给与前面的深度睡眠状态例如封装C10状态相关联的退出过程，以使得那些退出过程可以恢复CPU的状态。例如，通常通过以下步骤恢复CPU的状态：向CPU产生平台复位(PLTRST)信号以便执行用于清除状态的内部复位，然后从CPU SRAM恢复与CPU相关联的关键状态变量。
从前述描述可以明显看出，新颖的连接的待机状态为处于深度空闲状态的处理器提供显著的功率节省。例如，先前几代的深度睡眠状态保留供电至少两个功率面，且给处理器的众多其他组件供电。另外，保持开启处理器时钟以便处理处理器的体系结构功能和唤醒功能。通过降低组件的功率并把体系结构功能和唤醒功能转移到PCH，预测连接的待机状态的使用节省大量的功率，并且通过延长电池寿命，特别有利于移动设备。
图4阐释可以结合在此描述的各实施例使用的典型计算机系统的示例。注意，尽管图4阐释数据处理系统例如计算机系统的各种组件，但不预期表示互连组件的任何具体的体系结构或方式。还应明白，也可以与本发明一起使用具有比图4中所示出的更少组件或更多组件的其他类型的数据处理系统。图4的数据处理系统可以是任何类型的计算设备，例如移动或固定计算和/或通信设备，包括但不限于蜂窝式电话、智能电话、平板计算机、膝上型计算机、电子书阅读器、台式计算机、数码相机等等。
如图4中所示出，数据处理系统400包括用于互连系统的各种组件的一个或多个总线402。如本领域中已知的，一个或多个处理器403耦合到一个或多个总线402。存储器405可以是DRAM或非易失性RAM，或者可以是闪速存储器或其他类型的存储器。使用本领域中已知的技术把这种存储器耦合到一个或多个总线402。数据处理系统400也可以包括非易失性存储器407，非易失性存储器407可以是硬盘驱动器、或闪速存储器、或磁光驱动器、或磁存储器、或光驱动器、或即使给系统断电之后也能保存数据的其他类型的存储器系统。使用已知的接口和连接技术把非易失性存储器407和存储器405两者都耦合到一个或多个总线402。
显示器控制器404耦合到一个或多个总线402，以便接收要在显示设备404上显示的显示数据，显示设备404可以显示在此描述的用户界面特征或实施例中的任何一种。显示设备404可以包括集成触摸输入以提供触摸屏。数据处理系统400也可以包括为一个或多个I/O设备提供接口的一个或多个输入/输出(I/O)控制器408，这些I/O设备例如一个或多个鼠标、触摸屏、触控板、操纵杆和其他输入设备，包括本领域中已知的那些输入设备和输出设备(例如扬声器)。如本领域中已知的，输入/输出设备409通过一个或多个I/O控制器408耦合。
当系统400是移动或便携式系统时，可以包括电池或电池连接器，以便独占地或者在缺乏另一类型的电源时提供操作系统400的功率。另外，对于一些实施例，可以包括天线，且天线经由例如无线局域网(WLAN)设备耦合到系统400，以便为系统200提供无线连接。无线设备可以包括无线通信模块，该无线通信模块可以采用无线应用协议来建立无线通信信道。无线通信模块可以实现无线联网标准，例如于1999年公布的电气和电子工程师协会(IEEE)802.11标准，IEEE标准802.11-1999。
尽管图4示出非易失性存储器407和存储器405直接地而不是通过网络接口耦合到一个或多个总线，但应明白，数据处理系统可以利用远离系统的非易失性存储器，例如网络存储设备，其通过诸如调制解调器等的网络接口、或以太网接口、或诸如无线WiFi收发器或无线蜂窝式电话收发器或这样的收发器的组合等的无线接口耦合到数据处理系统。如本领域中已知的，一个或多个总线402可以包括一个或多个桥或控制器或适配器，以便在各种总线之间互连。在一种实施例中，I/O控制器408包括用于控制USB外围设备的USB适配器，且可以控制以太网端口或无线收发器或无线收发器的组合。
从本描述将明显看出，可以至少部分地用软件实现本发明的各方面。即是说，响应于数据处理系统的处理器执行有形非暂态存储器中所包含的指令序列，可以在数据处理系统中执行在此描述的技术和方法，有形非暂态存储器例如存储器405或非易失性存储器407或这样的存储器的组合，且这些存储器中的每一个都是机器可读有形存储介质的一种形式。在各种实施例中，硬布线电路可以与软件指令组合使用以便实现本发明。因而，各种技术不限于硬件电路和软件的任何特定组合，也不限于由数据处理系统执行的指令的任何具体来源。
可以借助于诸如专用逻辑电路或微控制器或执行程序代码指令的其他形式的处理核等的逻辑电路实现所描述的实施例的全部或部分。因而，可以借助于诸如引起机器执行这些指令以实现某些功能的机器可执行指令等的程序代码执行以上讨论教导的过程。在这种上下文中，“机器”通常是把中间形式(或“抽象”)指令转换成处理器专用指令(例如抽象执行环境，例如“虚拟机”(例如Java虚拟机)、解释器、公共语言运行时、高级语言虚拟机等等)的机器，以及/或者被放置在被设计为执行指令的半导体芯片的电子电路(例如借助于晶体管实现的“逻辑电路”)，例如通用处理器和/或专用处理器。以上讨论所教导的过程还可通过设计成执行过程(或其部分)的电子电路来执行(代替机器或与机器组合)，而不执行程序代码。
制品可以用来存储程序代码。存储程序代码的制品可体现为但不限于一个或多个存储器(例如，一个或多个闪速存储器、随机存取存储器(静态、动态或其他))、光盘、CD-ROM、DVD ROM、EPROM、EEPROM、磁或光卡或适于存储电子指令的其他类型的机器可读介质。还可从远程计算机(例如，服务器)通过体现在传播介质中的数据信号(例如，经由通信链路(例如，网络连接))把程序代码下载至请求计算机(例如，客户机)。
在此所使用的术语“存储器”预期包含所有易失性存储介质，例如动态随机存取存储器(DRAM)和静态RAM(SRAM)。计算机可执行指令可以被存储在诸如磁硬盘、光盘等的非易失性存储设备上，且通常在处理器执行软件期间由直接存储器访问进程写到存储器。本领域中的技术人员将立即认识到，术语“机器可读存储介质”包括可由处理器访问的任何类型的易失性或非易失性存储设备。
根据对在计算机存储器内的数据比特的操作的算法和符号表示，给出了前述详细描述。这些算法描述和表示是数据处理领域内的那些技术人员用来最有效地将其工作本质传达给本领域内其它技术人员的工具。算法在本文中且一般地被认为是达到所要求结果的自洽操作序列。各操作是那些需要对物理量进行物理操纵的操作。通常但非必须，这些量采用能被存储、传输、组合、比较、以及以其他方式操控的电信号或磁信号的形式。主要出于常见用途的考虑，将这些信号称为位、值、要素、符号、字符、项、数字等被证明是方便的。
然而，应该牢记，所有这些和/或类似的术语将与适当的物理量关联，且仅仅是应用于这些量的方便标记。除非明确指明，否则如从本文描述中显而易见的，可以理解，在全文中，利用诸如“处理”或“计算”或“运算”或“确定”或“显示”等术语的讨论，是指计算机系统或类似电子计算设备的动作和过程，该计算机系统或类似电子计算设备操纵在该计算机系统的寄存器和存储器内表示为物理(电子)量的数据并将其转换成在该计算机系统存储器或寄存器或其他这样的信息存储、传输或显示设备内类似地表示为物理量的其他数据。
本发明也涉及用于执行在此描述的操作的执行装置。这种装置可以出于所要求的目的而专门构建，或者它可以包括由存储在通用计算机中的计算机程序有选择地激活或重新配置的通用计算机。无论哪种方式，该装置都提供用于执行在此描述的操作的手段。计算机程序可以被存储在计算机可读存储介质中，例如但不限于任何类型的盘(包括软盘、光盘、CD-ROM和磁光盘)、只读存储器(ROM)、RAM、EPROM、EEPROM、磁或光卡、或适用于存储电子指令且均耦合到计算机系统总线的任何类型的介质。
本文呈现的过程和显示并非固有地与任何特定计算机或其它装置相关。各种通用系统可以与根据在此的教导的程序一起使用，或者可证明构建更为专用的装置以执行所的操作是方便的。从以下描述中将明显看出各种这些系统所要求的结构。另外，不参考任何具体的编程语言描述本发明。应明白，各种编程语言可以用来实现在此描述的本发明的教导。
在上述说明书中，已参考特定的示例性实施例描述了本发明。显然，可以在不偏离下列权利要求所陈述的本发明的更广泛的精神和范围的情况下对所描述的实施例做出各种修改。相应地，说明书和附图应被视为是说明性的而非限制性的。

Claims (20)

1.一种计算机平台系统，包括：
进入睡眠状态的处理器，所述处理器耦合到平台控制中枢、外部电压调节器和环境控制器；
所述处理器中的组件，所述组件由持续功率面供电，所述组件包括：
高速缓存存储器，处理器上下文被存储在所述高速缓存存储器中，
唤醒逻辑单元，适合用于处理处理器唤醒和上下文恢复，
I/O接口，位于所述处理器和所述平台控制中枢、外部电压调节器和环境控制器之间，以及
静电放电箝位；
其中，所述处理器适合用于经过以下操作进入连接的待机睡眠状态：
经由所述I/O接口从所述唤醒逻辑接收到计时器信号；
选通在所述处理器中操作的时钟；
借助于与所述持续功率面分离的专用功率面，为所述处理器上下文存储在其中的所述高速缓存存储器供电；
降低由所述持续功率面供电的剩余组件的功率，且降低所述持续功率面的功率；
将用于处理处理器唤醒和上下文恢复的唤醒源重定向到所述平台控制中枢；以及
将所述处理器的体系结构功能转移给所述平台控制中枢，包括时戳计数器的操作。
2.如权利要求1所述的计算机平台系统，其特征在于，在所述平台控制中枢经过以下操作之后，所述处理器退出所述连接的待机睡眠状态：
接收唤醒源；
增加所述持续功率面的功率；
断言保持功率良好信号；
借助于所述持续功率面给所述高速缓存存储器供电；以及
去选通所述时钟。
3.如权利要求1所述的计算机平台系统，其特征在于，用于处理处理器唤醒和上下文恢复的所述唤醒源包括以下中的任何一个：
计时器事件；
平台环境控制接口唤醒信号；以及
所述平台控制中枢上发生的中断。
4.如权利要求3所述的计算机平台系统，其特征在于，经由所述I/O接口从所述唤醒逻辑接收到的所述计时器信号是至下一事件的时间信号，且所述计时器事件是所述至下一事件的时间信号的到期。
5.如权利要求1所述的计算机平台系统，其特征在于，在所述处理器和所述平台控制中枢之间的所述I/O接口支持参考时钟信号、用于PMSYNC和PM DOWN消息收发的双向串行接口、平台复位信号(PLTRST)、功率良好(PWRGOOD)信号和热断路信号(THERMTRIP)中的任何一种。
6.如权利要求1所述的计算机平台系统，其特征在于，在所述处理器和所述外部电压调节器之间的所述I/O接口是串行电压标识(SVID)接口。
7.如权利要求1所述的计算机平台系统，其特征在于，在所述处理器和所述环境控制器之间的所述I/O接口支持用于功率、热和错误管理(PECI)的串行接口。
8.如权利要求1所述的计算机平台系统，其特征在于，所述I/O接口还支持调试信号，包括灾难性错误信号和测试访问端口信号。
9.一种用于在计算机平台系统中有效地管理功率的方法，所述方法包括：
将存储处于深度睡眠状态的处理器的上下文的高速缓存存储器从通信耦合到所述处理器的平台控制中枢的持续功率面转移到所述处理器的专用功率面；
将用于所述处理器的唤醒源重定向到平台控制中枢；
降低所述持续功率面的功率，所述持续功率面给所述平台控制中枢和所述处理器中的不必处于所述深度睡眠状态的组件供电；
选通在所述处理器上操作的参考时钟；以及
在所述平台控制中枢上等待用于所述处理器的唤醒源的到达。
10.如权利要求9所述的方法，进一步包括：
响应于所述唤醒源的到达，所述平台控制中枢使得所述处理器返回到前面的深度睡眠状态，包括：
提高所述持续功率面的功率；
使得存储处于所述深度睡眠状态的所述处理器的所述上下文的所述高速缓存存储器从所述专用功率面返回到所述持续功率面；以及
去选通所述处理器上的所述参考时钟。
11.如权利要求9所述的方法，其特征在于，不必处于所述深度睡眠状态的、由所述持续功率面供电的所述组件包括：
在所述处理器和所述平台控制中枢之间的接口；
在所述处理器和环境控制器之间的接口；以及
在所述处理器和外部电压调节器之间的接口。
12.如权利要求11所述的方法，其特征在于，不必处于所述深度睡眠状态的、由所述持续功率面供电的所述组件还包括：
对所述处理器操作的静电放电箝位；以及
对所述处理器操作的唤醒组件，其中，在所述平台控制中枢中临时维持所述唤醒组件的功能，直到所述处理器返回到前面的深度睡眠状态。
13.如权利要求11所述的方法，其特征在于，不必处于所述深度睡眠状态的、由所述持续功率面供电的所述组件还包括：
来自所述处理器的调试信号，所述调试信号包括灾难性错误信号和测试访问端口信号中的一种或多种。
14.如权利要求9所述的方法，其特征在于，用于所述处理器的唤醒源包括以下中的任何一种或多种：
计时器事件，所述计时器事件用于计时器，所述计时器是基于在将所述唤醒源重定向到所述平台控制中枢时在所述平台控制中枢中从所述处理器接收到的至下一事件的时间信号而设置的；
来自环境控制器的平台环境控制接口唤醒信号；以及
在所述平台控制中枢上发生的中断。
15.一种计算机平台系统，包括：
平台控制中枢；
处理器，通信上耦合到平台控制中枢，所述处理器具有高速缓存存储器和在所述处理器上操作的参考时钟，所述高速缓存存储器存储处于深度睡眠状态的所述处理器的上下文；
响应于所述处理器进入所述深度睡眠状态：
所述处理器适合用于：
将所述高速缓存存储器从通信耦合到所述处理器的平台控制中枢的持续功率面转移到所述处理器的专用功率面，
将用于所述处理器的唤醒源重定向到所述平台控制中枢，
降低所述持续功率面的功率，所述持续功率面给所述处理器和所述平台控制中枢中的不必处于所述深度睡眠状态的组件供电，以及
选通所述参考时钟；以及
所述平台控制中枢适合用于等待所述重定向唤醒源中的任何一个的到达。
16.如权利要求15所述的计算机平台系统，其特征在于，
响应于所述平台控制中枢中的所述重定向唤醒源中的任何一个的到达，使得所述处理器返回到前面的深度睡眠状态，其中，所述平台控制中枢适合用于：
提高所述持续功率面的功率；
使得存储处于所述深度睡眠状态的所述处理器的所述上下文的所述高速缓存存储器从所述专用功率面返回到所述持续功率面；以及
去选通所述参考时钟。
17.如权利要求15所述的计算机平台系统，其特征在于，不必处于所述深度睡眠状态的、由所述持续功率面供电的所述组件包括：
在所述处理器和所述平台控制中枢之间的接口；
在所述处理器和环境控制器之间的接口；以及
在所述处理器和外部电压调节器之间的接口。
18.如权利要求15所述的计算机平台系统，其特征在于，不必处于所述深度睡眠状态的、由所述持续功率面供电的所述组件还包括：
对所述处理器操作的静电放电箝位；以及
对所述处理器操作的唤醒组件，其中，在所述平台控制中枢中临时维持所述唤醒组件的功能，直到所述处理器返回到前面的深度睡眠状态。
19.如权利要求15所述的计算机平台系统，其特征在于，不必处于所述深度睡眠状态的、由所述持续功率面供电的所述组件还包括：
来自所述处理器的调试信号，所述调试信号包括灾难性错误信号和测试访问端口信号中的一种或多种。
20.如权利要求15所述的计算机平台系统，其特征在于，用于所述处理器的唤醒源包括以下中的任何一种或多种：
计时器事件，所述计时器事件用于计时器，所述计时器是基于在将所述唤醒源重定向到所述平台控制中枢时在所述平台控制中枢中从所述处理器接收到的至下一事件的时间信号而设置的；
来自环境控制器的平台环境控制接口唤醒信号；以及
在所述平台控制中枢上发生的中断。
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