TWI653527B - 當計算元件運作時致能系統低電力狀態之技術 - Google Patents

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Abstract

描述當中央處理單元(CPU)或籠統地任何運算元件運作時許可系統低功率消耗狀態之方法及設備。於一實施例中，使得一組織結構及一記憶體控制器至少部分地回應於一判定該組織結構及該記憶體控制器為閑置而進入一低功率消耗狀態。進入該低功率消耗狀態出現於當耦合至該組織結構及該記憶體控制器的一運算元件係於運作狀態時。也揭示及請求專利其它實施例。

Description

當計算元件運作時致能系統低電力狀態之技術 發明領域
本文揭示大致上係有關於電子學領域。更明確言之，若干實施例大致上係有關於當運算元件運作時致能系統低電力狀態之技術。
發明背景
為了減少功率消耗，有些計算裝置包括一處理器有能力執行各種低功率(Cx)狀態。各個C狀態可指示某個位準的功能及對應功率狀態。舉例言之，C0可指示處理器於正常位準操作，C1可指示處理器不執行指令反而快速返回執行狀態，C2可指示處理器係用以維持全部軟體透明的資訊但可能耗用較長時間以返回完全執行狀態，C3可指示處理器睡眠但保持其快取同調，C6可指示更深的睡眠狀態於該處快取被刷新等。
然而，此種計算裝置通常不只是包括處理器，此等其它組件可能對計算裝置的總體效能及/或功率消耗有直接影響。
依據本發明之一實施例，係特地提出一種設備，其包含：邏輯，其中至少部分係以硬體方式，該邏輯用以使得一組織結構及一記憶體控制器至少部分地回應於該組織結構及該記憶體控制器為閑置及當耦合至該組織結構及該記憶體控制器的一運算元件係於運作狀態時的一個判定而進入一低功率消耗狀態。
100‧‧‧運算系統
102、102-1~N、402、402-1~n、502、504‧‧‧處理器
104‧‧‧互連結構
106、106-1~M‧‧‧核心
108‧‧‧快取記憶體
110‧‧‧路由器
112‧‧‧匯流排
114‧‧‧記憶體
116-1‧‧‧快取記憶體
120、410‧‧‧記憶體控制器
125‧‧‧電源
130‧‧‧電壓調節器(VR)
160‧‧‧邏輯
202‧‧‧圖形
204‧‧‧組織結構
206‧‧‧記憶體子系統
208‧‧‧邏輯複合件
300‧‧‧方法
302-310‧‧‧操作
400‧‧‧運算系統
403‧‧‧電腦網路
404‧‧‧互連網路或匯流排
406、520‧‧‧晶片組
408‧‧‧圖形記憶體控制中樞器(GMCH)
414、536‧‧‧圖形介面
416‧‧‧圖形加速器
417‧‧‧顯示器/觸控螢幕
418‧‧‧中樞器介面
420‧‧‧輸入/輸出控制中樞器(ICH)
422、540、544‧‧‧匯流排
424‧‧‧周邊橋接器或控制器
426‧‧‧音訊裝置
428‧‧‧碟片驅動裝置
430‧‧‧網路介面裝置
431‧‧‧天線
500‧‧‧系統
506、508‧‧‧記憶體控制器中樞器(MCH)
510、512‧‧‧記憶體
514、522、524‧‧‧點對點(PtP)介面
516、518、526、528、530、532‧‧‧PtP介面電路
534‧‧‧圖形電路
537、541‧‧‧I/F
542‧‧‧匯流排橋接器
543、670‧‧‧I/O裝置
545‧‧‧鍵盤/滑鼠
546‧‧‧通訊裝置
547‧‧‧音訊裝置
548‧‧‧資料儲存裝置
549‧‧‧代碼
602‧‧‧SOC封裝
620‧‧‧中央處理單元(CPU)核心
630‧‧‧圖形處理單元(GPU)核心
640‧‧‧輸入/輸出(I/O)介面
詳細說明部分係參考附圖提供。附圖中，元件符號的最左位數識別該元件符號首次出現的圖式。於不同圖式中使用相同的元件符號指示相似的或相同的項目。
圖1-2及圖4-6例示依據若干實施例各種運算系統之方塊圖。
圖3例示依據一實施例的流程圖。
較佳實施例之詳細說明
於後文詳細說明部分中，陳述無數特定細節以供徹底瞭解各個實施例。但可無此等特定細節而實施各個實施例。於其它情況下，未曾以細節描述眾所周知之方法、程序、組件、及電路，俾便不遮掩特定實施例。又，實施例之各種面向可使用各種手段執行，諸如整合式半導體電路(「硬體」)，組織成一或多個程式的電腦可讀取指令(「軟體」)，或硬體與軟體之若干組合。用於本文揭示之目的，述及「邏輯」將表示硬體、軟體、或其若干組合。
如前文討論，處理器以外的組件可能對計算裝置 的總體效能及/或功率消耗有直接影響。舉例言之，於一單晶片系統(SOC或SoC)運算系統中，組件諸如分享或共用組織結構(亦即一組織結構或互連結構耦合運算系統的各種組件)及一記憶體控制器(例如，包括一實體層用以耦合SOC的各種組件至該SOC外部的一主記憶體)可運用總SOC功率預算的顯著部分(偶爾高達約45%)。由此等組件消耗功率的顯著部分，其部分原因係因在有些SOC上的組織結構及/或記憶體控制器中缺乏利用低功率消耗狀態之故。
為了達成此項目的，有些實施例允許進入低功率消耗狀態，即使處理器(例如，於SOC中)係在運作功率狀態操作亦復如此。透過欲進入該低功率消耗狀態的該(等)組件之降低操作時鐘頻率及/或功率閘控(或修改操作電壓)，低功率消耗可施用至運算系統的一或多個組件。一實施例介紹針對SOC的一種新穎低功率消耗狀態，於該處當SOC上的處理器係在運作狀態(例如，C0狀態)時，在SOC上的(例如，分享)記憶體控制器及/或(例如，共用或分享)組織結構維持於(或進入)低功率消耗狀態。然後，處理器可處理其本地記憶體或快取記憶體階層(諸如L1(層級1)、L2(層級2)、L3(層級3)快取記憶體等)內部資料。又，為了使得此等組件能進入(或維持於)低功率消耗狀態，處理器不會存取(例如，共用或分享)組織結構及/或(例如，分享)記憶體控制器。
再者，有些實施例可進一步擴延至其它運算系統(或SOC)組件諸如運算元件，包括例如，圖形處理單元(GPU)、媒體處理(例如，音訊或視訊媒體處理，例如藉數位信號處 理器(DSP)組件)、成像等。如同前文就處理器描述之情況般，其它組件可使用其個別本地記憶體(或快取記憶體)執行其任務以使得(例如，分享)記憶體控制器及/或(例如，共用或分享)組織結構進入或維持於低功率消耗狀態，即便其它組件係於運作狀態時亦復如此。
如此處討論，功率消耗狀態中之部分可根據遵照高階配置及功率介面(ACPI)規格(例如，修訂版5.0a，2013年11月13日)及/或統一可擴延韌體介面(UEFI)規格(例如，修訂版2.4，2013年7月公告)界定者。又復，可使用多個C狀態。舉例言之，C0可指示處理器於正常位準操作，C1可指示處理器不執行指令反而快速返回執行狀態，C2可指示處理器係用以維持全部軟體透明的資訊但可能耗用較長時間以返回完全執行狀態，C3可指示處理器睡眠但保持其快取同調，C6可指示更深的睡眠狀態於該處快取被刷新等。又，ACPI C2及C3狀態的變化可包括「深睡」狀態(例如，C6)、「更深睡」狀態(例如，C7)等。
再者，此處討論之技術可提供於各種運算系統(例如，包括行動計算裝置諸如智慧型電話、平板、超行動個人電腦(UMPC)、膝上型電腦、超筆電TM計算裝置、智慧型手表、智慧型眼鏡等)，諸如參考圖1-6討論者。更明確言之，圖1例示依據一實施例一運算系統100之方塊圖。系統100包括一處理器102-1至102-N(此處通稱為「處理器102」或「處理器102」)。處理器102可透過互連結構(或組織結構)104通訊。各個處理器可包括各種組件，為求清晰，其 中部分只參考處理器102-1討論。據此，其餘處理器102-2至102-N中之各者可包括與參照處理器102-1討論的相同的或相似的組件。
於一實施例中，處理器102-1可包括一或多個處理器核心106-1至106-M(此處稱作「核心106」或更通稱「核心106」)、一快取記憶體108(於各種實施例中，其可以是分享快取記憶體或專用快取記憶體)、及/或一路由器110。處理器核心106可具體實施於單一積體電路(IC)晶片上。再者，晶片可包括一或多個分享及/或專用快取記憶體(諸如快取記憶體108)、匯流排或互連結構(諸如匯流排或互連結構112)、邏輯160、記憶體控制器諸如參考圖4-6討論者(包括非依電性記憶體(NVM)，例如，快閃記憶體、固態驅動裝置(或SSD)等)、或其它組件。
於一個實施例中，路由器110可用於處理器102-1及/或系統100的各種組件間之通訊。再者，處理器102-1可包括多於一個路由器110。又復，多個路由器110可彼此通訊而使其能在處理器102-1的內部或外部的各種組件間安排資料路徑。
快取記憶體108可儲存資料(例如，包括指令)其由處理器102-1的一或多個組件諸如核心106利用。舉例言之，快取記憶體108可本地快取儲存於(依電性及/或非依電性)記憶體114(此處又可互換稱作「主記憶體」)的資料以供由處理器102的組件更快速地存取。如圖1顯示，記憶體114可透過互連結構104與處理器102通訊。於一實施例中，快 取記憶體108(可以是分享)可具有各種層級，例如，快取記憶體108可以是中間層級快取記憶體及/或最末層級快取記憶體(LLC)(諸如L1及/或L2快取記憶體)。又，核心106中之各者可包括層級1(L1)快取記憶體(116-1)(此處通稱作「L1快取記憶體116」)。處理器102-1的各種組件可直接與快取記憶體108通訊、透過匯流排或組織結構(例如，匯流排112)、及/或透過記憶體控制器或中樞器通訊。
系統100也可包括一(例如，平台)電源125(例如，直流(DC)電源或交流(AC)電源)以供電給系統100的一或多個組件。電源125可包括一光伏打(PV)面板、風力發電機、火力發電機水/水力渦輪等。於若干實施例中，電源125可包括一或多個電池包(例如，由光伏打(PV)面板、風力發電機、火力發電機水/水力渦輪、插入即用電源供應器(例如，耦合至AC電網)等中之一或多者充電)及/或多個插入即用電源供應器。
電源125可經由一電壓調節器(VR)130耦合至系統100的組件。再者，即便圖1例示一個電源125及單一電壓調節器130，可運用額外電源及/或電壓調節器。舉例言之，處理器102中之一或多者可具有對應電壓調節器及/或電源。又，電壓調節器130可透過單一電源層(例如，供電給全部核心106)或多個電源層(例如，於該處各個電源層可供電給一不同核心或一組核心、及/或系統100的其它組件)而耦合至處理器102。此外，雖然圖1例示電源125及電壓調節器130為分開的組件，但電源125及電壓調節器130可結合入系統 100的其它組件內。舉例言之，電壓調節器130之全部或部分可結合入電源125、SOC(諸如參考圖2及/或圖6討論者)、及/或處理器102內。
如圖1顯示，記憶體114可透過記憶體控制器120而耦合至系統100的其它組件。系統100也包括邏輯160用以輔助系統100的一或多個組件(包括例如，記憶體控制器120及/或互連結構或組織結構104及/或112)的電源管理，如於後文中參考其餘圖式之描述。即便邏輯160係顯示於系統100中的數個選擇性位置，邏輯160可位在系統100中它處。於一實施例中，邏輯160、記憶體控制器120、及快取記憶體116-1及/或108係在SOC運算系統內部(諸如參考圖2及/或圖6討論者)，而主記憶體114係在SOC運算系統外部。
如前文討論，有些實施例允許低功率消耗狀態，即便處理器(例如，於SOC中)係於運作電力狀態操作時仍可進入低功率消耗狀態。低功率消耗可經由將進入低功率消耗狀態的組件之減低操作時鐘頻率及/或電力閘控(或修改操作電壓)而施加至運算系統的一或多個組件。一實施例介紹SOC的一種新低功率消耗狀態，於該處當SOC上的處理器係在運作狀態(例如，C0態)時，SOC上的(例如，分享)記憶體控制器及/或(例如，共用或分享)組織結構維持於(或進入)低功率消耗狀態。然後，處理器可處理在其本地記憶體或快取記憶體階層(諸如L1(層級1)、L2(層級2)、L3(層級3)快取記憶體等)內部的資料。又，為了讓此等組件進入(或維持在)低功率消耗狀態，處理器不會存取(例如，共用或分 享)組織結構及/或(例如，分享)記憶體控制器。
再者，若干實施例可進一步延伸至其它運算系統(或SOC)組件諸如運算元件，包括例如，圖形處理單元(GPU)、媒體處理邏輯(例如，藉數位信號處理(DSP)組件的音訊或視訊媒體處理邏輯)、成像(或影像處理)邏輯等。如上就處理器描述的情況，其它組件可使用其個別本地記憶體(或快取記憶體)執行其任務，以使得(例如，分享)記憶體控制器及/或(例如，共用或分享)組織結構進入或維持於低功率消耗狀態，即便其它組件係於運作狀態亦復如此。
再者，當處理器係在最深的低功率消耗狀態(例如，C6或C7)中之一者時，若干解決方案可只使用一較低功率消耗狀態用於該組織結構或記憶體控制器。然而，有些情況於該處一處理器係在運作(例如，C0狀態)狀態但該處理器不要求組織結構及/或記憶體(諸如動態隨機存取記憶體(DRAM))存取，例如因本地記憶體或本地快取記憶體階層內部有足夠快取之故。據此，若干實施例可於下列情況中之一或多者期間施用：(a)處理器為運作(例如，C0狀態)及藉存取其內部/本地記憶體階層作業，例如，當處理器正在解碼音訊內容-於此種情況下，無需維持組織結構及/或記憶體控制器於運作狀態；及/或(b)處理器為運作(例如，C0狀態)及一或多個運算元件(例如，媒體、圖形、成像等)為運作及兩個從其個別內部/本地記憶體處理，例如，於視訊回放期間-再度，於此種情況下，無需維持組織結構及/或記憶體控制器於運作狀態。
因此，若干實施例可應用至下列用途中之一或多者：(1)音訊內容，例如動畫專家群層-3音訊(MP3)，回放，例如使用音訊後處理；(2)視訊內容回放及/或串流化；及/或(3)視訊內容紀錄。若干實施例針對音訊及視訊內容回放/紀錄應用在SOC層級可提供25-40%範圍的功率效益。
圖2例示依據一實施例一運算系統200之方塊圖。系統200例示駐在SOC運算系統上的各種組件的耦合，包括下列中之一或多者：處理器102、圖形邏輯202(諸如GPU、或執行對應圖形內容的指令/操作的其它邏輯)、組織結構204(其可與互連結構104及/或112相同或相似，且可包括一橋接器或晶片上網路具有控制邏輯以仲裁在一或多個SOC組件與SOC外部組件諸如主記憶體114間之資料交換)、記憶體子系統邏輯206(其可與圖2之記憶體控制器120相同或相似，於該處於一實施例中，記憶體子系統206可額外包括輸入/輸出(I/O)介面或實體層(PHY)以與一或多個外部I/O裝置通訊)、及/或邏輯複合件208(例如，包括用與相對低頻內容(例如，音訊內容)通訊的邏輯及/或用與相對低頻內容(例如，視訊內容)通訊的邏輯)。
參考圖2，例示一SOC架構於該處多個運算元件(例如，處理器102、圖形邏輯202、成像邏輯、媒體引擎等)及周邊裝置係經由(例如，共用或分享)組織結構/網路204及記憶體控制器/子系統206而耦合至主記憶體114。於一實施例中，此等運算元件(及/或其它IP邏輯區塊)於適用時接取其個別本地記憶體/快取記憶體，而在組織結構204及記憶 體控制器/子系統206上無活動。據此，組織結構204及/或記憶體控制器/子系統206可進入非運作狀態或低功率消耗狀態(由邏輯160)用以改良功率消耗及/或產熱效率。
再者，於若干實施例中，組織結構及記憶體控制器/子系統維持於運作狀態，即便當此等組件沒有活動時亦復如此，例如，為了維持至記憶體存取的延遲低及不減低敏感性工作負荷的效能。但如前述，因組織結構及記憶體控制器/子系統上的運作狀態所致，此等辦法導致SOC功率上高達45%的額外負擔。
圖3例示依據一實施例一種進入低功率消耗狀態之方法300的流程圖。方法300可用以進入低功率消耗狀態，即便處理器(例如，於SOC中)係在運作功率狀態操作時亦復如此，例如參考圖1-2之討論。於一個實施例中，參考圖1-2及圖4-6討論的各種組件可用以從事參考圖3討論的操作中之一或多者。於一實施例中，圖3之一或多個操作係在邏輯(例如，邏輯160)實現。
參考圖1-3，於操作302，判定是否檢測得進入低功率消耗狀態的一或多個條件。於若干實施例中，滿足下列條件中之一或多者(於操作302)以使得組織結構204及/或記憶體控制器/子系統206進入低功率消耗狀態(例如，由邏輯160判定或造成)：(a)閑置狀態：檢測組織結構204及/或記憶體控制器206上的閑置狀態(例如，使用進入DRAM自我再新的演算法，或否則至少部分地回應於主記憶體114進入自我再新操作)；(b)低效能需求：處理器102(及/或其它運算 元件諸如圖形邏輯202、成像邏輯、媒體引擎等)係在低效能狀態或比正常狀態更低功率消耗狀態(例如，比C0更低功率消耗狀態)操作，其可由低頻模式(LFM-諸如處理器的最低操作頻率點或電壓位準)指示；(c)運用橫跨SOC的一或多個不同硬體事件以檢測低記憶體存取階段，及補充如上(a)及(b)條件；及/或(d)運用軟體提示以補充如上(a)及(b)條件，例如，透過電源管理框架提供效能或功率需要的提示。
於操作304，運算元件(例如，處理器102、圖形邏輯202、成像邏輯、媒體引擎等)使用其本地記憶體及/或快取記憶體階層操作。於操作306，組織結構204及/或記憶體控制器/子系統206為閑置。於操作308，判定是否已經滿足操作302之該等條件中之一或多者(例如，處理器102(或另一運算元件)已經退出低功率消耗狀態及/或退出組織結構及/或記憶體控制器/子系統上的閑置)。若是，則於操作310，組織結構及/或記憶體控制器/子系統退出其個別低功率消耗狀態，及方法300恢復操作302；否則，方法300恢復操作308及等待該等條件中之一或多者的逆轉。
再者，於一行動計算裝置(諸如智慧型電話、平板、超行動個人電腦(UMPC)、膝上型電腦、超筆電TM計算裝置、智慧型手表、智慧型眼鏡等)中，高效能用途案例係朝向加速頻率，而低效能用途案例係朝向低頻模式(LFM)。下表1例示在行動計算裝置區塊追蹤的少數樣本工作負荷之頻率及記憶體頻寬特性。
從前述特徵化，顯然硬體加速情況例如在SOC上的音訊及視訊回放/紀錄可於LFM頻率運行，使用低處理器記憶體頻寬(例如，約150MB/s)。因此，有些沒有任何記憶體存取通過組織結構的長區間，例如使得組織結構及/或記憶體控制器/子系統上有足夠的閑置時間以允許組織結構/記憶體控制器/子系統有機會進入低功率狀態。為了達成此項目的，處理器在LFM頻率之一實施例係用以觸發讓(例如，共用或分享)組織結構及/或記憶體控制器/子系統進入低功率狀態的條件。
下表2摘述依據若干實施例，組織結構及記憶體控制器/子系統與其它樣本運算元件之關係。
一般而言，「S0ix」或「S0iX」係指由平台層級電源管理所達成的改良閑置功率狀態，該狀態係由事件驅動(例如，基於邏輯160、作業系統(OS)、及/或軟體應用程式輸入)而非傳統閑置功率狀態，其可由使用者驅動或基於平台已經閑置太長時間(例如，基於預先規劃時間)的決定驅動。於若干實施例中，此處討論的功率消耗狀態中之至少部分可以根據或類似根據ACPI規格(例如，修訂版5.0a，2013年11月13日)及/或UEFI規格(例如，2.4版，2013年7月公開)界定者。
針對高效能用途情況，例如，於該處處理器以加速頻率操作，可部分應用一實施例其中取決於應用效能需要，可探勘組織結構及/或記憶體控制器/子系統時鐘閘控(及/或頻率或電壓修改)的可能機會。給定前述低頻寬情況，來自窺探資料通量的任何影響也可減至最低。然而，當窺探資料通量變要緊之情況下，藉由模組屏蔽將處理器處理限於一個處理器，系統設計可解決此等議題(例如，於音訊回放)。
舉個實例，若干實施例應用至以杜比(Dolby®)音效(DS1或數位信號1)的MP3回放。音訊代碼/資料擷取階段為其使用例的關鍵能源渴求期，於該期間音訊後處理代碼(亦即DS1)係自主記憶體114(此處又稱系統DRAM)提取且全然駐在處理器內部記憶體(例如，L2快取記憶體)內部。同理，音訊資料被成批擷取及儲存於本地緩衝器以減少DRAM的存取次數。一旦代碼及資料駐在處理器的L1/L2快取記憶體中，不再需要DRAM進一步存取，直到整個緩衝器長度被處理為止(例如，針對MP3/AAC解碼器少於約35KB及針對杜比DS1音效約300KB)。因此，於此階段期間，組織結構及/或記憶體控制器/子系統被切換至低功率狀態。
於一實施例中，使用以處理器為基的解碼使用杜比DS1後處理用於MP3回放，針對SOC功率消耗的功率效果(以毫瓦(mW)表示)可達35%。於行動計算裝置(諸如前文討論者)中，功率效果不僅於百分比同時也於絕對功率消耗上 實質改良，原因在於客戶有迫切功率需求可能影響製造商的成敗輸贏。又復，當其它IP邏輯區塊(例如，GPU、成像邏輯、媒體邏輯等)係處理來自其本地記憶體/快取記憶體階層的資料時，此等實施例可擴延至此等邏輯區塊。又，前文討論之條件中例示的類似技術可連同基於目標產品區塊及運算元件需要修改的其它條件使用。
圖4例示依據一實施例一運算系統400的方塊圖。運算系統400可包括透過一互連網路(或匯流排)404通訊的一或多個中央處理單元(CPU)402或處理器。處理器402可包括通用處理器、網路處理器(其處理透過電腦網路403通訊的資料)、應用程式處理器(諸如蜂巢式行動電話、智慧型電話等中使用者)、或其它類型的處理器(包括精簡指令集電腦(RISC)處理器或複雜指令集電腦(CISC))。可運用各型電腦網路403包括有線網路(例如，乙太網路、十億位元網路、光纖網路等)或無線網路(諸如蜂巢式、3G(第三代蜂巢式行動電話技術或第三代無線格式(UWCC))、4G(第四代(無線/行動通訊))、低電力內嵌式(LPE)等)。再者，處理器402可具有單或多核心設計。具有多核心設計的處理器402可將不同類型的處理器核心整合在相同積體電路(IC)晶粒上。又，具有多核心設計的處理器402可實施為對稱性或非對稱性多處理器。
於一實施例中，處理器402中之一或多者可與圖1之處理器102相同或相似。舉例言之，處理器402中之一或多者可包括核心106及/或快取記憶體108中之一或多者。又，參考圖1-3討論的操作可由系統400之一或多個組件執行。
一晶片組406也可與互連網路404通訊。晶片組406可包括一圖形記憶體控制中樞器(GMCH)408。GMCH 408可包括與記憶體114通訊的一記憶體控制器410(於各種實施例中，其可與圖1之記憶體控制器120及/或圖2之記憶體子系統206相同或相似)。系統400也可包括於各種位置(諸如圖4中顯示者，但可於系統400內的其它位置(圖中未顯示))的邏輯160。記憶體114可儲存資料，包括由CPU 402或涵括於運算系統400中之任何其它裝置執行的指令序列。於本發明之一個實施例中，記憶體114可包括一或多個依電性/非依電性儲存(或記憶體)裝置諸如隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、或其它類型的儲存裝置諸如硬碟、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、磁阻式隨機存取記憶體(MRAM)、快閃記憶體、自旋矩轉移隨機存取記憶體(STTRAM)、電阻式隨機存取記憶體、3D交叉點記憶體(諸如相變記憶體(PCM))、附有NAND/NOR記憶體的固態驅動裝置(SSD)等。額外裝置可透過互連網路404通訊，諸如多個CPU及/或多個系統記憶體。
GMCH 408也可包括一圖形介面414其與一圖形加速器416通訊。於一個實施例中，圖形介面414可透過加速圖形埠(AGP)或周邊組件互連(PCI)(或PCI快速(PCIe)介面)與圖形加速器416通訊。於一實施例中，一顯示器裝置417(諸如平板顯示器、觸控螢幕等)可透過例如一信號轉換器而與圖形介面414通訊，該信號轉換器將儲存於一儲存裝 置諸如視訊記憶體或系統記憶體內的一影像之一數位表示型態轉譯成由該顯示器解譯與顯示的顯示信號。由顯示裝置產生的顯示信號，在由顯示器裝置417解譯及隨後顯示在顯示器裝置417上之前，可通過各種控制裝置。
一中樞器介面418可允許GMCH 408與輸入/輸出控制中樞器(ICH)420通訊。ICH 420可給與運算系統400通訊的I/O裝置提供一介面。ICH 420可經由一周邊橋接器(或控制器)424而與一匯流排422通訊，諸如周邊組件互連(PCI)橋接器、通用串列匯流排(USB)控制器、或其它類型的周邊橋接器或控制器。橋接器424可提供CPU 402與周邊裝置間之一資料路徑。可運用其它類型的拓樸結構。又，多個匯流排例如可透過多個橋接器或控制器而與ICH 420通訊。再者，於各種實施例中，與ICH 420通訊的其它周邊裝置可包括整合式驅動電子裝置(IDE)或小型電腦系統介面(SCSI)硬碟驅動裝置、USB埠、鍵盤、滑鼠、並列埠、串列埠、軟碟驅動裝置、數位輸出支援(例如，數位視訊介面(DVI))、或其它裝置。
匯流排422可與一音訊裝置426、一或多個碟片驅動裝置428、及一網路介面裝置430(其例如透過有線或無線介面而與電腦網路403通訊)通訊。如圖顯示，網路介面裝置430可耦合至一天線431用以與電腦網路403無線地通訊(例如，透過美國電機及電子工程師學會(IEEE)802.11介面(包括IEEE 802.11a/b/g/n等)、蜂巢式介面、3G、4G、LPE等)。其它裝置可透過匯流排422通訊。又，於若干實施例 中，各種組件(諸如網路介面裝置430)可與GMCH 408通訊。此外，處理器402及GMCH 408可組合而形成單一晶片。又復，於其它實施例中，圖形加速器416可涵括於GMCH 408內部。
又復，運算系統400可包括依電性及/或非依電性記憶體(或儲存裝置)。舉例言之，非依電性記憶體可包括下列中之一或多者：唯讀記憶體(ROM)、可規劃ROM(PROM)、可抹除PROM(EPROM)、電氣EPROM(EEPROM)、碟片驅動裝置(例如，428)、軟碟、光碟ROM(CD-ROM)、數位影音碟(DVD)、快閃記憶體、磁光碟、或能夠儲存電子資料(例如，包括指令)的其它類型的非揮發性機器可讀取媒體。
圖5例示依據一實施例配置成點對點(PtP)配置的一運算系統500。更明確言之，圖5顯示一系統於該處處理器、記憶體、及輸入/輸出裝置係藉多個點對點介面互連。參考圖1-4討論的操作可由系統500的一或多個組件進行。
如圖5中例示，系統500可包括數個處理器，但為求清晰其中只顯示兩個，處理器502及504。處理器502及504可各自包括一本地記憶體控制器中樞器(MCH)506及508以使其能與記憶體510及512通訊。記憶體510及/或512可儲存各種資料，諸如參考圖1及/或圖4之記憶體114討論者。又，於若干實施例中，MCH 506及508可包括圖1-3之記憶體控制器120(及/或記憶體子系統206)及/或邏輯160。
於一實施例中，處理器502及504可以是參考圖4討論的處理器402中之一者。處理器502及504可分別地使用點對點(PtP)介面電路516及518而透過PtP介面514交換資料。 又，處理器502及504可使用點對點介面電路526、528、530、及532透過個別PtP介面522及524而各自與一晶片組520交換資料。晶片組520可例如，使用PtP介面電路537透過一高效能圖形介面536而與一高效能圖形電路534交換資料。如參考圖4討論，於若干實施例中，圖形介面536可耦合至一顯示裝置(例如，顯示器417)。
如圖5中顯示，圖1之核心106及/或快取記憶體108中之一或多者可位在處理器502及504內部。然而，其它實施例可存在於圖5之系統500內部的其它電路、邏輯單元、或裝置。又復，其它實施例可分散遍布圖5中例示的數個電路、邏輯單元、或裝置。
晶片組520可使用一PtP介面電路541與一匯流排540通訊。匯流排540可具有與其通訊的一或多個裝置，諸如匯流排橋接器542及I/O裝置543。透過一匯流排544，匯流排橋接器542可與其它裝置通訊，諸如鍵盤/滑鼠545、通訊裝置546(諸如數據機、網路介面裝置、或其它通訊裝置其可與電腦網路403通訊，如參考網路介面裝置430討論，例如包括透過天線431通訊)、音訊I/O裝置、及/或資料儲存裝置548。資料儲存裝置548可儲存代碼549其可由處理器502及/或504執行。
於若干實施例中，此處討論之組件中之一或多者可在單晶片系統(SOC)裝置上實施。圖6例示依據一實施例一SOC封裝的方塊圖。如圖6中例示，SOC 602包括一或多個中央處理單元(CPU)核心620、一或多個圖形處理單元 (GPU)核心630、一輸入/輸出(I/O)介面640、及該記憶體控制器/子系統206。SOC封裝602之各種組件可耦合至互連結構或匯流排，諸如此處參考其它圖式討論的組織結構204。又，SOC封裝602可包括更多或更少的組件，諸如此處參考其它圖式之討論。又，SOC封裝602之各個組件可包括一或多個其它組件，諸如此處參考其它圖式之討論。於一個實施例中，SOC封裝602(及其組件)係設在一積體電路(IC)晶粒上，例如，其係封裝成單一半導體裝置。
如於圖6中例示，SOC封裝602透過記憶體控制器/子系統206的介面或(PHY)耦合至主記憶體114(其係在SOC封裝602外部)。於一實施例中，記憶體114(或其部分)能夠整合至SOC封裝602上。
I/O介面640，例如可透過一互連結構及/或匯流排諸如此處參考其它圖式討論者，而耦合至一或多個I/O裝置670。I/O裝置670可包括鍵盤、滑鼠、觸控板、顯示器、影像/視訊擷取裝置(諸如相機或攝影機/視訊紀錄器)、觸控螢幕、揚聲器等中之一或多者。又復，於一實施例中，SOC封裝602可包括/整合邏輯160。另外，邏輯160可設在SOC封裝602外部(亦即呈一離散邏輯)。
下列實例係有關於進一步實施例。實施例1包括一種設備其包含：邏輯，其中至少部分係以硬體方式，該邏輯用以使得一組織結構及一記憶體控制器至少部分地回應於該組織結構及該記憶體控制器為閑置及當耦合至該組織結構及該記憶體控制器的一運算元件係於運作狀態時的 一個判定而進入一低功率消耗狀態。實施例2包括實施例1之設備，其中該運作狀態係包含一操作狀態其中該運算元件係藉存取該運算元件之一本地記憶體或快取記憶體而非存取一主記憶體而執行一或多個操作。實施例3包括實施例2之設備，其中一單晶片系統(SOC)積體電路係包含該邏輯、該組織結構、及該記憶體控制器，其中該主記憶體係在該SOC外部。實施例4包括實施例2之設備，其中該邏輯係使得該組織結構及該記憶體控制器至少部分地回應於該主記憶體進入一自我再新操作而進入該低功率消耗狀態。實施例5包括實施例1之設備，其中一單晶片系統積體電路係包含該邏輯、該組織結構、及該記憶體控制器。實施例6包括實施例1之設備，其中該運算元件係包含下列中之一或多者：具有一或多個處理器核心之一處理器、一圖形處理單元、影像處理邏輯、或媒體處理邏輯。實施例7包括實施例1之設備，其中於一SOC積體電路上的一記憶體子系統係包含該記憶體控制器及一實體輸入/輸出介面。實施例8包括實施例1之設備，其中該邏輯係使得該組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中一或多個硬體事件的出現而進入該低功率消耗狀態。實施例9包括實施例1之設備，其中該邏輯係使得該組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中一或多個軟體提示的出現而進入該低功率消耗狀態。
實施例10包括一種方法包含：使得一組織結構及一記憶體控制器至少部分地回應於該組織結構及該記憶體 控制器為閑置及當耦合至該組織結構及該記憶體控制器的一運算元件係於運作狀態時的一個判定而進入一低功率消耗狀態。實施例11包括實施例10之方法，其中該運作狀態包含一操作狀態其中該運算元件係藉存取該運算元件之一本地記憶體或快取記憶體而非存取一主記憶體而執行一或多個操作。實施例12包括實施例11之方法，其進一步包含使得該組織結構及該記憶體控制器至少部分地回應於該主記憶體進入一自我再新操作而進入該低功率消耗狀態。實施例13包括實施例11之方法，其進一步包含透過一實體輸入/輸出介面耦合該記憶體控制器至該主記憶體。實施例14包括實施例10之方法，其進一步包含使得該組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中一或多個硬體事件的出現而進入該低功率消耗狀態。實施例15包括實施例10之方法，其進一步包含使得該組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中一或多個軟體提示的出現而進入該低功率消耗狀態。
實施例16包括一種電腦可讀取媒體，其包含一或多個指令其當在一處理器上執行時組配該處理器而執行一或多個操作用以：使得一組織結構及一記憶體控制器至少部分地回應於該組織結構及該記憶體控制器為閑置及當耦合至該組織結構及該記憶體控制器的一運算元件係於運作狀態時的一個判定而進入一低功率消耗狀態。實施例17包括實施例16之電腦可讀取媒體，其中該運作狀態包含一操作狀態其中該運算元件係藉存取該運算元件之一本地記憶 體或快取記憶體而非存取一主記憶體而執行一或多個操作。實施例18包括實施例16之電腦可讀取媒體，其進一步包含一或多個指令其當於該處理器上執行時組配該處理器用以執行一或多個操作使得該組織結構及該記憶體控制器至少部分地回應於該主記憶體進入一自我再新操作而進入該低功率消耗狀態。實施例19包括實施例16之電腦可讀取媒體，其進一步包含一或多個指令其當於該處理器上執行時組配該處理器用以執行一或多個操作使得該組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中一或多個硬體事件的出現而進入該低功率消耗狀態。實施例20包括實施例16之電腦可讀取媒體，其進一步包含一或多個指令其當於該處理器上執行時組配該處理器用以執行一或多個操作使得該組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中一或多個軟體提示的出現而進入該低功率消耗狀態。
實施例21包括一種運算系統包含：記憶體，其用以儲存要由在一SOC積體電路裝置上的一或多個處理器核心所存取之資料，其中該記憶體係在該SOC積體電路裝置外部；該SOC積體電路裝置用以包含一組織結構、耦合至該記憶體的一記憶體控制器、及邏輯，該邏輯之至少一部分係以硬體方式，該邏輯用以使得一組織結構及一記憶體控制器至少部分地回應於該組織結構及該記憶體控制器為閑置及當該等一或多個處理器核心之一或多者係於一運作狀態時的一個判定而進入一低功率消耗狀態。實施例22包 括實施例21之系統，其中該運作狀態係包含一操作狀態其中該等處理器核心中之至少一者係藉存取該運算元件之一本地記憶體或快取記憶體而非存取該記憶體而執行一或多個操作。實施例23包括實施例21之系統，其中該邏輯係使得該組織結構及該記憶體控制器至少部分地回應於該記憶體進入一自我再新操作而進入該低功率消耗狀態。實施例24包括實施例21之系統，其中於一SOC積體電路上的一記憶體子系統係包含該記憶體控制器及一實體輸入/輸出介面。實施例25包括實施例21之系統，其中該邏輯係使得該組織結構及該記憶體控制器至少部分地回應於下列中之一或多者而進入該低功率消耗狀態：於一SOC積體電路中一或多個硬體事件的出現或於一SOC積體電路中一或多個軟體提示的出現。
實施例26包括一種設備包括用以執行於前述任一實施例中陳述之方法。
實施例27包括機器可讀取媒體包括機器可讀取指令，其當執行時用以具體實施於前述任一實施例中陳述之方法或實現於前述任一實施例中陳述之設備。
於各種實施例中，前文例如參考圖1-6討論的操作可具體實施為硬體(例如，電路)、軟體、韌體、微代碼、或其組合，其可提供為一電腦程式產品，例如包括一具體有形的(例如，非暫態)機器可讀取或電腦可讀取媒體具有指令(或軟體程序)儲存於其上用以規劃一電腦而執行此處討論之一處理。又，「邏輯」一詞可包括例如，軟體、硬體、 或軟體與硬體之組合。機器可讀取媒體可包括一儲存裝置諸如參考圖1-6討論者。
此外，此等具體有形的電腦可讀取媒體可被下載為一電腦程式產品，其中該程式可藉由資料信號(諸如呈載波或其它傳播媒體)透過一通訊鏈路(例如，匯流排、數據機、或網路連結)而自一遠端電腦(例如，伺服器)移轉給一請求電腦(例如，客戶)。
於說明書中述及「一個實施例」或「一實施例」表示連結該實施例描述的特定特色、結構、或特性可涵括於至少一個具體實施例中。片語「於一個實施例中」出現於說明書中各處可以或可非全部皆係指相同的實施例。
又，於詳細說明部分及申請專利範圍中，可使用術語「耦合」及「連結」連同其衍生詞。於若干實施例中，「連結」可用以指示二或多個元件係彼此直接實體或電氣接觸。「耦合」可表示二或多個元件係直接實體或電氣接觸。然而，「耦合」也可表示二或多個元件可能並非為彼此直接接觸，但仍可彼此協作或互動。
如此，雖然已經以結構特色及/或方法動作的特定語言描述實施例，但須瞭解本案所請主旨可不僅限於所描述的特定特色或動作。反而，該等特定特色或動作係揭示為執行本案所請主旨之樣本形式。

Claims (21)

  1. 一種用以致能低電力狀態之設備，其包含：邏輯組件，其中至少部分係以硬體方式實現，該邏輯組件用以使得一互連組織結構及一記憶體控制器至少部分地回應於該互連組織結構及該記憶體控制器為閑置及當耦合至該互連組織結構及該記憶體控制器的一運算元件係於一運作狀態時的一個判定而進入一低功率消耗狀態，其中該運作狀態係要包含一操作狀態，於該操作狀態中該運算元件係藉存取該運算元件之一本地記憶體或快取記憶體而非存取一主記憶體而執行一或多個操作。
  2. 如請求項1之設備，其中一單晶片系統(SOC)積體電路係要包含該邏輯組件、該互連組織結構、及該記憶體控制器，其中該主記憶體係在該SOC外部。
  3. 如請求項1之設備，其中該邏輯組件係要使得該互連組織結構及該記憶體控制器至少部分地回應於該主記憶體進入一自我再新操作而進入該低功率消耗狀態。
  4. 如請求項1之設備，其中一單晶片系統積體電路係要包含該邏輯組件、該互連組織結構、及該記憶體控制器。
  5. 如請求項1之設備，其中該運算元件係要包含下列中之一或多者：具有一或多個處理器核心之一處理器、一圖形處理單元、影像處理邏輯組件、或媒體處理邏輯組件。
  6. 如請求項1之設備，其中於一SOC積體電路上的一記憶體子系統係要包含該記憶體控制器及一實體輸入/輸出介面。
  7. 如請求項1之設備，其中該邏輯組件係要使得該互連組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中之一或多個硬體事件的出現而進入該低功率消耗狀態。
  8. 如請求項1之設備，其中該邏輯組件係要使得該互連組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中之一或多個軟體提示的出現而進入該低功率消耗狀態。
  9. 一種用以降低功率消耗的方法，其包含：使得一互連組織結構及一記憶體控制器至少部分地回應於該互連組織結構及該記憶體控制器為閑置及當耦合至該互連組織結構及該記憶體控制器的一運算元件係於一運作狀態時的一個判定而進入一低功率消耗狀態，其中該運作狀態包含一操作狀態，於該操作狀態中該運算元件係藉存取該運算元件之一本地記憶體或快取記憶體而非存取一主記憶體而執行一或多個操作。
  10. 如請求項9之方法，其進一步包含使得該互連組織結構及該記憶體控制器至少部分地回應於該主記憶體進入一自我再新操作而進入該低功率消耗狀態。
  11. 如請求項9之方法，其進一步包含透過一實體輸入/輸出介面將該記憶體控制器耦合至該主記憶體。
  12. 如請求項9之方法，其進一步包含使得該互連組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中之一或多個硬體事件的出現而進入該低功率消耗狀態。
  13. 如請求項9之方法，其進一步包含使得該互連組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中之一或多個軟體提示的出現而進入該低功率消耗狀態。
  14. 一種電腦可讀取媒體，其包含一或多個指令，當該等指令在一處理器上執行時組配該處理器而執行一或多個操作用以：使得一互連組織結構及一記憶體控制器至少部分地回應於該互連組織結構及該記憶體控制器為閑置及當耦合至該互連組織結構及該記憶體控制器的一運算元件係於一運作狀態時的一個判定而進入一低功率消耗狀態，其中該運作狀態包含一操作狀態，於該操作狀態中該運算元件係藉存取該運算元件之一本地記憶體或快取記憶體而非存取一主記憶體而執行一或多個操作。
  15. 如請求項14之電腦可讀取媒體，其進一步包含一或多個指令，當該等指令於該處理器上執行時組配該處理器用以執行一或多個操作來使得該互連組織結構及該記憶體控制器至少部分地回應於該主記憶體進入一自我再新操作而進入該低功率消耗狀態。
  16. 如請求項14之電腦可讀取媒體，其進一步包含一或多個指令，當該等指令於該處理器上執行時組配該處理器用以執行一或多個操作來使得該互連組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中之一或多個硬體事件的出現而進入該低功率消耗狀態。
  17. 如請求項14之電腦可讀取媒體，其進一步包含一或多個指令，當該等指令於該處理器上執行時組配該處理器用以執行一或多個操作來使得該互連組織結構及該記憶體控制器至少部分地回應於一SOC積體電路中之一或多個軟體提示的出現而進入該低功率消耗狀態。
  18. 一種用以致能低電力狀態之系統，其包含：記憶體，其用以儲存要由在一SOC積體電路裝置上的一或多個處理器核心所存取之資料，其中該記憶體係在該SOC積體電路裝置之外部；該SOC積體電路裝置，其要包含一互連組織結構、耦合至該記憶體的一記憶體控制器、及邏輯組件，該邏輯組件之至少一部分係以硬體方式實現，該邏輯組件用以使得該互連組織結構及該記憶體控制器至少部分地回應於該互連組織結構及該記憶體控制器為閑置及當耦合至該互連組織結構及該記憶體控制器的該等一或多個處理器核心之一或多者係於一運作狀態時的一個判定而進入一低功率消耗狀態，其中該運作狀態係要包含一操作狀態，於該操作狀態中該等一或多個處理器核心中之至少一者係藉存取該等一或多個處理器核心中之至少一者之一本地記憶體或快取記憶體而非存取該記憶體而執行一或多個操作。
  19. 如請求項18之系統，其中該邏輯組件係要使得該互連組織結構及該記憶體控制器至少部分地回應於該記憶體進入一自我再新操作而進入該低功率消耗狀態。
  20. 如請求項18之系統，其中於該SOC積體電路上的一記憶體子系統係要包含該記憶體控制器及一實體輸入/輸出介面。
  21. 如請求項18之系統，其中該邏輯組件係要使得該互連組織結構及該記憶體控制器至少部分地回應於下列中之一或多者而進入該低功率消耗狀態：於一SOC積體電路中之一或多個硬體事件的出現，或於一SOC積體電路中之一或多個軟體提示的出現。
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