TWI564684B - 一般主機控制器延遲方法及設備 - Google Patents

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邦尼斯 古柏
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Description

一般主機控制器延遲方法及設備
本發明之揭示係大致有關電子學之領域。更具體而言，某些實施例係有關一般主機控制器延遲方法及設備。
當行動計算裝置變得更常見時，系統設計者的一個主要目標是減少功率消耗，以便諸如可實現較長的電池使用時間及較少的熱量產生等的效果。然而，當涉及電腦系統的各種組件中之功率消耗減少時，系統設計者通常必須依賴自管制此類組件的操作時序的預定義標準所得到的資訊，以便保證正確性。因此，一組件是否能夠進入一較低功率消耗狀態且仍然維持正確性可能直接取決於是否已針對該組件而預定義了(諸如與時序要求有關的)一標準。
此外，雖然能量效率(energy efficiency)對現代的小形狀因數(form factor)行動計算裝置是重要的，但是能量效率對較大的系統也是重要的，這部分地是因為較高的功率消耗可能增加熱量產生。過量的熱可能損及電腦系統的組件。此外，較高的功率利用可能增加諸如行動計算 裝置中之電池電量消耗，因而又減少了行動裝置在需要重新充電之前可操作的時間。額外的功率消耗可能又需要使用可能較重的較大電池。較重的電池將減少行動計算裝置的便攜性或可用性。
161‧‧‧主機控制器
162‧‧‧裝置
100、400、500‧‧‧計算系統
102、102-1-102-N、402、502、504‧‧‧處理器
104、112、404、422、540、544‧‧‧匯流排或互連網路
106、106-1-106-M‧‧‧核心
108‧‧‧共用快取記憶體
110‧‧‧路由器
114、412、510、512、660‧‧‧記憶體
116、116-1‧‧‧第1階快取記憶體
160‧‧‧邏輯
170‧‧‧電源管理邏輯
403、503‧‧‧電腦網路
406、520‧‧‧晶片組
408‧‧‧圖形及記憶體控制中心
410、642‧‧‧記憶體控制器
414、536‧‧‧圖形介面
416‧‧‧顯示裝置
418‧‧‧控制中心介面
420‧‧‧輸入/輸出控制中心
424‧‧‧周邊裝置橋接器
426‧‧‧音訊裝置
428‧‧‧磁碟機
430‧‧‧網路介面裝置
506、508‧‧‧記憶體控制中心
514、522、524‧‧‧點對點介面
516、518、526、528、530、532、537、541‧‧‧點對點介面電路
534‧‧‧圖形電路
542‧‧‧匯流排橋接器
543、670‧‧‧輸入/輸出裝置
545‧‧‧鍵盤/滑鼠
546‧‧‧通訊裝置
547‧‧‧音訊輸入/輸出裝置
548‧‧‧資料儲存裝置
549‧‧‧程式碼
602‧‧‧系統單晶片
620‧‧‧中央處理單元核心
630‧‧‧圖形處理單元核心
640‧‧‧輸入/輸出介面
已參照各附圖而提供了詳細說明。在該等圖式中，參考編號的最左數字識別了該參考編號首次出現的圖式。不同圖式中之相同的參考編號被用於指示類似的或相同的項目。
第1及4-6圖示出可被用於實施本發明所述的各實施例的計算系統的實施例之方塊圖。
第2圖示出根據一實施例而實施漸次延遲報告的邏輯之一狀態圖。
第3圖根據一實施例而示出以控制器閒置時間的一函數之方式提供的一延遲資訊圖。
【發明內容及實施方式】
在下文的說明中，述及了許多特定細節，以便提供對各實施例的徹底了解。然而，可在沒有這些特定細節的情形下實施各實施例。在其他的情形中，並未詳述習知的方法、程序、組件、及電路，以便不會模糊了特定實施例。此外，可使用諸如積體半導體電路("硬體")、被組織成一或多個程式之電腦可讀取的指令("軟體")、或硬體及 軟體的某一組合等的各種方式執行各實施例之各種觀點。為了本發明揭示之目的，提及"邏輯"時，將意指硬體、軟體、韌體、或以上各項之某一組合。
某些實施例提供了經由一般主機控制器延遲報告而決定(一計算系統中之一或多個裝置之)延遲資訊。為了保證正確的操作，必須符合某些延遲要求。各別的裝置的這些延遲要求通常是不同的。此外，某些實施例依賴預定義標準來決定裝置延遲資訊。然而，可能不必然存在所有裝置的此種預定義標準，或者某些裝置可能能夠以超越標準要求之方式操作。為了達到此一目的，一實施例利用邏輯偵測來自控制對一或多個裝置的存取的一主機控制器的對應於該一或多個裝置之延遲資訊。該邏輯可回應該主機控制器啟動的一或多個交易而偵測該延遲資訊。
在本發明的說明中，"主機控制器"通常意指用於控制/閘控一計算系統(諸如參照第1及4-6圖所述之計算系統)的組件對一或多個裝置(諸如第1圖之裝置162)的存取之邏輯(例如，第1圖之控制器161)。此外，在本發明的說明中，"延遲資訊"通常意指一裝置或主機控制器可容忍的自其要求移動資料或訊息算起到該系統允許該要求為止之延遲量。在某些例子(例如，一網路連結裝置)中，該延遲資訊可以是連接速度及內部緩衝的一函數，或者在其他裝置(例如，儲存器)之例子中，該延遲資訊可以只是基於如何利用該裝置及/或多久前使用過該裝置之一效能限制。可漸次循環一些睡眠延遲值，以便決定諸如 只要主機控制器保持在非現用/閒置狀態之愈來愈深之延遲值。該延遲資訊被報告給(本說明書中將進一步說明的)一或多個實體，以便容許有在效能與功率消耗減少/能量效率之間取捨的更大彈性。
在某些實施例中，本發明所述的功率消耗狀態中之至少某些功率消耗狀態可根據或類似於在2011年12月發佈的先進組態及電源介面(Advanced Configuration and Power Interface；簡稱ACPI)規格第5版之下界定的那些功率消耗狀態。例如，L0通常可意指正常操作模式，L1可意指一睡眠模式，L2可意指一較深睡眠模式，其他依此類推。
本發明所述的技術可被用於任何類型的具有一些功率消耗設定值之計算系統，例如，可被用於參照第1及4-6圖所述的系統(該等系統可包括智慧型手機、平板電腦、膝上型電腦、超級行動個人電腦(Ultra-Mobile Personal Computer；簡稱UMPC)、及超輕薄筆記本電腦等的系統。更具體而言，第1圖示出根據一實施例的一計算系統100之一方塊圖。該系統100可包含一或多個處理器102-1至102-N(在本說明書中通常被稱為"該等處理器102"或"處理器102")。該等處理器102可經由一互連網路或匯流排104而通訊。每一處理器可包含各種組件，而為了清晰，只參照處理器102-1而說明該等組件中之某些組件。因此，每一其餘的處理器102-2至102-N可包含與參照處理器102-1所述的該等組件相同的或類似的組件。
在一實施例中，處理器102-1可包含一或多個處理器核心106-1至106-M(在本說明書中被稱為"該等核心106"或被更一般性地稱為"核心106")、一共用快取記憶體108、及/或一路由器110。可在一積體電路(Integrated Circuit；簡稱IC)單晶片上實施該等處理器核心106。此外，該晶片可包含一或多個共用及/或私有快取記憶體(諸如快取記憶體108)、匯流排或互連(諸如匯流排或互連網路112)、記憶體控制器(諸如參照第4-6圖所述的那些記憶體控制器)、或其他組件。
在一實施例中，路由器110可被用於在處理器102-1及/或系統100的各種組件之間進行通訊。此外，處理器102-1可包含一個以上的路由器110。此外，許多的路由器110可進行通訊，以便能夠執行處理器102-1之內或之外的各種組件間之資料路由。
共用快取記憶體108可儲存處理器102-1的一或多個組件(諸如該等核心106)使用之資料(例如，其中包括指令)。例如，共用快取記憶體108可在本地緩衝儲存一記憶體114中儲存之資料，以供處理器102的各組件之較快速存取。在一實施例中，快取記憶體108可包括一中階快取記憶體(諸如一第2階(L2)、一第3階(L3)、一第4階(L4)、或其他階的快取記憶體)、一最後一階快取記憶體(Last Level Cache；簡稱LLC)、及/或以上各項之組合。此外，處理器102-1之各種組件可經由一匯流排(例如，匯流排112)及/或一記憶體控制器或控制中心 而直接與共用快取記憶體108通訊。如第1圖所示，在某些實施例中，該等核心106中之一或多個核心可包含一第1階(L1)快取記憶體116-1(在本說明書中通常被稱為L1快取記憶體116)。
在一實施例中，邏輯160偵測來自主機控制器161的(與一或多個裝置162有關之)延遲資訊(例如，可以將於下文中參照第2-4圖所述的漸次之方式)。邏輯160將被偵測的延遲資訊傳送到諸如一電源管理(Power Management；簡稱PM)邏輯170、作業系統(Operating System；簡稱OS)、一或多個裝置驅動程式、及一或多個應用軟體等的該系統之其他組件，以便遵循根據該被偵測的延遲資訊而決定之延遲要求，而維持操作正確性。例如，邏輯160可容許對個別裝置的延遲資訊進行動態調整(例如，不論是否存在一預定義標準)。此外，可至少部分地根據自PM邏輯170、OS、一或多個裝置驅動程式、及/或一或多個應用軟體(例如，其中該OS、及/或一或多個應用軟體、及/或一或多個裝置驅動程式可被儲存在記憶體114中)得到的延遲值而(諸如由邏輯160)實現功率消耗控制。在一實施例中，由一主機控制器(諸如邏輯161)提供延遲資訊，且並不由一裝置(諸如一或多個裝置162)直接啟動延遲資訊交易，而是經由該裝置的主機控制器啟動延遲資訊交易。一或多個裝置可包括參照第1-6圖所述的任何組件，其中包括諸如嵌入式多媒體卡(embedded Multimedia Card；簡稱eMMC)、序列先進 技術連接(Serial Advanced Technology Attachment；簡稱SATA)、及/或通用快閃儲存(Universal Flash Storage；簡稱UFS)儲存裝置。此外，可在第1圖所示的那些位置以外的其他位置上(例如，在核心106之內，被直接耦合到互連104，其他依此類推)提供邏輯160及/或170。
第2圖示出根據一實施例而實施漸次延遲報告之一狀態圖。在一實施例中，第1圖之邏輯160根據第2圖之該狀態圖而操作。如圖所示，邏輯160追蹤一或多個裝置控制器161，且只要該一或多個主機控制器161保持在非現用/閒置狀態，則邏輯160漸次循環被報告(給諸如該平台中之電源管理(PM)邏輯170)的一些愈來愈深之延遲值。當一或多個主機控制器161在較長的時間中處於閒置狀態時，可(由諸如晶片供應商、系統開發者、或使用者等人)以軟體提供該等延遲值，以便更有彈性地在能量效率與效能之間取捨。
一般而言，延遲容忍報告(Latency Tolerance Reporting；簡稱LTR)可被用於報告經由一主機控制器(例如，控制器161)而被耦合的一或多個終端裝置(諸如一或多個裝置162)之服務延遲要求。此種方式又可在不影響功能及/或效能的情形下進行電源管理(例如，經由PM邏輯170)。此外，雖然第2圖示出LTR值(該等LTR值可與快速週邊組件互連(Peripheral Component Interconnect express；簡稱PCIe)相關聯)的使用，但是亦可根據諸如通用序列匯流排(Universal Serial Bus；簡 稱USB)支援的延遲容忍傳訊(Latency Tolerance Messaging；簡稱LTM)機制(例如，根據2008年11月發佈的USB 3.0規格)等的其他顯式延遲報告機制，或根據諸如USB 2.0支援的連接電源管理(Link Power Management；簡稱LPM)機制(例如，根據2007年7月16日發佈的USB 2.0規格之USB2.0連接電源管理增編工程改變通知、以及2011年10月11日發佈的USB 2.0 ECN之勘誤表：連接電源管理(LPM)-7/2007、以及序列先進技術連接(SATA)連接狀態等的隱式方式，而應用該等實施例。一替代的方法包括：使一裝置驅動程式寫到一些晶片組專有暫存器(例如，序列資料輸入/輸出(Serial Data Input/Output；簡稱SDIO)暫存器。此外，某些實施例可適用於eMMC、SATA、及/或UFS儲存裝置。
請參閱第2圖，一旦(被設定為T0)的閒置計時器到期，則自階段202(LTR為L0，且閒置計時器被設定為T0，請注意，第2圖下方的表根據某些實施例而示出一些樣本的T及L值)移到階段204。在階段204上，LTR被設定為L1，且閒置計時器被設定為L1。如果該控制器(例如，主機控制器161)變為現用狀態，則進入階段202。如果該控制器在階段204上保持為非現用狀態，則一旦(被設定為L1之)該閒置計時器到期，將進入階段206。根據第2圖下方以表格式所示之值而在第2圖所示之階段206-210中重複該程序。在一實施例中，所示之該 等時序值有一用於選擇時間的單位之乘數(例如，000=微秒、001=毫秒、010=百毫秒、011=秒)以及一值(例如，10位元)。該延遲值被編程為以微秒為單位的32位元，且沒有乘數。因此，當該主機控制器保持在閒置狀態時，(藉由在階段202-210中連續地處理而)漸次地增加該等延遲值，因而可實現愈來愈深的睡眠狀態，且/或提供彈性，因而容許軟體提供(諸如來自晶片供應商、系統開發者、或使用者等人的)該等延遲值，而更有彈性地在能量效率與效能之間取捨。
第3圖根據一實施例而示出以控制器閒置時間的一函數之方式提供的一延遲資訊圖。如圖所示，當閒置時間值增加時(例如，在自T0至T3的四個漸次步驟中)，Lx值增加，而指示較高的延遲(例如，LTR)值。因此，當該一或多個主機控制器161在較長的時間中閒置時(第3圖中之閒置時間增加)，可(諸如由晶片供應商、系統開發者、或使用者等人)以軟體提供該等延遲值，而更有彈性地在能量效率與效能之間取捨。
第4圖示出根據一實施例的一計算系統400之一方塊圖。計算系統400可包含經由一互連網路(或匯流排)404而通訊之一或多個中央處理單元(Central Processing Unit；簡稱CPU)402或處理器。該等處理器402可包括一般用途處理器、(處理經由一電腦網路403而傳送的資料之)網路處理器、或其他類型的處理器(其中包括精簡指令集電腦(Reduced Instruction Set Computer；簡稱 RISC)處理器或複雜指令集電腦(Complex Instruction Set Computer；簡稱CISC)處理器。
此外，該等處理器402可具有單核心或多核心設計。多核心設計的該等處理器402可將不同類型的處理器核心整合在相同的積體電路(IC)晶粒中。此外，可將具有多核心設計的處理器402實施為對稱或非對稱多處理器。在一實施例中，該等處理器402中之一或多個處理器402可相同於或類似於第1圖之該等處理器102。例如，系統400的一或多個組件可包括(例如，如第4圖所示的)邏輯160或參照第1-3圖所述的其他組件。此外，可由系統400的一或多個組件執行參照第1-3圖所述的該等操作。
一晶片組406亦可與互連網路404通訊。晶片組406可包含一圖形及記憶體控制中心(Graphics and Memory Control Hub；簡稱GMCH)408。GMCH 408可包含一記憶體控制器410，該記憶體控制器410與一記憶體412通訊(該記憶體412可相同於或類似於第1圖之記憶體114)。記憶體412可儲存其中包括可被CPU 402或計算系統400中包含的任何其他裝置執行的指令序列之資料。在一實施例中，記憶體412可包括諸如隨機存取記憶體(Random Access Memory；簡稱RAM)、動態隨機存取記憶體(Dynamic RAM；簡稱DRAM)、同步動態隨機存取記憶體(Synchronous DRAM；簡稱SDRAM)、靜態隨機存取記憶體(Static RAM；簡稱SRAM)、或其他類型的儲存裝置等的一或多個揮發性儲存器(或記憶體)裝 置。亦可使用諸如硬碟機等的非揮發性記憶體。諸如多個CPU及/或多個系統記憶體等的額外的裝置可經由互連網路404而通訊。
GMCH 408亦可包含與一顯示裝置416通訊之一圖形介面414。在一實施例中，圖形介面414可經由一加速圖形埠(Accelerated Graphics Port；簡稱AGP)而與顯示裝置416通訊。在一實施例中，顯示器416(諸如一平板顯示器)可經由諸如一信號轉換器而與圖形介面414通訊，該信號轉換器將諸如視訊記憶體或系統記憶體等的一儲存裝置中儲存之一影像的一數位表示法轉換為將被顯示器416解譯且顯示之顯示信號。該顯示裝置產生的顯示信號可先通過各種控制裝置，才被顯示器416解譯且然後顯示。
一控制中心介面418可讓GMCH 408與一輸入/輸出控制中心(Input/output Control Hub；簡稱ICH)420通訊。ICH 420可將一介面提供給與計算系統400通訊之一些輸入/輸出(I/O)裝置。ICH 420可經由諸如一周邊組件互連(Peripheral Component Interconnect；簡稱PCI)橋接器、通用序列匯流排(Universal Serial Bus；簡稱USB)控制器、或其他類型的周邊裝置橋接器或控制器等的一周邊裝置橋接器(或控制器)424而與一匯流排422通訊。橋接器424可提供CPU 402與各周邊裝置間之一資料路徑。可使用其他類型的拓撲。此外，多個匯流排可諸如經由多個橋接器或控制器而與ICH 420通訊。此外，在 各實施例中與ICH 420通訊的其他周邊裝置可包括整合式磁碟電子介面(Integrated Drive Electronics；簡稱IDE)或小型電腦系統介面(Small Computer System Interface；簡稱SCSI)硬碟機、USB埠、鍵盤、滑鼠、平行埠、序列埠、軟碟機、以及數位輸出支援(例如，數位視訊介面(Digital Video Interface；簡稱DVI))、或其他裝置。
匯流排422可與一音訊裝置426、一或多個磁碟機428、及一網路介面裝置430通訊(該網路介面裝置430與電腦網路403通訊)。其他裝置可經由匯流排422而通訊。此外，在某些實施例中，各種組件(例如，網路介面裝置430)可與GMCH 408通訊。此外，處理器402及GMCH 408可被合併，而構成一單晶片，且/或GMCH 408的一部分或全部可被包含在處理器402中(而不是將GMCH 408包含在諸如晶片組406中)。此外，在其他實施例中，該圖形加速器可被包含在GMCH 408內。
此外，計算系統400可包含揮發性及/或非揮發性記憶體(或儲存器)。例如，非揮發性記憶體可包括下列各項中之一或多項：唯讀記憶體(Read Only Memory；簡稱ROM)、可程式唯讀記憶體(Programmable ROM；簡稱PROM)、可抹除可程式唯讀記憶體(Erasable PROM；簡稱EPROM)、電氣可抹除可程式唯讀記憶體(Electrically EPROM；簡稱EEPROM)、磁碟機(例如428)、軟碟、唯讀光碟(Compact Disk ROM；簡稱CD-ROM)、數位多功能光碟(Digital Versatile Disk；簡稱 DVD)、快閃記憶體、磁光碟、或可儲存電子資料(例如，其中包括指令)的其他類型之非揮發性機器可讀取的媒體。
第5圖示出根據一實施例而被配置成一點對點(Point-to-Point；簡稱PtP)組態之一計算系統500。第5圖尤其示出以一些點對點介面將各處理器、記憶體、及輸入/輸出裝置互連之一系統。系統500的一或多個組件可執行參照第1-4圖所述之該等操作。
如第5圖所示，系統500可包含數個處理器，而為了顧及圖式的清晰，圖中只示出兩個處理器502及504。處理器502及504可分別包含能夠與記憶體510及512通訊的一本地記憶體控制中心(Memory Controller Hub；簡稱MCH)506及508。記憶體510及/或512可儲存諸如參照第4圖的記憶體412所述之那些資料等的各種資料。
在一實施例中，處理器502及504可以是參照第4圖述及的該等處理器402中之一處理器。處理器502及504可分別使用點對點介面電路516及518而經由一點對點介面(PtP)514交換資料。此外，處理器502及504可分別使用點對點介面電路526、528、530、及532而經由個別的點對點介面522及524與一晶片組520交換資料。晶片組520可進一步使用諸如一點對點介面電路537經由一圖形介面536而與一圖形電路534交換資料。
可在處理器502及504內提供至少一實施例。例如，系統500的一或多個組件可包含第1-4圖的邏輯160(其 中包括位於處理器502及504內之邏輯160)。然而，其他實施例可存在於第5圖的系統500內之其他電路、邏輯單元、或裝置。此外，其他實施例可被散佈在第5圖所示之數個電路、邏輯單元、或裝置中。
晶片組520可使用一點對點介面電路541與一匯流排540通訊。匯流排540可與諸如一匯流排橋接器542及I/O裝置543等的一或多個裝置通訊。匯流排橋接器542可經由一匯流排544而與諸如鍵盤/滑鼠545、通訊裝置546(例如，可與電腦網路503通訊之數據機、網路介面裝置、或其他通訊裝置)、音訊I/O裝置547、及/或資料儲存裝置548等的其他裝置通訊。資料儲存裝置548可儲存處理器502及/或504可執行的程式碼549。
在某些實施例中，可將本發明所述的該等組件中之一或多個組件實施為一系統單晶片(System on Chip；簡稱SOC)裝置。第6圖示出根據一實施例的一SOC封裝之一方塊圖。如第6圖所示，SOC封裝602包含一或多個中央處理單元(CPU)核心620、一或多個圖形處理單元(Graphics Processing Unit；簡稱GPU)核心630、一輸入/輸出(Input/Output；簡稱I/O)介面640、以及一記憶體控制器642。SOC封裝602的各組件可被耦合到諸如參照本發明的其他圖式所述的互連或匯流排等的一互連或匯流排。此外，SOC封裝602可包含諸如參照本發明的其他圖式所述的那些組件等的較多或較少的組件。此外，SOC封裝602可包含諸如參照本發明的其他圖式所述的一或多 個其他組件。在一實施例中，係在諸如被封裝到單一半導體裝置的一或多個積體電路(IC)晶粒上提供SOC封裝602(及其組件)。
如第6圖所示，SOC封裝602經由記憶體控制器642而被耦合到一記憶體660(該記憶體660可類似於或相同於參照本發明的其他圖式所述的記憶體)。在一實施例中，記憶體660(或其一部分)可被整合到SOC封裝602中。
I/O介面640可經由諸如參照本發明的其他圖式所述的互連及/或匯流排等的一互連及/或匯流排而被耦合到一或多個I/O裝置670。該一或多個I/O裝置670可包括一鍵盤、一滑鼠、一觸控板、一顯示器、一影像/視訊擷取裝置(諸如一攝影機或攝錄影機/錄影機)、一觸控式螢幕、一喇叭、或類似I/O裝置中之一或多個I/O裝置。此外，在一實施例中，SOC封裝602可包含/整合邏輯160。在替代實施例中，可在SOC封裝602之外提供邏輯160(亦即，以一離散邏輯之方式)。
下列的例子係有關進一步的實施例。例子1包含一設備，該設備包含：邏輯，該邏輯至少部分地包含硬體邏輯，用以偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊，其中該邏輯係回應該主機控制器啟動的一或多個交易而偵測該延遲資訊。例子2包含例子1之設備，其中該邏輯將被偵測的延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理 邏輯、一作業系統、一裝置驅動程式、及一應用軟體。例子3包含例子2之設備，其中該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收該被傳輸的延遲資訊，且利用該被接收的資訊作出在一增加能量效率下操作或在一增加效能等級下操作之一決定。例子4包含例子1之設備，其中該延遲資訊包含下列各值中之一或多個值：該主機控制器之一閒置時間值、以及該主機控制器之一睡眠延遲值。例子5包含例子1之設備，其中該邏輯回應並非被該一或多個裝置啟動的該一或多個交易而偵測該延遲資訊。例子6包含例子1之設備，其中該一或多個裝置包含下列裝置中之一或多個裝置：一嵌入式多媒體卡(eMMC)、一序列先進技術連接(SATA)儲存裝置、以及一通用快閃儲存(UFS)裝置。例子7包含例子1之設備，包含漸次循環延遲資訊之邏輯，用以決定只要該主機控制器保持在非現用狀態之複數個延遲值。例子8包含例子1之設備，其中該邏輯、一或多個處理器核心、及記憶體被設置在一單一積體電路晶粒中。例子9包含一方法，該方法包含下列步驟：偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊，其中係回應該主機控制器啟動的一或多個交易而執行對該延遲資訊之偵測。例子10包含例子9之方法，進一步包含將被偵測的延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理邏輯、一作業系統、一裝置驅動程式、及一應用軟體。例子11包含例子10之方法，進一步 包含下列步驟：該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收該被傳輸的延遲資訊，且利用該被接收的資訊作出在一增加能量效率下操作或在一增加效能等級下操作之一決定。
例子12包含一電腦可讀取的媒體，該電腦可讀取的媒體包含一或多個指令，該一或多個指令在一處理器中被執行時，將該處理器配置成執行下列一或多個操作：偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊，其中係回應該主機控制器啟動的一或多個交易而執行對該延遲資訊之偵測。例子13包含例子12之電腦可讀取的媒體，進一步包含一或多個指令，該一或多個指令在該處理器中被執行時，將該處理器配置成執行一或多個操作，而使被偵測的延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理邏輯、一作業系統、一裝置驅動程式、及一應用軟體。例子14包含例子13之電腦可讀取的媒體，進一步包含一或多個指令，該一或多個指令在該處理器中被執行時，將該處理器配置成執行下列一或多個操作：使該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收該被傳輸的延遲資訊，且利用該被接收的資訊作出在一增加能量效率下操作或在一增加效能等級下操作之一決定。例子15包含例子12之電腦可讀取的媒體，其中該延遲資訊包含下列各值中之一或多個值：該主機控制器之一閒置時間值、以及該主機控制器之一睡眠延遲值。例子16包含例 子12之電腦可讀取的媒體，進一步包含一或多個指令，該一或多個指令在該處理器中被執行時，將該處理器配置成執行下列一或多個操作：回應並非被該一或多個裝置啟動的該一或多個交易而導致該延遲資訊之偵測。例子17包含例子12之電腦可讀取的媒體，其中該一或多個裝置包含下列裝置中之一或多個裝置：一嵌入式多媒體卡(eMMC)、一序列先進技術連接(SATA)儲存裝置、以及一通用快閃儲存(UFS)裝置。
例子18包含一系統，該系統包含：包含邏輯之一處理器，該邏輯至少部分地包含硬體邏輯，其中該邏輯偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊，其中該邏輯係回應該主機控制器啟動的一或多個交易而偵測該延遲資訊。例子19包含例子18之系統，其中該邏輯將被偵測的延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理邏輯、一作業系統、一裝置驅動程式、及一應用軟體。例子20包含例子19之系統，其中該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收該被傳輸的延遲資訊，且利用該被接收的資訊作出在一增加能量效率下操作或在一增加效能等級下操作之一決定。例子21包含例子18之系統，其中該延遲資訊包含下列各值中之一或多個值：該主機控制器之一閒置時間值、以及該主機控制器之一睡眠延遲值。例子22包含例子18之系統，其中該邏輯回應並非被該一或多個裝置啟動的該一或多個交易而偵 測該延遲資訊。例子23包含例子18之系統，其中該一或多個裝置包含下列裝置中之一或多個裝置：一嵌入式多媒體卡(eMMC)、一序列先進技術連接(SATA)儲存裝置、以及一通用快閃儲存(UFS)裝置。例子24包含例子18之系統，其中該邏輯、一或多個處理器核心、及記憶體被設置在一單一積體電路晶粒中。例子25包含例子18之系統，包含漸次循環延遲資訊之邏輯，用以決定只要該主機控制器保持在非現用狀態之複數個延遲值。
例子26包含一電腦可讀取的媒體，該電腦可讀取的媒體包含一或多個指令，該一或多個指令在一處理器中被執行時，將該處理器配置成執行例子9至11中之任一例子的一或多個操作。
例子27包含一設備，該設備包含：用於偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊之機構，其中係回應該主機控制器啟動的一或多個交易而執行對該延遲資訊之偵測。例子28包含例子27之設備，進一步包含一或多個指令，該一或多個指令在處理器中被執行時，將該處理器配置成執行一或多個操作，而使被偵測的延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理邏輯、一作業系統、一裝置驅動程式、及一應用軟體。例子29包含例子28之設備，進一步包含使該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收該被傳輸的延遲資訊且利用該被接收的資訊作出在一增加能量效率下操作或在一 增加效能等級下操作的一決定之機構。例子30包含例子27之設備，其中該延遲資訊包含下列各值中之一或多個值：該主機控制器之一閒置時間值、以及該主機控制器之一睡眠延遲值。例子31包含例子27之設備，進一步包含用於導致回應並非被該一或多個裝置啟動的該一或多個交易而偵測該延遲資訊之機構。例子32包含例子27之設備，其中該一或多個裝置包含下列裝置中之一或多個裝置：一嵌入式多媒體卡(eMMC)、一序列先進技術連接(SATA)儲存裝置、以及一通用快閃儲存(UFS)裝置。
在各實施例中，可將本發明中諸如參照第1-6圖所述的該等操作實施為硬體(例如，邏輯電路)、軟體、韌體、或以上各項之組合，且其可以一電腦程式產品之方式被提供，該電腦程式產品之例子包括(例如，非暫態)儲存了指令(或軟體程序)之機器可讀取的或電腦可讀取的媒體，該等指令(或軟體程序)被用於將一電腦程式化而執行本發明所述的一程序。該機器可讀取的媒體可包括諸如以與第1-6圖有關之方式述及的那些儲存裝置等的儲存裝置。
此外，可將該電腦可讀取的媒體下載為一電腦程式產品，其中可經由一通訊鏈路(例如，一匯流排、一數據機、或一網路連接)而利用在一載波或其他傳播媒體中體現的資料信號將該程式自一遠端電腦(例如，一伺服器)傳輸到一要求的電腦(例如，一用戶端裝置)。
在本說明書中提及"一個實施例"、"一實施"、或"某些實施例"時，意指以與該一或多個實施例有關之方式述及的一特定特徵、結構、或特性可被包含在至少一實施例中。在本說明書的各處出現辭語"在一實施例中"時，可能或能不都參照到相同的實施例。
此外，在本說明及申請專利範圍中，可使用術語"被耦合"及"被連接"以及其衍生詞。在某些實施例中，"被連接"可被用來指示兩個或更多個元件相互在實體上或電氣上直接接觸。"被耦合"可意指：兩個或更多個元件在實體上或電氣上直接接觸。然而，"被耦合"亦可意指：兩個或更多個元件可能沒有相互直接接觸，但仍然可相互配合或作用。
因此，雖然以與結構特徵及/或方法行動相關的特定語文說明了各實施例，但是我們應可了解：申請專利範圍之標的可不限於所述之該等特定特徵及/或行動。而是以實施申請專利範圍之標的的樣本形式之方式揭示該等特定特徵及行動。
100‧‧‧計算系統
104、112‧‧‧匯流排或互連網路
108‧‧‧共用快取記憶體
110‧‧‧路由器
114‧‧‧記憶體
160‧‧‧邏輯
161‧‧‧主機控制器
162‧‧‧裝置
170‧‧‧電源管理邏輯
102-1、102-2、102-3、102-N‧‧‧處理器
106-1、106-2、106-M‧‧‧核心
116-1‧‧‧第1階快取記憶體

Claims (25)

  1. 一種一般主機控制器延遲設備，包含：邏輯，該邏輯至少部分地包含硬體邏輯，用以偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊，其中該邏輯係回應該主機控制器啟動的一或多個交易而偵測該延遲資訊，其中該延遲資訊包含該主機控制器之一睡眠延遲值。
  2. 如申請專利範圍第1項之設備，其中該邏輯將被偵測的該延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理邏輯、一作業系統、一裝置驅動程式、及一應用軟體。
  3. 如申請專利範圍第2項之設備，其中該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收被傳輸的該延遲資訊，且利用被接收的該延遲資訊作出在一增加能量效率下操作或在一增加效能等級下操作之一決定。
  4. 如申請專利範圍第1項之設備，其中該延遲資訊包含該主機控制器之一閒置時間值。
  5. 如申請專利範圍第1項之設備，其中該邏輯回應並非被該一或多個裝置啟動的該一或多個交易而偵測該延遲資訊。
  6. 如申請專利範圍第1項之設備，其中該一或多個裝置包含下列裝置中之一或多個裝置：一嵌入式多媒體卡 (eMMC)、一序列先進技術連接(SATA)儲存裝置、以及一通用快閃儲存(UFS)裝置。
  7. 如申請專利範圍第1項之設備，包含漸次循環延遲資訊之邏輯，用以決定只要該主機控制器保持在非現用狀態之複數個延遲值。
  8. 如申請專利範圍第1項之設備，其中該邏輯、一或多個處理器核心、及記憶體被設置在一單一積體電路晶粒中。
  9. 一種一般主機控制器延遲方法，包含：偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊，其中係回應該主機控制器啟動的一或多個交易而執行對該延遲資訊之偵測，其中該延遲資訊包含該主機控制器之一睡眠延遲值。
  10. 如申請專利範圍第9項之方法，進一步包含將被偵測的該延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理邏輯、一作業系統、一裝置驅動程式、及一應用軟體。
  11. 如申請專利範圍第10項之方法，進一步包含：該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收被傳輸的該延遲資訊，且利用被接收的該延遲資訊作出在一增加能量效率下操作或在一增加效能等級下操作之一決定。
  12. 一種電腦可讀取的媒體，包含一或多個指令，該 一或多個指令在一處理器中被執行時，將該處理器配置成執行下列一或多個操作：偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊，其中係回應該主機控制器啟動的一或多個交易而執行對該延遲資訊之偵測，其中該延遲資訊包含該主機控制器之一睡眠延遲值。
  13. 如申請專利範圍第12項之電腦可讀取的媒體，進一步包含一或多個指令，該一或多個指令在該處理器中被執行時，將該處理器配置成執行一或多個操作，而使被偵測的該延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理邏輯、一作業系統、一裝置驅動程式、及一應用軟體。
  14. 如申請專利範圍第13項之電腦可讀取的媒體，進一步包含一或多個指令，該一或多個指令在該處理器中被執行時，將該處理器配置成執行下列一或多個操作：使該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收被傳輸的該延遲資訊，且利用被接收的該延遲資訊作出在一增加能量效率下操作或在一增加效能等級下操作之一決定。
  15. 如申請專利範圍第12項之電腦可讀取的媒體，其中該延遲資訊包含該主機控制器之一閒置時間值。
  16. 如申請專利範圍第12項之電腦可讀取的媒體，進一步包含一或多個指令，該一或多個指令在該處理器中被 執行時，將該處理器配置成執行下列一或多個操作：回應並非被該一或多個裝置啟動的該一或多個交易而導致該延遲資訊之偵測。
  17. 如申請專利範圍第12項之電腦可讀取的媒體，其中該一或多個裝置包含下列裝置中之一或多個裝置：一嵌入式多媒體卡(eMMC)、一序列先進技術連接(SATA)儲存裝置、以及一通用快閃儲存(UFS)裝置。
  18. 一種一般主機控制器延遲系統，包含：包含邏輯之一處理器，該邏輯至少部分地包含硬體邏輯，其中該邏輯偵測來自控制對一或多個裝置的存取之一主機控制器的對應於該一或多個裝置之延遲資訊，其中該邏輯係回應該主機控制器啟動的一或多個交易而偵測該延遲資訊，其中該延遲資訊包含該主機控制器之一睡眠延遲值。
  19. 如申請專利範圍第18項之系統，其中該邏輯將被偵測的該延遲資訊傳輸到下列各組件中之一或多個組件：一電源管理邏輯、一作業系統、一裝置驅動程式、及一應用軟體。
  20. 如申請專利範圍第19項之系統，其中該電源管理邏輯、作業系統、裝置驅動程式、及應用軟體中之至少一者接收被傳輸的該延遲資訊，且利用被接收的該延遲資訊作出在一增加能量效率下操作或在一增加效能等級下操作之一決定。
  21. 如申請專利範圍第18項之系統，其中該延遲資訊 包含該主機控制器之一閒置時間值。
  22. 如申請專利範圍第18項之系統，其中該邏輯回應並非被該一或多個裝置啟動的該一或多個交易而偵測該延遲資訊。
  23. 如申請專利範圍第18項之系統，其中該一或多個裝置包含下列裝置中之一或多個裝置：一嵌入式多媒體卡(eMMC)、一序列先進技術連接(SATA)儲存裝置、以及一通用快閃儲存(UFS)裝置。
  24. 如申請專利範圍第18項之系統，其中該邏輯、一或多個處理器核心、及記憶體被設置在一單一積體電路晶粒中。
  25. 如申請專利範圍第18項之系統，包含漸次循環延遲資訊之邏輯，用以決定只要該主機控制器保持在非現用狀態之複數個延遲值。
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