TWI662477B - 以工作量可調性爲基礎的處理器效能狀態控制之技術 - Google Patents

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TWI662477B
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古伊Ｍ 列爾應
文卡塔斯 拉曼尼
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Abstract

本案描述與以工作量可調性為基礎的處理器效能狀態控制相關的方法及設備。在一實施例中，邏輯偵測用以改變關於一處理器之一效能設定之一請求。該邏輯基於藉由該處理器中之硬體偵測的工作量可調性資訊來引起對該請求之修改。該工作量可調性資訊係在一(例如一觀測)期間內獲偵測。本案亦揭示且主張其他實施例。

Description

以工作量可調性為基礎的處理器效能狀態控制之技術 發明領域
本揭示內容總體上係關於電子設備之領域。更特定而言，實施例係關於以工作量可調性為基礎的處理器效能狀態控制之技術。
發明背景
為控制功率消耗，一些處理器能夠在若干不同頻率下操作。例如，若系統欲減小其功率消耗(例如，在閒置時間期間)，則處理器可在較低頻率下操作。或者，為改良效能(例如，在複雜計算期間)，處理器可在較高頻率下操作。
然而，隨著處理器設計變得愈加複雜(例如，用來進行額外功能性)，使功率消耗設定變化之任務變得更為複雜，且可需要對各種額外操作之進行。
依據本發明之一實施例，係特地提出一種設備，其包含：邏輯，該邏輯至少部分地包含硬體邏輯，用來偵測用以改變關於一處理器之一效能設定之一請求，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作 量可調性資訊來引起對該請求之修改，其中該工作量可調性資訊是要在一時間期間被偵測。
100、1100、1200‧‧‧計算系統/系統
102、102-1~102-N‧‧‧處理器
104‧‧‧互連/匯流排
106-1~106-M‧‧‧處理器核心
108‧‧‧快取記憶體
110‧‧‧路由器
112‧‧‧匯流排/互連
114‧‧‧記憶體
116-1‧‧‧1階(L1)快取記憶體
120‧‧‧電源
130‧‧‧電壓調節器/VR
140‧‧‧PCU邏輯/邏輯/PCU/組件
150‧‧‧感測器/組件
180‧‧‧軟體驅動器/CPPC驅動器/驅動器
200‧‧‧系統
202‧‧‧ACPI BIOS儲存裝置
204‧‧‧ACPI CPPC裝置
206‧‧‧OS
208‧‧‧PCC共用記憶體
210‧‧‧儲存資訊
212‧‧‧OS電力計畫/每OS電力計畫/註冊儲存體
302、308、312‧‧‧方塊
304、306‧‧‧控制器邏輯/控制器
310‧‧‧延遲區塊
1002~1082‧‧‧操作
1103‧‧‧電腦網路
1104‧‧‧互連網路
1106‧‧‧晶片組
1108‧‧‧圖形記憶體控制集線器
1110‧‧‧記憶體控制器
1112‧‧‧記憶體
1114‧‧‧圖形介面
1116‧‧‧顯示裝置
1118‧‧‧集線器介面
1120‧‧‧輸入/輸出控制集線器
1122‧‧‧匯流排
1124‧‧‧周邊橋接器
1126‧‧‧音訊裝置
1128‧‧‧磁碟機
1130‧‧‧網路介面裝置
1202、1204‧‧‧處理器
1206、1208‧‧‧本地記憶體控制器集線器
1210、1212‧‧‧記憶體
1214‧‧‧點對點介面
1216、1218、1237、1241‧‧‧PtP介面電路
1220‧‧‧晶片組
1222、1224‧‧‧PtP介面
1226~1232‧‧‧點對點介面電路
1234‧‧‧圖形電路
1236‧‧‧圖形介面
1240‧‧‧匯流排
1242‧‧‧匯流排橋接器
1243‧‧‧I/O裝置
1245‧‧‧鍵盤/滑鼠
1246‧‧‧通訊裝置
1247‧‧‧音訊I/O裝置
1248‧‧‧資料儲存裝置
1249‧‧‧代碼
1302‧‧‧SOC封裝/SOC
1320‧‧‧中央處理單元(CPU)核心
1330‧‧‧圖形處理器單元(GPU)核心
1340‧‧‧輸入/輸出(I/O)介面/I/O介面
1342‧‧‧記憶體控制器
1360‧‧‧記憶體
1370‧‧‧I/O裝置
詳細描述係參考隨附圖式來提供。在圖式中，參考編號之最左邊數位標示該參考編號第一次出現之圖。在不同圖中使用相同參考編號指示相似或相同的項目。
圖1及11-13例示計算系統之實施例之方塊圖，該等計算系統可利用來實行本文論述的各種實施例。
圖2例示根據一實施例的支援協同處理器效能控制之系統架構之方塊圖。
圖3例示根據一實施例的實行協同處理器效能控制之分散式控制系統之方塊圖。
圖4A-6B例示可用於各種實施例的靜態及動態設定。
圖7例示根據一實施例的可調性閾值對映表。
圖8例示根據一實施例的狀態機。
圖9A及9B例示根據一些實施例的狀態機及可調性對映表。
圖10A-10C例示根據一些實施例的實行協同處理器效能控制之流程圖。
較佳實施例之詳細說明
在以下描述中，闡述許多特定細節以便提供對各種實施例的徹底理解。然而，可無需特定細節來實踐各種 實施例。在其他情況下，尚未詳細地描述熟知之方法、程序、組件及電路，以便不模糊特定實施例。可使用各種手段來進行實施例之其他、各種態樣，該等手段諸如積體半導體電路(「硬體」)、組織至一或多種程式中的電腦可讀指令(「軟體」)，或硬體及軟體之一些組合。出於本揭示內容之目的，對「邏輯」之提及將意指硬體、軟體、韌體或其一些組合。
一些實施例提供以工作量可調性為基礎的處理器效能狀態控制之技術。例如，一些實行方案可利用提供於處理器矽中之以硬體為基礎的工作量可調性指示器來控制例如PCU(功率控制單元)之處理器核心電壓及/或頻率，以便在偵測到記憶體停頓時減小最大渦輪(turbo)之頻率。各種效能狀態可稱為EE P狀態(其中「EE」代表有效能量且「P狀態」係指效能狀態)。當可調性指示器藉由PCU利用來做出決定時，此等決定及控制變化在精細粒度下(例如，在約1ms下)發生。在一些實行方案中，可使用邏輯(諸如軟體驅動器)，該邏輯讀取藉由硬體在更加緩慢的速率(如藉由軟體或OS(作業系統)控制所委任的速率)下計算的可調性，且基於該可調性值來控制處理器P狀態以達成顯著的功率節省，而很少有或無可觀察的效能或品質影響。為此，一實施例為驅動器提供最佳控制機構(亦即，最大能量益處及/或最小效能損失)，或為P狀態控制提供以硬體為基礎的可調性指示器之以OS為基礎的利用率。若處理器核心頻率僅基於處理器核心可調性指示器來減小，顯著的效能損失 即可在圖形及其他子系統中針對靶向該等子系統(例如圖形3D遊戲)之工作量而發生。為最小化針對此等工作量之效能損失/品質影響，除處理器核心可調性指示器之外，一些實行方案可利用諸如圖形業務/可調性指示器的硬體指示器，同時選擇適當的處理器核心EE P狀態。
在一個實施例中，邏輯(諸如軟體驅動器，其可提供CPPC或協同處理器效能控制)接收/偵測對處理器效能設定之請求(例如，起源於OS或軟體應用程式)且改變該等請求來獲得能量效率。例如，將對渦輪範圍P狀態之OS請求與如藉由硬體判定(例如，經由MSR(模型特定暫存器)或更通常為控制暫存器讀取)的歷史可調性相比較，且在某些可調性閾值以下，選擇比藉由OS所請求者更低的頻率及/或電壓。因此，即使本文論述的一些實施例利用頻率來修改處理器效能設定，但電壓位準變化亦可利用來修改處理器效能設定。使用可調性指示器的以OS為基礎的P狀態控制之時間標度可遠大於EE P狀態實行方案中晶片上可利用的精細顆粒控制。因而，根據一些實施例達成：讀取觀測週期內之可調性、設定P狀態以及用來判定額外動作需要的重新評估。
如本文所論述，「渦輪」模式一般係指如下操作模式：例如由於工作量需要而允許處理器增加供應電壓及/或頻率至多至預定義熱設計功率(TDP)極限歷時一段時間。此外，本文論述的P狀態一般係指至少部分地基於OS或軟體應用程式輸入來達成的處理器效能狀態。在一些實 施例中，本文論述的處理器效能狀態中之至少一些可根據2011年12月的先進組態與電力介面(ACPI)規範第5修訂版，或類似於依據該規範所定義之該等狀態。
一些實施例可應用於包括一或多個處理器(例如，具有一或多個處理器核心)之計算系統中，諸如參考圖1-13所論述的該等計算系統，包括例如行動計算裝置，諸如智慧型電話、平板、UMPC(超行動個人電腦)、膝上型電腦、UltrabookTM計算裝置、智慧型手錶、智慧型玻璃、可佩帶裝置等等。更特定而言，圖1例示根據一實施例的計算系統100之方塊圖。系統100可包括一或多個處理器102-1至102-N(本文中總體上稱為「處理器(processors)102」或「處理器(processor)102」)。在各種實施例中，處理器102可為通用CPU及/或GPU。處理器102可經由互連或匯流排104來通訊。每一處理器可包括各種組件，該等組件中之一些僅參考處理器102-1來論述以達清晰性。因此，剩餘處理器102-2至102-N中之每一者可包括參考處理器102-1論述的相同或相似組件。
在一實施例中，處理器102-1可包括一或多個處理器核心106-1至106-M(本文中稱為「核心(cores)106」或「核心(core)106」)、快取記憶體108及/或路由器110。處理器核心106可在單一積體電路(IC)晶片上實行。此外，晶片可包括一或多個共用及/或私有快取記憶體(諸如快取記憶體108)、匯流排或互連(諸如匯流排或互連112)、圖形及/或記憶體控制器(諸如，參考圖11-13論述的該等控制器)或其 他組件。
在一個實施例中，路由器110可用於在處理器102-1及/或系統100之各種組件之間通訊。此外，處理器102-1可包括多於一個路由器110。此外，多個路由器110可處於通訊中來允許在處理器102-1之內部或外部的各種組件之間的資料路由傳遞。
快取記憶體108可儲存藉由處理器102-1之一或多個組件(諸如核心106)利用的資料(例如，包括指令)。例如，快取記憶體108可在本地快取儲存於記憶體114中之資料以達成藉由處理器102之組件的較快存取(例如，藉由核心106的較快存取)。如圖1所示，記憶體114可經由互連104與處理器102通訊。在一實施例中，快取記憶體108(可獲共用)可為中階快取記憶體(MLC)、末階快取記憶體(LLC)等等。此外，核心106中之每一者可包括1階(L1)快取記憶體(116-1)(本文中總體上稱為「L1快取記憶體116」)或其他階的快取記憶體，諸如2階(L2)快取記憶體。此外，處理器102-1之各種組件可經由匯流排(例如匯流排112)及/或記憶體控制器或集線器與快取記憶體108直接通訊。
系統100亦可包括電源120(例如，直流(DC)電源或交流(AC)電源)來向系統100之一或多個組件提供電力。在一些實施例中，電源120可包括一或多個電池組及/或電力供應。電源120可經由電壓調節器(VR)130(其可為單相VR或多相VR)耦合至系統100之組件。在一實施例中，VR 130可為FIVR(全積體電壓調節器)。此外，儘管圖1例示一 個電源120及一個電壓調節器130，但是可利用額外電源及/或電壓調節器。例如，處理器102中之每一者可具有對應電壓調節器及/或電源。此外，電壓調節器130可經由單電力平面(例如，向所有核心106供應電力)或多動力平面(例如，其中每一電力平面可向不同核心或核心之群供應電力)耦合至處理器102。電源可能夠驅動可變電壓或具有不同動力驅動組態。
另外，雖然圖1將電源120及電壓調節器130例示為單獨組件，但電源120及電壓調節器130可整合及/或併入系統100之其他組件中。例如，VR 130之所有或部分可併入電源120及/或處理器102中。此外，如圖1所示，電源120及/或電壓調節器130可與功率控制邏輯140通訊且報告其功率規範。
如圖1所示，處理器102可進一步包括PCU邏輯140來控制向處理器102之一或多個組件(例如，核心106)供應電力。邏輯140可對本文論述的一或多個儲存裝置(諸如快取記憶體108、L1快取記憶體116、記憶體114、暫存器或系統100中之另一記憶體)進行存取，以便儲存與PCU邏輯140之操作相關的資訊，諸如與如在此論述的系統100之各種組件通訊的資訊。
如圖所示，邏輯140可耦合至VR 130及/或系統100之其他組件，諸如核心106及/或電源120。例如，PCU邏輯140可經耦合來接收資訊(例如，呈一或多個位元或信號形式)，以便指示一或多個感測器150之狀態(其中感測器 150可經定位接近於系統100(或本文論述的其他計算系統，諸如參考例如包括圖11-13的其他圖所論述的該等計算系統)之組件，諸如核心106、互連104或112等等。感測器150感測影響系統之功率/熱行為的各種因素之變化，該等因素諸如溫度、操作頻率、操作電壓、操作電流、動態電容、功率消耗、內核通訊活動、工作量可調性指示器等等)。PCU 140(或其他邏輯，諸如儲存於記憶體114及/或快取記憶體108中之軟體驅動器180)可隨後基於感測器150(例如關於工作量穩定性指示)所偵測的資訊來修改接收自OS或軟體之請求，以便達成處理器效能狀態控制。
例如，感測器150可偵測是否一或多個子系統為活動的及/或偵測其工作量可調性指示器資訊(例如，如參考圖2-10C所論述)。邏輯140(例如，在軟體驅動器180之方向上)可繼而指導VR 130、電源120及/或系統100之單個組件(諸如核心106)來修改其操作或效能狀態。例如，邏輯140可指示VR 130及/或電源120來調整其輸出。在一些實施例中，邏輯140可請求核心106來修改其操作頻率、功率消耗、動態電容、操作電流等等。此外，儘管組件140及150係展示為包括於處理器102-1中，但此等組件可提供於系統100中之其他處。例如，功率控制邏輯140可提供於VR 130中、於電源120中、直接耦合至互連104、於處理器102之一或多者(或替代地全部)內等等。此外，儘管核心106係展示為處理器核心，但此等核心可為其他計算元件，諸如圖形核心、特殊功能裝置等等。
圖2例示根據一實施例的提供支援CPPC之架構的系統200之方塊圖。如圖所示，系統200包括ACPI BIOS(基本輸入輸出系統)儲存裝置202(利用CPPC支援，例如，經由提供與CPPC驅動器180通訊的ACPI CPPC裝置204來提供ACPI通知並獲得組態資訊)。如本文所論述，驅動器180可提供算法來提供能量效率最佳化(例如，經由PCU 140且基於關於可調性指示器之資訊)。
系統200亦包括利用CPPC支援之OS 206，以與BIOS 202進行CPPC探索/組態通訊，且經由PCC(平台通訊通道)共用記憶體208來與驅動器180進行效能變化請求(關於所要效能、最小效能等等)通訊。OS 206亦可對關於電力計畫或註冊儲存體(registry)(例如，包括OEM(原始設備製造商)可組配選項(諸如觸發器、週期性等等)之儲存資訊210(例如，儲存於一或多個暫存器或其他類型之記憶體/儲存體中，諸如本文論述的該等記憶體/儲存體)進行存取。此外，如圖2所示，處理器102可與驅動器180通訊來接收寫入效能控制比率值/設定資訊，且提供停頓計數器資料(例如，指示記憶體停頓之偵測，等等)。系統200亦包括平台控制集線器(PCH)來與系統200之各種組件通訊，諸如利用ACPIBIOS的命令產生中斷(例如，OS在PCC共用記憶體中寫入新的「Perf」(或如本文可互換使用的「效能」)變化命令，且在PCH中寫入產生中斷來將新Perf變化命令傳達至平台的門鈴式(door-bell)暫存器。ACPI BIOS用於中斷且通知CPPC驅動器該OS命令之其他處理。)且(任擇地)對ACPI BIOS/CPPC驅動器而言，對OS 180之命令完成中斷(例如，在CPPC驅動器已處理來自OS之Perf變化命令之後，其對PCH暫存器進行寫入，從而產生對OS之中斷以便指示命令完成。)。
圖3例示根據一實施例的實行CPPC之分散式控制系統之方塊圖。在一個實施例中，圖3之所例示系統可用於提供軟體架構來提供CPPC。如圖所示，在方塊302處接收輸入(關於需求)且將輸入傳遞至控制器邏輯304(其基於來自OS DBS策略控制旋鈕(或OS電力計畫210)之輸入實行OS DBS(以需求為基礎的選擇)算法)。如本文所論述，「旋鈕」一般涉及組態設定/值。控制器304產生所要效能請求且將其傳遞至系統(例如，CPPC驅動器180)。驅動器180包括控制器邏輯306來進行至少部分地基於CPPC EE策略控制旋鈕(例如，每OS電力計畫/註冊儲存體210)之EE算法。控制器306利用包括延遲區塊之反饋迴路來提供EE評估間隔以及CPU/處理器反饋(例如，關於處理器102之未停頓、未停止週期之數目)及GT(圖形技術))反饋(例如，關於GT處理器102之業務)，以便計算處理器102之可調性。
驅動器180之輸出在方塊308處提供(例如，就CPU/處理器頻率而言，諸如參考圖1之PCU 140所論述)。另一反饋迴路亦具備延遲區塊310來在方塊312處提供OS評估間隔以及CPU反饋(例如，提供ACNT(實際效能頻率時鐘計數)、MCNT(最大效能頻率時鐘計數)MSR)，以便將所計算遞送效能提供回控制器邏輯304。
圖4A例示可用於各種實施例中之CPPC EE策略控制旋鈕。更特定而言，可使用兩個旋鈕類別：第一、靜電、註冊儲存體、一次組態旋鈕；第二、動態、每OS電力計畫/源旋鈕。「HW」係指硬體且GPU係指圖中之圖形處理單元。圖4B例示根據一實施例的靜電CPPC註冊儲存體旋鈕。所例示的旋鈕可用於EE最佳化頻率觸發器(其可或可不暴露於註冊儲存體中)。此外，預設設定可儲存來用於CPPC驅動器180。圖5A例示根據一實施例的靜電CPPC註冊儲存體旋鈕。所例示旋鈕可用於EE最佳化定時器控制。圖5B例示根據一實施例的靜電CPPC註冊儲存體旋鈕。所例示旋鈕可用於EE最佳化可調性閾值。圖6A例示根據一實施例的靜電CPPC註冊儲存體旋鈕。所例示旋鈕可用於GPU敏感度。圖6B例示根據一實施例的動態CPPC電力計畫旋鈕。所例示旋鈕可用於EE最佳化賦能及/或主動性。
圖7例示根據一實施例的可調性閾值對映表。如圖所示，多個效能區可用於各種可組配閾值以達成EE效能及EE頻率減小。
圖8例示根據一實施例的CPPC EE狀態機。存在六種狀態，包括：斷開(OS所要的P狀態)、接通、保持(當前P狀態無變化)、上調(藉由一步增加當前P狀態頻率、下調(以可調性為基礎的P狀態)及急速上升(ROCKET)(OS所要的P狀態)。在一實施例中，任何EE觸發器變化皆重置狀態機(例如，至斷開狀態)。如圖所示，在接收OS請求之後，狀態機首先前往斷開狀態。在EE最佳化進入之後(EE檢查通 過且以啟動時間T及週期P來啟動週期定時器)，且前往接通狀態。一旦定時器達到時間T，即可進入各種狀態(諸如下調、上調、保持或急速上升)。在退出EE最佳化之後(例如，EE檢查失敗，進而引起接通->斷開狀態過渡)，週期性定時器即停止。
圖9A及9B例示根據一些實施例的EE狀態機及針對CPPC之可調性對映表。更特定而言，圖9A展示自斷開狀態至接通狀態的CPPC EE狀態過渡對映表。圖9B展示用於自接通狀態轉變至上調/下調/保持/急速上升狀態之一者的對映表。
圖10A-10C例示根據一些實施例的實行CPPC之EE算法之流程圖。本文論述的一或多個組件(例如，參考圖1-9B及11-13)可用於進行參考圖10A-10C論述的一或多個操作。更特定而言，圖10A展示EE觸發器檢查。圖10B展示針對EE頻率之可調性及應用之操作。圖10C展示計算EE頻率之操作(其中EE頻率隨所要P狀態頻率、遞送頻率、可調性、工作量類型及/或EE主動性而變)。
參考圖10A-10C，在操作1002處，OS PCC(平台通訊通道)寫入命令，或偵測出EE評估定時器逾期，且對映OS指定的所要效能設定之頻率A。在操作1004處，將頻率B設定成DPTF之最大限制P狀態極限(Intel®公司的動態效能及熱框架軟體)及平台ACPI_PPC(效能呈現能力)P狀態極限。在操作1006處，將頻率值設定成頻率A及B之最小值。若在操作1008處允許EE最佳化，則操作1110判斷EE主動性 是否大於零。若EE主動性大於零，操作1012即判定頻率值是否大於或等於EE觸發器頻率閾值。若操作1008-1012獲得否定回應，即進行操作1014來將狀態設定成斷開。操作1016將處理器之效能控制暫存器規劃至頻率值。
若在操作1012處頻率值小於EE觸發器頻率，在操作1020處，方法繼續圖10B之流程。若策略狀態不處於斷開狀態(如在操作1020處所判定)，操作1022讀取CPU/處理器累積的未停頓、未停止週期，且將硬體可調性值「S」計算為△時間內的未停頓、未停止△週期。此外，根據在操作1070處開始的圖10C之流程來計算EE頻率。在操作1024處，若狀態不為接通，操作1026即判定「S」是否為EE區。若「S」在EE區外，操作1028即判定「S」是否靠近高效能區，且若為否，操作1030即判定「S」是否處於高效能區。若「S」不處於高效能區中，即在操作1032處將狀態設定成保持且操作1034將延遲設定成「P」。在延遲之後，流程返回操作1022。
在操作1024處，若狀態為接通，則在操作1035處判定「S」小於或等於EE閾值之情況下，操作1035後接操作1036(用來將狀態設定成下調)。若操作1035判定「S」小於EE閾值，方法即在操作1034恢復。此外，若「S」處於EE區中(操作1026)，操作1027即判定GT業務是否增加，且若為否，即進行操作1036；要不然，即進行操作1042。在操作1038處，頻率值係設定成EE頻率(後接操作1040，其將處理器之效能控制暫存器值設定成頻率值，再後接操作 1034)。在操作1028處的肯定判定之後，操作1042將狀態設置至上調，且操作1044進行頻率值之單步增加以達較高效能P狀態。在來自操作1030之肯定輸出之後，在操作1046處將狀態設定成急速上升，且方法在操作1040處恢復。
若在操作1020處判定狀態為斷開，操作1048即以啟動時間T及週期P來啟動週期性定時器)。在操作1050處，讀取處理器之累積未停頓、未停止週期，且在操作1052處將狀態設定成接通。操作1054將處理器之效能控制暫存器設定成頻率值，且操作1056將延遲值設定成T。在延遲週期之後，方法在操作1022處恢復。
參考圖10C，操作1070將每邏輯處理器遞送頻率計算為處理器核心之標稱頻率與ACNT/MCNT(其中ACNT為邏輯處理器於其操作頻率下之解停止週期，且MCNT為邏輯處理器於其標稱頻率下之解停止週期)之乘積。若在操作1072處所要頻率大於處理器核心之最大DCT(雙重核心渦輪頻率極限)，操作1074即判定任何邏輯處理器之遞送頻率是否大於最大DCT。操作1076將EE頻率設定成S與最大SCT(單一核心渦輪頻率極限)之乘積。操作1078將P狀態頻率步進之數目設定成EE主動性百分比與所要P狀態頻率及EE頻率之差的乘積。此外，將EE頻率設定成所要P狀態頻率與P狀態頻率步進之數目之間的差。
此外，若在操作1072處所要P狀態頻率不大於最大DCT頻率，操作1080即將EE頻率設定成「S」與所要P狀態頻率之乘積，之後在操作1078恢復。此外，若操作1074 之輸出為否定，則操作1082將EE頻率設定成「S」與最大DCT頻率之乘積，之後在操作1078處恢復。
圖11例示根據一實施例的計算系統1100之方塊圖。計算系統1100可包括經由互連網路(或匯流排)1104通訊的一或多個中央處理單元(CPU)1102或處理器。處理器1102可包括通用處理器、網路處理器(其處理經由電腦網路1103傳達的資料)，或其他類型的處理器(包括精簡指令集電腦(RISC)處理器或複雜指令集電腦(CISC))。
此外，處理器1102可具有單一核心或多核心設計。具有多核心設計之處理器1102可將不同類型的處理器核心整合於同一積體電路(IC)晶粒上。此外，具有多核心設計之處理器1102可實行為對稱或不對稱多處理器。在一實施例中，處理器1102之一或多者可與圖1之處理器102相同或相似。例如，系統1100之一或多個組件可包括參考圖1-10C論述的邏輯140、感測器150及/或邏輯/驅動器180之一或多者。此外，參考圖1-10C論述的操作可藉由系統1100之一或多個組件來進行。
晶片組1106亦可與互連網路1104通訊。晶片組1106可包括圖形記憶體控制集線器(GMCH)1108，其可位於系統1100之各種組件(諸如圖11中展示的該等組件)中。GMCH 1108可包括記憶體控制器1110，其與記憶體1112(其可與圖1之記憶體114相同或相似)通訊。記憶體1112可儲存資料，包括指令之序列，該等指令可藉由CPU 1102或計算系統1100中包括的任何其他裝置執行。在一個實施例中， 記憶體1112可包括一或多個依電性儲存體(或記憶體)裝置，諸如隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)或其他類型的儲存裝置。亦可利用非依電性記憶體，諸如硬碟。諸如多個CPU及/或多個系統記憶體的額外裝置可經由互連網路1104通訊。
GMCH 1108亦可包括與顯示裝置1116通訊的圖形介面1114。在一個實施例中，圖形介面1114可經由加速圖形埠(AGP)或周邊組件互連(PCI)(或PCI快速(PCIe)介面)與顯示裝置1116通訊。在一實施例中，顯示器1116(諸如平板顯示器)可經由例如信號轉換器與圖形介面1114通訊，該信號轉換器將儲存於諸如視訊記憶體或系統記憶體之儲存裝置中的影像之數位表示變換為藉由顯示器1116解譯且顯示的顯示信號。藉由顯示裝置產生的顯示信號可在藉由顯示器1116解譯並隨後顯示於顯示器1116上之前通過各種控制裝置。
集線器介面1118可允許GMCH 1108及輸入/輸出控制集線器(ICH)1120進行通訊。ICH 1120可提供與I/O裝置之介面，該I/O裝置與計算系統1100通訊。ICH 1120可經由周邊橋接器(或控制器)1124與匯流排1122通訊，該周邊橋接器諸如周邊組件互連(PCI)橋接器、通用串列匯流排(USB)控制器或其他類型的周邊橋接器或控制器。橋接器1124可提供CPU 1102與周邊裝置之間的資料路徑。可利用其他類型的拓撲。此外，多個匯流排可例如經由多個橋接 器或控制器與ICH 1120通訊。此外，在各種實施例中，與ICH 1120通訊的其他周邊設備可包括積體驅動電子設備(IDE)或小型電腦系統介面(SCSI)硬驅動機、USB埠、鍵盤、滑鼠、並行埠、串行埠、軟碟機、數位輸出支援件(例如，數位視訊介面(DVI))或其他裝置。
匯流排1122可與音訊裝置1126、一或多個磁碟機1128及網路介面裝置1130(其與電腦網路1103通訊)通訊。其他裝置可經由匯流排1122通訊。此外，在一些實施例中，各種組件(諸如網路介面裝置1130)可與GMCH 1108通訊。另外，處理器1102及GMCH 1108可組合來形成單一晶片。此外，在其他實施例中，圖形加速器可包括於GMCH 1108內。
此外，計算系統1100可包括依電性及/或非依電性記憶體(或儲存體)。例如，非依電性記憶體可包括以下一或多者：唯讀記憶體(ROM)、可規劃ROM(PROM)、可抹除PROM(EPROM)、電氣EPROM(EEPROM)、磁碟機(例如，1128)、軟碟、光碟ROM(CD-ROM)、數位多功能光碟(DVD)、快閃記憶體、磁光碟，或能夠儲存電子資料(例如，包括指令)之其他類型的非依電性機器可讀媒體。
圖12例示根據一實施例的計算系統1200，其係佈置成點對點(PtP)組態。詳言之，圖12展示其中處理器、記憶體及輸入/輸出裝置藉由許多點對點介面互連的系統。參考圖1-11論述的操作可藉由系統1200之一或多個組件來進行。
如圖12中所例示，系統1200可包括若干處理器，僅展示其中兩個處理器1202及1204以達清晰性。處理器1202及1204可各自包括本地記憶體控制器集線器(MCH)1206及1208來允許與記憶體1210及1212通訊。記憶體1210及/或1212可儲存各種資料，諸如參考圖11之記憶體1112論述的該等資料。
在一實施例中，處理器1202及1204可為參考圖11論述的處理器1102之一。處理器1202及1204可經由點對點(PtP)介面1214，分別使用PtP介面電路1216及1218來交換資料。此外，處理器1202及1204可各自經由各別PtP介面1222及1224，使用點對點介面電路1226、1228、1230及1232與晶片組1220交換資料。晶片組1220可進一步經由圖形介面1236，例如使用PtP介面電路1237與圖形電路1234交換資料。
至少一個實施例可提供於處理器1202及1204內。例如，系統1200之一或多個組件可包括圖1-11之邏輯140、感測器150及/或邏輯/驅動器180之一或多者，包括位於處理器1202及1204內。然而，其他實施例可存在於圖12之系統1200內的其他電路、邏輯單元或裝置中。此外，其他實施例可遍佈於圖12中所例示的若干電路、邏輯單元或裝置。
晶片組1220可使用PtP介面電路1241與匯流排1240通訊。匯流排1240可與諸如匯流排橋接器1242及I/O裝置1243的一或多個裝置通訊。經由匯流排1244，匯流排橋 接器1242可與諸如以下者之其他裝置通訊：鍵盤/滑鼠1245、通訊裝置1246(諸如數據機、網路介面裝置或可與電腦網路1103通訊的其他通訊裝置)、音訊I/O裝置1247及/或資料儲存裝置1248。資料儲存裝置1248可儲存代碼1249，該代碼可藉由處理器1202及/或1204執行。
在一些實施例中，本文論述的組件之一或多者可具體化為單晶片系統(SOC)裝置。圖13例示根據一實施例的SOC封裝之方塊圖。如圖13中所例示，SOC 1302包括一或多個中央處理單元(CPU)核心1320、一或多個圖形處理器單元(GPU)核心1330、輸入/輸出(I/O)介面1340及記憶體控制器1342。SOC封裝1302之各種組件可耦合至諸如本文參考其他圖論述的互連件或匯流排。此外，SOC封裝1302可包括更多或更少組件，諸如本文參考其他圖論述的該等組件。另外，SOC封裝1320之每一組件可包括一或多個其他組件，例如，如本文參考其他圖所論述。在一個實施例中，SOC封裝1302(及其組件)係提供於一或多個積體電路(IC)晶粒上，例如，該等晶粒係封裝於單一半導體裝置中。
如圖13中所例示，SOC封裝1302經由記憶體控制器1342耦合至記憶體1360(其可與本文參考其他圖論述的記憶體相似或相同)。在一實施例中，記憶體1360(或其一部分)可整合於SOC封裝1302上。
I/O介面1340可例如經由互連件及/或匯流排耦合至一或多個I/O裝置1370，諸如本文參考其他圖所論述。I/O裝置1370可包括以下一或多者：鍵盤、滑鼠、觸控板、 顯示器、影像/視訊俘獲裝置(諸如照相機或攝錄像機/視訊記錄器)、觸控螢幕、揚聲器或類似物。此外，在一實施例中，SOC封裝1302可包括/整合有邏輯140、感測器150及/或邏輯/驅動器180。或者，邏輯140、感測器150及/或邏輯/驅動器180可提供在SOC封裝1302外部(亦即，作為離散邏輯提供)。
此外，本文論述的場景、影像或訊框(例如，在各種實施例中，其可藉由圖形邏輯處理)可藉由影像俘獲裝置(諸如數位攝影機(其可嵌入諸如智慧型電話、平板、膝上型電腦、獨立式攝影機等等之另一裝置中)或其俘獲之影像隨後轉換成數位形式之類比裝置)俘獲。此外，在一實施例中，影像俘獲裝置可能夠俘獲多個訊框。另外，在一些實施例中，場景中訊框之一或多者係設計/產生於電腦上。此外，場景之訊框之一或多者可經由顯示器(諸如參考圖11及/或12論述的顯示器，包括例如平板顯示器裝置等等)呈現。
以下實例係關於其他實施例。實例1包括一種設備，其包含：邏輯，該邏輯至少部分地包含硬體邏輯，用來偵測用以改變關於處理器之效能設定之請求，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作量可調性資訊來引起對該請求之修改。實例2包括實例1之設備，其包含邏輯，該邏輯至少部分地基於該處理器之未停頓、未停止週期數目，或圖形處理單元(GPU)或圖形技術(GT)之繁忙來判定該工作量可調性資訊。實例3包括實例1之設備，其中該請求將要自作業系統或軟體應用程式發 送。實例4包括實例3之設備，其進一步包含記憶體，該記憶體儲存作業系統或軟體應用程式。實例5包括實例1之設備，其中該工作量可調性資訊將要在對該請求之修改之後重新評估。實例6包括實例1之設備，其進一步包含記憶體，該記憶體儲存工作量可調性資訊。實例7包括實例1之設備，其包含邏輯，該邏輯回應於該請求修改來修改該處理器之操作頻率或操作電壓之一或多者。實例8包括實例1之設備，其中該邏輯將修改該請求來提供改良能量效率。實例9包括實例1之設備，其進一步包含一或多個感測器，該等感測器偵測相應於該處理器之組件的以下一或多者之變化：溫度、操作頻率、操作電壓、操作電流、動態電容、功率消耗、內核通訊活動或該工作量可調性資訊。實例10包括實例1之設備，其中該處理器將包含一或多個處理器核心來進行圖形或通用運算操作。實例11包括實例1之設備，其中該邏輯、電壓調節器或記憶體之一或多者處於單一積體電路晶粒上。
實例12包括一種方法，其包含：偵測用以改變關於處理器之效能設定之請求，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作量可調性資訊來引起對該請求之修改，其中該工作量可調性資訊係在一時間期間被偵測。實例13包括實例12之方法，其進一步包含至少部分地基於該處理器之未停頓、未停止週期數目，或圖形處理單元(GPU)或圖形技術(GT)之繁忙來判定該工作量可調性資訊。實例14包括實例12之方法，其進一步包含自作 業系統或軟體應用程式發送該請求。實例15包括實例12之方法，其進一步包含在對該請求之修改之後重新評估該工作量可調性資訊。實例16包括實例12之方法，其進一步包含回應於該請求修改來引起對該處理器之操作頻率或操作電壓之一或多者的修改。實例17包括實例12之方法，其進一步包含引起該請求之修改來提供改良能量效率。實例18包括實例12之方法，其進一步包含接收來自一或多個感測器之信號來偵測相應於該處理器之組件的以下一或多者之變化：溫度、操作頻率、操作電壓、操作電流、動態電容、功率消耗、內核通訊活動或該工作量可調性資訊。
實例19包括一種電腦可讀媒體，其包含一或多個指令，該等指令在處理器上獲執行時將該處理器組配來進行一或多個操作，以便：偵測用以改變關於該處理器之效能設定之請求，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作量可調性資訊來引起對該請求之修改，其中該工作量可調性資訊係在一時間期間被偵測。實例20包括實例19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上獲執行時將該處理器組配來進行一或多個操作，以便至少部分地基於該處理器之未停頓、未停止週期數目，或圖形處理單元(GPU)或圖形技術(GT)之繁忙來判定該工作量可調性資訊。實例21包括實例19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上獲執行時將該處理器組配來進行一或多個操作，以便自作業系統或軟體應用程式發送該請求。實例 22包括實例19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上獲執行時將該處理器組配來進行一或多個操作，以便在對該請求之修改之後重新評估該工作量可調性資訊。實例23包括實例19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上獲執行時將該處理器組配來進行一或多個操作，以便回應於該請求修改來引起對該處理器之操作頻率或操作電壓之一或多者的修改。實例24包括實例19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上獲執行時將該處理器組配來進行一或多個操作，以便引起該請求之修改來提供改良能量效率。實例25包括實例19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上獲執行時將該處理器組配來進行一或多個操作，以便接收來自一或多個感測器之信號來偵測相應於該處理器之組件的以下一或多者之變化：溫度、操作頻率、操作電壓、操作電流、動態電容、功率消耗、內核通訊活動或該工作量可調性資訊。
實例26包括一種系統，其包含：處理器；儲存裝置，該儲存裝置儲存該處理器之效能設定；以及邏輯，該邏輯至少部分地包含硬體邏輯，用於偵測用以改變關於該處理器之該儲存效能設定之請求，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作量可調性資訊來引起對該請求之修改，其中該工作量可調性資訊將要在一時間段內獲偵測。實例27包括實例26之系統，其包含邏輯， 該邏輯至少部分地基於該處理器之未停頓、未停止週期數目，或圖形處理單元(GPU)或圖形技術(GT)之繁忙來判定該工作量可調性資訊。實例28包括實例26之系統，其中該請求將要自作業系統或軟體應用程式發送。實例29包括實例28之系統，其進一步包含記憶體，該記憶體儲存作業系統或軟體應用程式。實例30包括實例26之系統，其中該工作量可調性資訊將要在對該請求之修改之後重新評估。實例31包括實例26之系統，其進一步包含記憶體，該記憶體儲存工作量可調性資訊。實例32包括實例26之系統，其進一步包含邏輯，該邏輯回應於該請求修改來修改該處理器之操作頻率或操作電壓之一或多者。實例33包括實例26之系統，其中該邏輯將修改該請求來提供改良能量效率。實例34包括實例26之系統，其進一步包含一或多個感測器，該等感測器偵測相應於該處理器之組件的以下一或多者之變化：溫度、操作頻率、操作電壓、操作電流、動態電容、功率消耗、內核通訊活動或該工作量可調性資訊。實例35包括實例26之系統，其中該處理器將包含一或多個處理器核心來進行圖形或通用運算操作。實例36包括實例26之系統，其中該邏輯、電壓調節器或記憶體之一或多者處於單一積體電路晶粒上。
實例37包括一種設備，其包含進行如任何先前實例中闡述的方法之裝置。
實例38包括機器可讀儲存體，其包括機器可讀指令，該等指令在獲執行時實行如任何先前主張項所主張的 方法或實現如任何先前主張項所主張的設備。
在各種實施例中，例如本文參考圖1-13論述的操作可實行為硬體(例如邏輯電路)、軟體、韌體或其組合，其可提供為電腦程式產品，例如，包括有形(例如非暫時性)機器可讀或電腦可讀媒體，該媒體具有儲存於其上之指令(或軟體程序)，該等指令係用於規劃電腦來進行本文論述的過程。機器可讀媒體可包括儲存裝置，諸如相對於圖1-13論述的該等儲存裝置。
另外，此等電腦可讀媒體可下載為電腦程式產品，其中該程式可經由載波或其他傳播媒體中提供的資料信號、經由通訊鏈路(例如，匯流排、數據機或網路連接)自遠程電腦(例如，伺服器)轉移至請求電腦(例如，客戶端)。
本說明書中對「一個實施例」或「一實施例」之提及意指結合該實施例描述的一特定特徵、結構及/或特性可包括於至少一實行方案中。本說明書中各種地方出現的片語「在一個實施例中」可或可不全部提及同一實施例。
此外，在說明書及申請專利範圍中，可使用「耦合」及「連接」等詞以及其衍生詞。在一些實施例中，「連接」可用於指示兩個或兩個以上元件彼此直接實體接觸或電接觸。「耦合」可意指兩個或兩個以上元件直接實體接觸或電接觸。然而，「耦合」亦可意指兩種或兩種以上元件可不彼此直接接觸，但仍可彼此協作或相互作用。
因此，儘管實施例已以對結構特微及/或方法動作特定之語言加以描述，但是應理解，所請求標的可不限 於所描述的該等特定特徵或動作。實情為，該等特定特徵及動作以實行所請求標的之樣本形式來揭示。

Claims (28)

  1. 一種設備，其包含：邏輯，該邏輯至少部分地包含硬體邏輯，其用來偵測用以改變關於一處理器之一效能設定之一請求，其中該請求是接收自一作業系統或一軟體應用程式，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作量可調性資訊來引起對該請求之修改，其中該邏輯是要在一經選擇的時間期間評估該工作量可調性資訊，其中該工作量可調性資訊是要至少部分地基於該處理器之未停頓或未停止週期之數目而被判定，其中該工作量可調性資訊要包含一圖形可調性指示器及一處理器核心可調性指示器。
  2. 如請求項1之設備，其包含該邏輯用以至少部分地基於一圖形處理單元(GPU)或圖形技術(GT)之繁忙來判定該工作量可調性資訊。
  3. 如請求項1之設備，其進一步包含用來儲存該作業系統或該軟體應用程式之記憶體。
  4. 如請求項1之設備，其中該工作量可調性資訊是要在對該請求之修改之後重新評估。
  5. 如請求項1之設備，其進一步包含用以儲存該工作量可調性資訊之記憶體。
  6. 如請求項1之設備，其包含該邏輯用以回應於該請求修改來修改該處理器之一操作頻率或一操作電壓中之一或多者。
  7. 如請求項1之設備，其中該邏輯是要修改該請求來提供一改良之能量效率。
  8. 如請求項1之設備，其進一步包含一或多個感測器，該等感測器用以偵測相應於該處理器之組件的以下一或多者之變化：溫度、操作頻率、操作電壓、操作電流、動態電容、功率消耗、內核通訊活動或該工作量可調性資訊。
  9. 如請求項1之設備，其中該處理器要包含一或多個處理器核心來進行圖形或通用運算操作。
  10. 如請求項1之設備，其中該邏輯、一電壓調節器或記憶體之一或多者係在一單一積體電路晶粒上。
  11. 如請求項1之設備，其中該邏輯是要至少部分地基於該工作量可調性資訊來引起比藉由該經偵測請求所指示之設定更低的關於該處理器之一頻率設定及/或一電壓設定。
  12. 一種方法，其包含：藉由邏輯來偵測用以改變關於一處理器之一效能設定之一請求，其中該請求是接收自一作業系統或一軟體應用程式，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作量可調性資訊來引起對該請求之修改，其中該工作量可調性資訊是在一經選擇的時間期間被評估，其中該工作量可調性資訊是至少部分地基於該處理器之未停頓或未停止週期之數目而被判定，其中該工作量可調性資訊包含一圖形可調性指示器及一處理器核心可調性指示器。
  13. 如請求項12之方法，其進一步包含至少部分地基於一圖形處理單元(GPU)或圖形技術(GT)之繁忙來判定該工作量可調性資訊。
  14. 如請求項12之方法，其進一步包含在對該請求之修改之後重新評估該工作量可調性資訊。
  15. 如請求項12之方法，其進一步包含回應於該請求修改來引起對該處理器之一操作頻率或一操作電壓之一或多者的修改。
  16. 如請求項12之方法，其進一步包含引起該請求之修改來提供一改良之能量效率。
  17. 如請求項12之方法，其進一步包含接收來自一或多個感測器之信號來偵測相應於該處理器之組件的以下一或多者之變化：溫度、操作頻率、操作電壓、操作電流、動態電容、功率消耗、內核通訊活動或該工作量可調性資訊。
  18. 如請求項12之方法，其中該邏輯是要至少部分地基於該工作量可調性資訊來引起比藉由該經偵測請求所指示之設定更低的關於該處理器之一頻率設定及/或一電壓設定。
  19. 一種電腦可讀媒體，其包含一或多個指令，該等指令在一處理器上被執行時將該處理器組配來進行一或多個操作，以便：藉由邏輯來偵測用以改變關於該處理器之一效能設定之一請求，其中該請求是接收自一作業系統或一軟體應用程式，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作量可調性資訊來引起對該請求之修改，其中該工作量可調性資訊是在一經選擇的時間期間被評估，其中該工作量可調性資訊是至少部分地基於該處理器之未停頓或未停止週期之數目而被判定，其中該工作量可調性資訊要包含一圖形可調性指示器及一處理器核心可調性指示器。
  20. 如請求項19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上被執行時將該處理器組配來進行一或多個操作，以便至少部分地基於一圖形處理單元(GPU)或圖形技術(GT)之繁忙來判定該工作量可調性資訊。
  21. 如請求項19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上被執行時將該處理器組配來進行一或多個操作，以便在對該請求之修改之後重新評估該工作量可調性資訊。
  22. 如請求項19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上被執行時將該處理器組配來進行一或多個操作，以便回應於該請求修改來引起對該處理器之一操作頻率或一操作電壓之一或多者的修改。
  23. 如請求項19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上被執行時將該處理器組配來進行一或多個操作，以便引起該請求之修改來提供一改良之能量效率。
  24. 如請求項19之電腦可讀媒體，其進一步包含一或多個指令，該等指令在該處理器上被執行時將該處理器組配來進行一或多個操作，以便接收來自一或多個感測器之信號來偵測相應於該處理器之組件的以下一或多者之變化：溫度、操作頻率、操作電壓、操作電流、動態電容、功率消耗、內核通訊活動或該工作量可調性資訊。
  25. 如請求項19之電腦可讀媒體，其中該邏輯是要至少部分地基於該工作量可調性資訊來引起比藉由該經偵測請求所指示之設定更低的關於該處理器之一頻率設定及/或一電壓設定。
  26. 一種系統，其包含：一處理器；一儲存裝置，用以儲存關於該處理器之一非閒置效能設定；以及邏輯，該邏輯至少部分地包含硬體邏輯，其用來偵測用以改變關於該處理器之該經儲存效能設定之一請求，其中該請求是接收自一作業系統或一軟體應用程式，其中該邏輯是要基於藉由該處理器中之硬體邏輯所要偵測的工作量可調性資訊來引起對該請求之修改，其中該邏輯是要在一經選擇的時間期間評估該工作量可調性資訊，其中該工作量可調性資訊是要至少部分地基於該處理器之未停頓或未停止週期之數目而被判定，其中該工作量可調性資訊要包含一圖形可調性指示器及一處理器核心可調性指示器。
  27. 如請求項26之系統，其包含邏輯用以至少部分地基於一圖形處理單元(GPU)或圖形技術(GT)之繁忙來判定該工作量可調性資訊。
  28. 如請求項26之系統，其中該邏輯是要至少部分地基於該工作量可調性資訊來引起比藉由該經偵測請求所指示之設定更低的關於該處理器之一頻率設定及/或一電壓設定。
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