TWI477959B - 連接待命的休眠狀態之技術 - Google Patents

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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F1/3243—Power saving in microcontroller unit
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Description

連接待命的休眠狀態之技術 發明領域
本技術領域是電子系統及電源管理，特別是處理器電源管理及處理器休眠狀態。
 發明背景
當朝向例如中央處理單元(CPU)之具有較多電晶體及較高頻率之進階微處理器之趨勢持續成長，電腦設計者及製造商經常面臨對應的電源及能量消耗之增加。特別是在行動裝置中，諸如膝上型電腦、無線手機、個人數位助理、平板電腦等，增加的電源消耗能導致過熱，其能負面地影響效能且顯著地降低電池壽命。因為電池典型地具有一限制容量，故不必要地運行一行動裝置之處理器會比所需要的更快速地洩流容量。
為了管理電源消耗，今日的高階CPU有兩種相異的電源切斷模式-C狀態及S狀態。在C狀態中，CPU被置於休眠模式，同時維持脈絡且呈現對系統的結構性地運作中，也稱為一閒置狀態。在S狀態中，CPU斷電且需要一開機程序來重新啟動。作業系統典型地支援一內建電源管理 軟體介面，諸如一進階組態及電源介面(ACPI)，其是最初發表於1996年的一開放工業規格，其中基於降低的活動或需求，CPU被置於較低電源休眠狀態。在其他層面中，ACPI將該等較低電源休眠狀態定義為能被處理器及/或晶片組所支援的C狀態之一級數。
例如，在ACPI中，C0被定義為運行時間，其中處理器在高電壓及高頻率下操作，C1被定義為自動停機狀態，其中核心時鐘內部地停止，C2被定義為停止時鐘狀態，其中核心時鐘外部地停止，且C3被定義為深度休眠狀態，其中相鎖定迴路(PLL)被關閉以關閉所有處理器時鐘。在C4狀態中，已存在該C3狀態中的被施加至一處理器之電壓被降低，以降低洩漏而不妨害該等核心及快取中的狀態保持。
替代地或除了ACPI以外，高階CPU使用專屬電源管理介面，其定義稱為增強C狀態之其他狀態，其處理器時鐘之不同組合被關閉，且處理器電壓被降低至一較低的資料保持點以達到更深度的休眠狀態及在電源消耗上降低得更多。這些額外的休眠狀態之特徵通常是與該等ACPI狀態具有類似或同樣的語意，其中一編號較大的C狀態通常比一編號較小的C狀態消耗較低的電源，儘管通常具有較高的退出潛時。
一個C狀態能代表一單一核心之狀態。然而，大部分現代處理器實際上由數個CPU組成，諸如具有2個核心之Intel Core Duo或具有4個核心之Intel Core-2 Quad。雖然每個核心具有其自己的閒置狀態，但一處理器中的多個核 心通常共用資源，諸如L2快取或時鐘產生器。因此一處理器通常能進入一特別的C狀態，而該處理器之所有該等核心才能夠進入該C狀態，通常稱為封裝C狀態。
在操作上，為了進入該等較深度的休眠狀態，一電源管理介面典型地檢測其中對該處理器沒有新的或未決的中斷之一時槽。接著，該電源管理介面使用一輸入/輸出(I/O)控制器或其他晶片組特性來將該處理器置於該等較深度的休眠狀態。例如，每當諸如一DPRSLPVR信號或其他類似信號之一平台"較深度休眠"信號被一I/O控制器或其他積體電路判定時，典型地藉由參考一處理器電壓調壓器(VR)電路中之一外部電壓參考及調壓至此參考電壓來達成進入較深度休眠狀態。接著，該VR從一第一電壓轉換至相關聯於該較深度休眠狀態之一第二較低電壓，其對於某些休眠狀態而言，包括一零電壓。當一退出該較深度休眠狀態，該VR轉換回一指定時間窗內之一較高電壓。
在一處理器被置入該較深度休眠狀態之後，來自該作業系統或另一來源之一間斷事件或中斷可被發送至該晶片組，且接著該晶片組允許該處理器退出該較深度休眠狀態。在包括較深度休眠狀態之各種電源管理狀態間轉換之能力使得電源消耗及耗散降低且電池壽命提高。
依據本發明之一實施例，係特地提出一種平台系統，其包含：處於一休眠狀態之一處理器，該處理器耦接至一平台控制集線器、一外部電壓調壓器及一環境控制 器；由一持續電源層供電之該處理器中的組件，其包括：儲存一處理器脈絡之一快取記憶體，用於處置處理器喚醒及脈絡復原之一喚醒邏輯，在該處理器以及該平台控制集線器、外部電壓調壓器及環境控制器之間的一I/O介面，及一靜電放電箝制器；其中當發生以下情況時，該處理器進入一連接待命的休眠狀態：經由該I/O介面從該喚醒邏輯接收一計時器信號；閘控在該處理器中操作的一時鐘；以獨立於該持續電源層之一專屬電源層對儲存該處理器脈絡之該快取記憶體供電；將由該持續電源層供電之該等剩餘組件切斷電源，且將該持續電源層切斷電源；將用於處置處理器喚醒及脈絡復原之喚醒來源重導向至該平台控制集線器；及將該處理器之結構性功能轉移至該平台控制集線器，包括一時戳計數器之操作。
100‧‧‧平台系統方塊圖概觀
102‧‧‧平台系統
104‧‧‧CPU
106‧‧‧PCH
108‧‧‧電池
110‧‧‧DDR
111‧‧‧VR/VCCIN
112‧‧‧EC
114‧‧‧SRAM
116‧‧‧LVR/VDDQ
118‧‧‧DDRIO介面
120‧‧‧ESD箝制器
122‧‧‧喚醒邏輯
124‧‧‧IO
126‧‧‧I/O介面
128‧‧‧時戳計數器
130‧‧‧整合電壓調壓器VCCST
132‧‧‧平台環境控制介面
134‧‧‧FET
136‧‧‧發信號協定
138‧‧‧連接待命的邏輯
140‧‧‧除錯信號CATERR、PECI喚醒信號
142‧‧‧測試存取埠TAP
200‧‧‧進入休眠狀態邏輯
202~214‧‧‧程序方塊
300‧‧‧退出休眠狀態邏輯
302~312‧‧‧程序方塊
400‧‧‧資料處理系統
402‧‧‧匯流排
403‧‧‧處理器
404‧‧‧顯示控制器
405‧‧‧記憶體
406‧‧‧大容量儲存器
407‧‧‧非依電性記憶體
408‧‧‧I/O控制器
409‧‧‧輸入/輸出裝置
本發明以範例來說明，且不限於附圖中的圖式，其中相同的參考符號表示類似的元件，且其中：圖1是一示範性平台系統之一方塊圖，其中根據本發明之一實施例，一處理器能被置於一連接待命的休眠狀態；圖2是一流程圖，說明根據本發明之一實施例的可被利用以進入一連接待命的休眠狀態之一程序；圖3是一流程圖，說明根據本發明之一實施例的可被利用以退出該連接待命的休眠狀態之一程序；及圖4說明一典型電腦系統之一範例，其能被用以 結合此處所述之實施例。
 詳細說明
在以下的說明中，許多特定細節被提出以提供用於在處理器之休眠狀態期間的電源管理之方法、媒體及系統之實施例之徹底的解釋。該等細節意欲透過本發明之示範例實施例之說明來促進本發明之了解。然而，這些細節並非意欲將本發明限制於所述的特定實施例。變化及其他實施例都在本發明之範圍內。
如對熟悉此技者將是明顯的，本發明之一實施例可在沒有此說明中所提出的一個或多個該等特定細節之情況下被實施。此外，某些已知組件、結構及技術未被詳細顯示以免模糊化對本發明的理解。
被繪示在該等圖示中的某些細節，包括包含硬體(例如，電路、專屬邏輯、韌體、微碼等)、軟體(諸如在一般目的電腦系統或專屬機器或裝置上所運行者)或二者之組合之細節被提供用於說明之目的。然而，如對熟悉此技者將是明顯的，被繪示在圖示中或在本申請案中所述者以外的硬體及/或軟體可被實施於一實施中而仍在本發明之範圍內。
在整個說明中，一些細節以依序的操作被提出。然而，如對熟悉此技者將是明顯的，該等操作中之一些可以所述者以外的不同順序被執行，包括平行地被執行而非依序地，而仍在本發明之範圍內。
最後，說明書中對“一實施例”的參照表示關聯於該實施例而描述的一特定特性、結構或特徵可被包括在本發明之至少一實施例中。“在一實施例中”一詞在說明書中各處的出現不一定都代表相同實施例。
現在返回到說明細節，即使先前產生深度休眠狀態，在一深度閒置狀態下的處理器將消耗或洩漏電源。此電源之低效率的使用可能至少部分是肇因於在休眠狀態期間依然電源開啟之一個或多個電源層，其是為了維持處理器脈絡及用於處理器對該系統呈現結構性地運作中。維持處理器脈絡及呈現結構性地運作中致使處理器快速地醒來。當依然開啟電源之電源層所支援的一些組件並非是被需要時，便會發生效率低下之情況。
例如，本發明可實施於其中的一處理器典型地被一外部電壓調壓器(VR)及多個內部電壓調壓器供電，其等被整合在該處理器晶粒內，稱為完全整合電壓調壓器(FIVR)。在CPU晶粒中使用多個FIVR致使CPU晶粒上的組件分組成個別的電源層，因而FIVR只對於分組中的組件之電源進行調壓並供應電源。在電源管理期間，可對一FIVR之一給定電源層切斷或關閉電源，當處理器被置於某一C狀態而另一FIVR之另一電源層依然運作中或完全被供電時。
在一實施例中，稱為一VccST之一持續電源層用於某些深度休眠狀態期間，以對一些I/O信號之I/O接腳開啟電源，諸如CPU與平台控制集線器(PCH)間的介面、具有外 部VR之介面及具有一嵌入式控制器(EC)之介面。VccST也開啟一晶粒上電壓調壓器之電源，該晶粒上電壓調壓器支援在休眠狀態期間儲存CPU脈絡之CPU靜態隨機存取記憶體(SRAM)。VccST也用以對CPU的喚醒邏輯(WakeLogic)開啟電源，該CPU的喚醒邏輯監測且處理該等各種喚醒來源信號，諸如PCH與CPU間的PMSYNC及PMDOWN串列介面。最後，VccST電源層對位在CPU上的靜電放電箝制器(ESD箝制器)開啟電源。
在電源管理期間，儘管當CPU進入諸如用於Intel®微處理器之某些深度休眠狀態時諸如系統代理電源層(VccSA)之其他電源層被電源切斷或關閉，該VccST電源層依然電源開啟以支援以上被參考之組件。這可能導致當不需要這些組件時之不必要的電源消耗或耗散。
在其他優點方面，本發明之實施例解決了此效率低下之問題。特別是，本發明之實施例包括方法、媒體及系統，以在處理器之休眠狀態期間使用一新穎的連接待命的休眠狀態來管理電源。在一實施例中，該連接待命的休眠狀態使用一專屬電源層來維持CPU脈絡。在一實施例中，該連接待命的休眠狀態使用該PCH之資源來促進CPU喚醒。在一實施例中，該連接待命的休眠狀態促進該PCH中的持續CPU結構性功能，直到CPU醒來。本發明之一實施例有利地致能關閉在深度休眠狀態期間先前是被保持電源開啟的所有不必要的CPU組件，包括關閉所有時鐘。
圖1是一示範性平台系統之一方塊圖，其中根據 本發明之一實施例，一處理器被置於一連接待命的休眠狀態。該平台系統102可以是一膝上型電腦、筆記型電腦及電子平板或讀取裝置、攝影機、個人數位助理、無線蜂巢式電話/手機、智慧型手機或任何其他類型的行動電子系統或行動計算裝置。該平台系統102也可以是一靜止系統，諸如一桌上型或企業計算系統。其他類型的電子系統也在本發明之實施例之範圍內。
該平台系統102根據本發明之一實施例被組配。除了未繪示以不模糊化本發明之其他組件以外，本該平台系統102包括一CPU 104及一PCH 106。在一實施例中，該CPU/處理器104可以是一Intel®架構微處理器，其包括一個或多個處理核心及至少一個執行單元以處理指令。應該理解的是，任何適當數量的處理核心可被使用，而不背離此處所述的實施例之範圍。在其他實施例中，該處理器104可以是來自一不同來源的一不同類型的處理器，諸如一數位信號處理器、一嵌入式處理器或一微處理器。
在一實施例中，該CPU 104包括至DDR 110之一DDRIO(雙倍資料速率I/O)介面118，其耦接至對CPU上的一個或多個SRAM 114開啟電源之一晶粒上電壓調壓器/供應器LVR/VDDQ 116。在多個核心環境中，CPU使用用作一共用快取之SRAM 114。例如，此共用快取可以是一層級2(L2)快取，其被該等多個處理器核心共用。
在一實施例中，CPU 104也包括在該CPU與該PCH 106之間以及該CPU與該EC 112之間的支援各種發信 號協定136之一I/O介面(IO)124。該等發信號協定136包括24MHz時鐘信號、PMDOWN/PMSYNC串列介面、PLTRST平台復原信號、PWRGOOD電源良好信號及THERMTRIP熱跳脫信號。在一實施例中，該I/O介面24也支援用於災難性錯誤之除錯信號CATERR 140及一測試存取埠TAP 142。該CPU還包含該等ESD箝制器120及喚醒邏輯122。
在一實施例中，一外部VR，VR/VCCIN 111，被一電池108供電，且經由至該CPU 104之一串列電壓識別(SVID)介面與該平台系統102介接。該VR/VCCIN 111經由一電壓調壓器致能信號VR_EN與該PCH 106介接。一嵌入式控制器(EC)112經由一平台環境控制介面(PECI)132與該CPU 102介接，並依所需提供一PECI喚醒140信號至該PCH 106。
在一實施例中，該PCH 106也包括支援該CPU及該PCH 106間的該等各種發信號協定136之一I/O介面(IO)126。在一實施例中，該PCH 106包含一時戳計數器(TSC)128及用於在該連接待命的狀態期間控制該系統之連接待命的邏輯138。用於該持續電源層之該整合電壓調壓器VCCST 130也位於該PCH 106上。
在一實施例中，在該連接待命的狀態中之該平台系統102之操作期間，該LVR/VDDQ 116整合電壓調壓器用作一專屬電源層，其依然電源開啟以支持該專屬快取記憶體(同步隨機存取記憶體(SRAM))114，在其中當該處理器進入該深度休眠狀態及連接待命的狀態時該CPU脈絡被儲 存，也就是處理器之關鍵狀態變數。該處理器之關鍵狀態包括相關聯於該結構性、微結構性、除錯狀態之狀態變數，及/或相關聯於該處理器之類似狀態變數。快取記憶體可內建於該處理器之晶片中或者被封裝在與該處理器晶片之外殼相同的外殼內。
在一實施例中，該持續電源層，該VCCST 130，經由一FET(場效電晶體)134耦接以對用於該PCH 106及該CPU 104、124及126之該等IO介面以及該等ESD箝制器120與喚醒邏輯122供電。在轉換至該連接待命的狀態之期間，該VCCST 130被切斷電源以降低那些組件的電源消耗及耗散。在該連接待命的狀態期間，來自該EC 112之該等喚醒來源信號(PECI喚醒140)被發送至該PCH 106，而非該CPU 104，如此一來該PCH能代替該CPU來管理喚醒處理。此外，該TSC 128被保持在該PCH 106中以促進CPU結構性功能。
圖2及3是流程圖，說明根據本發明之一實施例的可被利用以進入(200)及退出(300)一連接待命的休眠狀態之程序200及300。參考圖2，為了進入該連接待命的休眠狀態，諸如一CPU之一積體電路裝置起始一程序200，以確保在該CPU IO的每一信號能被電源切斷，且所有該等喚醒來源能被移至該PCH。因此，在程序方塊202處，在該CPU已進入諸如該封裝C10狀態之一深度休眠狀態之後，該PCH接收一請求以進入該連接待命的休眠狀態，其中在該封裝C10狀態中，例如該VccST之一持續電源層被用以對一平台系統 中的一有限數目之組件開啟電源。在決定被持續電源層所支援的組件不再被需要且休眠狀態之深度可被增加之後，該請求被接收。
在程序方塊204處，該CPU之喚醒邏輯組件經由CPU及PCH間的PMSYNC串列介面發送一至下一事件之時間(TNTE)信號。在程序方塊206處，該CPU之喚醒邏輯組件也發送一訊息至該PCH以閘控該24MHz時鐘。此時鐘是一參考時鐘，其在先前深度休眠狀態期間依然被電源開啟(諸如該C10休眠狀態)以支援該TSC(時戳計數器)及CPU中的計時器事件。但在該連接待命的休眠狀態中，該TSC被該PCH支援，且計時器事件也將被該PCH處置，因此不再需要該24MHz時鐘。
在程序方塊208處，該CPU之喚醒邏輯組件進一步發送一訊息以對該持續電源層關閉電源，並關閉被該持續電源層所支援的所有剩餘信號。因此，至該外部VR之該CPU IO之SVID被關閉，係因該外部VR將已被去能或以一限制狀態(在其中該SVID介面關閉但喚醒邏輯被維持於該外部VR中)運行。由於在該連接待命的休眠狀態期間該等喚醒來源被移至該PCH，因此並不需要至該外部VR之一介面，即使是運行於一限制狀態時。
在程序方塊208處，被關閉的其他剩餘信號包括該等PMSYNC/PMDOWN串列介面。這些介面被用於該CPU及該PCH間的通訊，且一旦該CPU被切斷電源，就不再需要這些介面。該等PwrGood(電源良好)及PLTRST(平台重置) 信號被用於與已被切斷電源之該平台系統中之其他電源層域進行通訊。使用此等信號之唯一的其他電源層域是用於該DDRIO之電源層，其在該連接待命的休眠狀態中依然被電源開啟(專屬電源層)。但該DDRIO將具有其自己的PwrGood(電源良好)及PLTRST(平台重置)信號。由於再也不需要，故在該CPU IO介面上的該等PwrGood(電源良好)及PLTRST(平台重置)信號被關閉。
在程序方塊208處，由於所有時鐘都關閉且沒有會從該CPU內部產生一THERMTRIP信號之感測器或邏輯，因此該THERMTRIP信號沒有作用且因而被關閉。該PECI介面在該等先前的休眠狀態期間被關閉電源，係因其為一喚醒來源。然而，在該連接待命的休眠狀態中，該PECI接角可被關閉電源且任何PECI喚醒信號可透過諸如SMBUS之另一介面被該EC直送傳送至該PCH。最後，在該等先前休眠狀態期間該CPU之IO介面上之被開啟電源的某些除錯信號，諸如該等災難性錯誤(CATERR)及測試存取點(TAP)信號，可在該連接待命的休眠狀態中被關閉，係因在該CPU中沒有能以此等信號來除錯之功能性邏輯或時鐘發揮作用。
在一實施例中，該進入程序200在程序方塊210處繼續，其中先前被該CPU所處置的所有喚醒來源現在被重導向至該PCH。該等喚醒來源包括先前在該PCH處從該CPU喚醒邏輯所接收的該TNTE之過期、來自該EC之該等PECI喚醒信號之重導向，以及來自該PCH之任何中斷。
在一實施例中，該進入程序200在程序方塊212處繼續，其中該等CPU SRAM被該專屬電源層開啟電源，在此情況下，該專屬電源層是該VDDQ電源層，其對至該DDR裝置之該CPU之DDRIO介面開啟電源。在一實施例中，用於該VDDQ之電壓電源管理可被設定至一保留參考操作電壓，係藉由以一特定電壓識別(VID)碼對該VDDQ指示使該操作電壓下降。應注意的是，對於某些實施例，該參考操作電壓可以是一最小保留操作電壓。一旦至該VDDQ的交遞是完全的，用於該VccST之電壓電源管理可被設定至一較低的或零參考操作電壓，係藉由以一特定電壓識別(VID)碼對該VccST指示使該操作電壓下降。程序方塊212之結果為，該CPU中只有一組最少的組件在該連接待命的休眠狀態期間保持電源開啟，導致相較於先前深度休眠狀態下有顯著的電源節省。
在程序方塊214處該進入程序200結束在該CPU是在該連接待命的休眠狀態中，且該PCH等待一喚醒或其他計時器事件。在一實施例中，該PCH也維持該TSC在該連接待命的休眠狀態期間持續該等CPU結構性功能。
圖3是一流程圖，說明根據本發明之一實施例的可被利用以退出該連接待命的休眠狀態之一程序。在程序方塊302處，該PCH從在該連接待命的休眠狀態期間被重導向至該PCH之該等喚醒來源中之一個接收一喚醒事件信號。例如，該PCH可接收該TNTE計時器之過期之一通知，或來自該EC之一PECI喚醒信號，或來自該PCH本身之一中 斷。
在一實施例中，在程序方塊304處，回應於接收該喚醒事件，該PCH繼續提升先前被關閉電源之該持續電源層，例如該VccST。例如，用於該VccST之電壓電源管理可被設定至一較高參考操作電壓，係藉由以一特定電壓識別(VID)碼對該VccST指示使該操作電壓上升。應注意的是，對於某些實施例，該參考操作電壓可以是一最小運作狀態操作電壓。在程序方塊306處，一旦該持續電源層被充分地電源開啟且該等對應接腳被啟動，則該PCH經由該PCH與該CPU間之該等IO介面來判定一PwrGood信號至該CPU。
在程序方塊308處，該PCH接著接通該先前被閘控之24MHz時鐘。例如，該PCH對於該24MHz時鐘域重新鎖定一鎖相迴路(PLL)且開啟該24MHz時鐘。
在一實施例中，一旦該持續電源層被開啟電源且該24MHz時鐘被接通，則該程序300在程序方塊310處繼續，其中該PCH以例如該VccST電源層之該持續電源層來對該等CPU SRAM供電，而非以例如該VDDQ電源層之該專屬電源層。該處理器狀態返回至該先前深度休眠狀態，諸如該封裝C10狀態。該程序300結束在程序方塊312，其中該PCH等待下一請求以進入一連接待命的休眠狀態。
在一實施例中，取決於該喚醒來源，在該退出程序300結束後，控制可選擇性地轉移至相關聯於該先前深度休眠狀態之該等退出程序，諸如該封裝C10狀態，如此一來 那些退出程序能復原該CPU之狀態。例如，該CPU之狀態典型地藉由產生一平台重置(PLTRST)信號至該CPU以執行一內部RESET以清除狀態且接著從該等CPU SRAM復原相關聯於該CPU之該等關鍵狀態變數被復原。
從前述說明應明顯的是，該新穎的連接待命的休眠狀態對於在一深度閒置狀態中的處理器提供顯著的電源節省。例如，以前產生深度休眠狀態會使至少兩個電源層電源開啟且使該處理器之許多其他組件電源開啟。此外，該處理器時鐘仍然開啟以處置該等處理器之結構性及喚醒功能。藉由對組件切斷電源並將該等結構性及喚醒功能轉移至該PCH，預期使用該連接待命的休眠狀態會節省顯著的電源量，且藉由延長電池壽命對行動裝置有特別的好處。
圖4說明一典型電腦系統之一範例，其能被用以結合此處所述之實施例。需注意儘管圖4繪示一資料處理系統之各種組件，諸如一電腦系統，但並非意味著表示互連該等組件之任何特定結構或方式。也將了解的是，具有比圖4所示者少或多的組件之任何類型之資料處理系統也能夠被用於本發明。圖4之資料處理系統可以是任何類型之計算裝置，諸如一行動或靜止計算及/或通訊裝置，包括但不限於一手機、智慧型手機、平板電腦、膝上型電腦、電子書閱讀器、桌上型電腦、數位攝影機等。
如圖4所示，該資料處理系統400包括用以互連該系統之各種組件之一個或多個匯流排402。如該技藝中已知者，一個或多個處理器403耦接至該一個或多個匯流排 402。記憶體405可以是DRAM或非依電性RAM或者可以是快閃記憶體或其他類型之記憶體。藉由使用該技藝中已知技術，此記憶體耦接至該一個或多個匯流排402。該資料處理系統400也可包括非依電性記憶體407，其可以是一硬碟機或一快閃記憶體或一磁光驅動機或磁性記憶體或一光學驅動機或即使在電源自系統移除後仍保留資料之其他類型的記憶體系統。該非依電性記憶體407及該記憶體405二者使用已知介面及連接技術耦接至該一個或多個匯流排402。
一顯示控制器404耦接至該一個或多個匯流排402以接收需顯示在一顯示裝置404上之顯示資料，該顯示裝置404能顯示此處所述的任一該等使用者介面特性或實施例。該顯示裝置404能包括一整合觸控式輸入以提供一觸控式螢幕。該資料處理系統400也可包括一個或多個輸入/輸出(I/O)控制器408，其提供用於一個或多個I/O裝置之介面，該一個或多個I/O裝置諸如為一或多個滑鼠、觸控式螢幕、觸控板、搖桿及包括該技藝中已知的其他輸入裝置以及輸出裝置(例如揚聲器)。如該技藝中已知者，該等輸入/輸出裝置409經由一個或多個I/O控制器408耦接。
在該系統400是一行動或可攜式系統之情況下，可包括一電池或電池連接器，以獨立地或者在無法使用另一種電源之情況下提供電源來操作該系統400。此外，對於某些實施例，可包括一天線且其耦接至系統400，係經由例如一無線區域網路(WLAN)裝置，以提供用於該系統200之無線連接。該無線裝置可包括一無線通訊模組，其可利用 一無線應用協定來建立一無線通訊通道。該無線通訊模組可實施一無線網路標準，諸如在1999年公布的電機及電子工程師學會(IEEE)802.11標準，IEEE std.802.11-1999。
儘管圖4顯示該非依電性記憶體407及該記憶體405直接耦接至該一個或多個匯流排而非經由一網路介面，將了解的是，該資料處理系統可使用一非依電性記憶體，其對於該系統是遠端的，諸如一網路儲存裝置，其耦接至該資料處理系統，係經由一網路介面，諸如一數據機或乙太介面或無線介面，諸如一無線WiFi收發器或一無線蜂巢式電話收發器或此等收發器之組合。如該技藝中已知者，該一個或多個匯流排402可包括一個或多個橋接器或控制器或介面卡以在各種匯流排間互連。在一實施例中，該I/O控制器408包括用於控制USB周邊之一USB介面卡且能控制一乙太網埠或一無線收發器或無線收發器之組合。
從本說明將明顯的是，本發明之層面能至少部分是以軟體來實施。亦即，此處所說明的技術及方法能在一資料處理系統中回應於其執行被包含於一有形、非暫時性記憶體中之一序列的指令之處理器而被實現，該記憶體諸如為該記憶體405或該非依電性記憶體407或此等記憶體之組合，且這些記憶體中的每一個為一機器可讀取、有形的儲存媒體之形式。在各種實施例中，硬接線電路能與軟體指令組合而被使用以實施本發明。因此該等技術不限於硬體電路及軟體之任何特定組合或者用於被該資料處理系統執行之指令之任何特定來源。
所述實施例之全部或一部分能以諸如一專屬邏輯電路之邏輯電路來實施，或者以一微處理器或執行程式碼指令之其他形式的處理核心來實施。因此以上討論所教示的程序能以程式碼來實現，諸如機器可執行指令，其導致執行這些指令之一機器實現某些功能。在此脈絡中，一“機器”典型地是將中間形式(若“抽象的”)指令轉換為特定處理器指令之一機器(例如諸如一“虛擬機器”(如一爪哇虛擬機器)之一抽象的執行環境、一解譯器、一共同語言執行環境、一高階語言虛擬機器等)，及/或配置在一半導體晶片(如以電晶體來實施的“半導體晶片”)上被設計來實現指令之電子電路，諸如一般目的處理器及/或特定目的處理器。以上討論所教示的程序也可藉由(替代一機器或與一機器結合)被設計來實現該等程序(或其部分)之電子電路來執行，而不執行程式碼。
一製品能被用以儲存程式碼。儲存程式碼之一製品能被實施為，但不限於，一個或多個記憶體(例如一個或多個快閃記憶體、隨機存取記憶體(靜態、動態或其他))、光學碟片、CD-ROM、DVD ROM、EPROM、EEPROM、磁性或光學卡或適用於儲存電子指令之其他類型的機器可讀取媒體。程式碼也可藉由實施於一傳播媒體(例如透過一通訊鍊接(如一網路連接))中之資料信號從一遠端電腦(例如一伺服器)被下載。
此處所使用的“記憶體”一詞意欲涵蓋諸如動態隨機存取記憶體(DRAM)及靜態RAM(SRAM)之所有依電性 儲存媒體。電腦可執行指令能被儲存在非依電性儲存裝置，諸如磁性硬體、一光學碟片，且典型地是在一處理器執行軟體期間藉由一直接記憶體存取程序被寫入至記憶體。熟悉此技者將立即意識到，“機器可讀儲存媒體”一詞包括可被一處理器存取之任何類型之依電性或非依電性儲存裝置。
以上詳細說明是以一電腦記憶體中之資料位元上的操作之演算法及符號表示來呈現。這些演算法說明及表示是熟悉資料處理技藝者所使用的工具，以最有效地將其工作表達給熟悉該技藝之其他人。此處演算法通常被設想為導致一所需結果之一自相容序列的運算。該等運算是需要物理量之物理操作者。通常，即使並非必須，這些量為能夠被儲存、傳遞、組合、比較及操作之電或磁信號的形式。主要是對於一般用法將這些信號參閱位元、數值、元件、符號、字元、術語、數字等，有時已證明是方便的。
然而，應記住的是，所有這些及類似的術語需與該等適當物理量相關聯且僅是用於這些量的方便標籤。除非特別陳述，否則從以上討論明顯的是，應了解到在整個說明中，使用諸如"處理"或"運算"或"計算"或"決定"或"顯示"等之術語的討論參閱一電腦系統或類似電子計算裝置之動作及程序，其將表示為該電腦系統之暫存器及記憶體中的物理(電子)量操作及轉換成同樣表示為該電腦系統記憶體或暫存器或其他這樣的資訊儲存、傳送或顯示裝置內之物理量之其他資料。
本發明也相關於用於執行此處所述之操作之一設備。此設備能特定地被建構用於所需目的，或者其可包括一個一般目的電腦，其被儲存在該電腦中之一電腦程式選擇性地啟動或重組配。無論是哪種方式，該設備提供用於執行此處所述操作之構件。該電腦系統能被儲存在一電腦可讀取儲存媒體中，諸如但不限於任何類型之碟片，其包括軟碟片、光學碟片、CD-ROM、及磁光碟、唯讀記憶體(ROM)、RAM、EPROM、EEPROM、磁或光卡，或者適用於儲存電子指令之任何類型的媒體，且每一者耦接至一電腦系統匯流排。
此處所呈現的程序及顯示本質上並不相關於任何特定電腦或其他設備。各種一般目的系統能具有根據此處教示的程式，或者構建一較特殊設備以執行所述操作可證明是方便的。從以下說明，用於各種系統之該所需結構將是明顯的。此外，本發明並不參照任何特定程式語言被說明。將了解的是，各種程式語言能被用於實施此處所述的本發明之教示。
在以上說明書中，本發明已參照特定示範性實施例被說明。將明顯的是，能對所述實施例進行各種修飾而不背離以下申請專利範圍中所提出的本發明之較寬廣精神及範圍。因此說明書及圖式需被視為是說明性的而非限制性的。
100‧‧‧平台系統方塊圖概觀
102‧‧‧平台系統
104‧‧‧CPU
106‧‧‧PCH
108‧‧‧電池
110‧‧‧DDR
111‧‧‧VR/VCCIN
112‧‧‧EC
114‧‧‧SRAM
116‧‧‧LVR/VDDQ
118‧‧‧DDRIO介面
120‧‧‧ESD箝制器
122‧‧‧喚醒邏輯
124‧‧‧IO
126‧‧‧I/O介面
128‧‧‧時戳計數器
130‧‧‧整合電壓調壓器VCCST
132‧‧‧平台環境控制介面
134‧‧‧FET
136‧‧‧發信號協定
138‧‧‧連接待命的邏輯
140‧‧‧除錯信號CATERR、PECI喚醒信號
142‧‧‧測試存取埠TAP

Claims (20)

  1. 一種平台系統，其包含：處於一休眠狀態之一處理器，該處理器耦接至一平台控制集線器、一外部電壓調壓器及一環境控制器；由一持續電源層供電之該處理器中的組件，該等組件包括：儲存一處理器脈絡於其中之一快取記憶體，用於處置處理器喚醒及脈絡復原之一喚醒邏輯，在該處理器以及該平台控制集線器、外部電壓調壓器及環境控制器之間的一I/O介面，及一靜電放電箝制器；其中於下列情況中，該處理器進入一連接待命的休眠狀態：經由該I/O介面從該喚醒邏輯接收一計時器信號；閘控在該處理器中操作的一時鐘；以獨立於該持續電源層之一專屬電源層對儲存該處理器脈絡於其中之該快取記憶體供電；關閉由該持續電源層供電之該等剩餘組件的電源，且關閉該持續電源層的電源；將喚醒來源重導向至該平台控制集線器，該等喚醒來源用於處置處理器喚醒及脈絡復原；及 將該處理器之結構性功能轉移至該平台控制集線器，包括一時戳計數器之操作。
  2. 如申請專利範圍第1項之平台系統，其中當該平台控制集線器進行以下動作時，該處理器退出該連接待命的休眠狀態：接收一喚醒來源；開啟該持續電源層的電源；確立一持續電源良好信號；以該持續電源層對該快取記憶體供電；及接通該時鐘。
  3. 如申請專利範圍第1項之平台系統，其中用於處置處理器喚醒及脈絡復原之該等喚醒來源包括以下任一者：一計時器事件；一平台環境控制介面喚醒信號；及發生在該平台控制集線器上之一中斷。
  4. 如申請專利範圍第3項之平台系統，其中經由該I/O介面從該喚醒邏輯接收的該計時器信號是一至下一事件之時間的信號，且該計時器事件是該至下一事件之時間的信號的一期滿時間。
  5. 如申請專利範圍第1項之平台系統，其中該處理器及該平台控制集線器之間的該I/O介面支援該等參考時鐘信號、用於PMSYNC及PM DOWN訊息傳遞之一雙向串列介面、一平台重置信號(PLTRST)、一電源良好(PWRGOOD)信號，及一熱跳脫信號(THERMTRIP)中之 任一者。
  6. 如申請專利範圍第1項之平台系統，其中該處理器及該外部電壓調壓器之間的該I/O介面是一串列電壓識別(SVID)介面。
  7. 如申請專利範圍第1項之平台系統，其中該處理器及該環境控制器之間的該I/O介面支援用於電源管理、熱能管理及錯誤管理之一串列介面(PECI)。
  8. 如申請專利範圍第1項之平台系統，其中該I/O介面進一步支援除錯信號，包括一災難性錯誤信號及一測試存取埠信號。
  9. 一種用於高效率地管理一平台系統中的電源之方法，該方法包含下列步驟：將儲存處於一深度休眠狀態中的一處理器的脈絡之一快取記憶體從一持續電源層轉移至一專屬電源層；將用於該處理器之喚醒來源重導向至一平台控制集線器，該平台控制集線器通訊地耦接至該處理器；關閉該持續電源層的電源，該持續電源層是對該平台控制集線器及該處理器中之在該深度休眠狀態中非必要的組件供電；閘控在該處理器上操作之一參考時鐘；及在該平台控制集線器上等待用於該處理器之一喚醒來源之到來。
  10. 如申請專利範圍第9項之方法，其進一步包含：回應於該喚醒來源之到來，該平台控制集線器使該 處理器返回至該先前深度休眠狀態，包括：開啟該持續電源層的電源；使儲存處於該深度休眠狀態中的該處理器之脈絡之該快取記憶體從該專屬電源層返回至該持續電源層；及停止閘控該處理器上之該參考時鐘。
  11. 如申請專利範圍第9項之方法，其中由該持續電源層供電之在該深度休眠狀態中非必要的組件包括：該處理器及該平台控制集線器之間的介面；該處理器及一環境控制器之間的介面；及該處理器及一外部電壓調壓器之間的介面。
  12. 如申請專利範圍第11項之方法，其中由該持續電源層供電之在該深度休眠狀態中非必要的組件更包括：在該處理器上操作之一靜電放電箝制器；及在該處理器上操作之一喚醒組件，其中該喚醒組件之該等功能暫時被維持在該平台控制集線器中，直到該處理器返回到該先前深度休眠狀態為止。
  13. 如申請專利範圍第11項之方法，其中由該持續電源層供電之在該深度休眠狀態中非必要的組件更包括：對來自該處理器之除錯信號，該等除錯信號包括一災難性錯誤信號及一測試存取埠信號中之一個或多個。
  14. 如申請專利範圍第9項之方法，其中用於該處理器之喚醒來源包括以下任一個或多個：用於一計時器之一計時器事件，當把該等喚醒來源 重導向至該平台控制集線器時，該計時器基於在該平台控制集線器中所接收到的來自該處理器之一至下一事件之時間的信號來設定；來自該環境控制器之一平台環境控制介面喚醒信號；及發生在該平台控制集線器上之一中斷。
  15. 一種處理器，該處理器包含：通訊地耦接至一平台控制集線器之一處理器，該處理器具有儲存處於一深度休眠狀態中的該處理器的脈絡之一快取記憶體以及在該處理器上操作之一參考時鐘；回應於該處理器進入該深度休眠狀態，該處理器：將該快取記憶體從一持續電源層轉移至一專屬電源層，將用於該處理器之喚醒來源重導向至該平台控制集線器，關閉該持續電源層的電源，該持續電源層是對該處理器及該平台控制集線器中之在該深度休眠狀態中非必要的組件供電，閘控該參考時鐘；及該平台控制集線器等待被重導向之該等喚醒來源中之任一個的到來。
  16. 如申請專利範圍第15項之處理器，其中回應於在該平台控制集線器中被重導向之該等喚 醒來源中之任一個的到來，使該處理器返回至該先前深度休眠狀態，其中該平台控制集線器：開啟該持續電源層的電源；使儲存處於該深度休眠狀態中的該處理器之脈絡之該快取記憶體從該專屬電源層返回至該持續電源層；及停止閘控該參考時鐘。
  17. 如申請專利範圍第15項之處理器，其中由該持續電源層供電之在該深度休眠狀態中非必要的組件包括：該處理器及該平台控制集線器之間的介面；該處理器及一環境控制器之間的介面；及該處理器及一外部電壓調壓器之間的介面。
  18. 如申請專利範圍第15項之處理器，其中由該持續電源層供電之在該深度休眠狀態中非必要的組件更包括：在該處理器上操作之一靜電放電箝制器；及在該處理器上操作之一喚醒組件，其中該喚醒組件之該等功能暫時被維持在該平台控制集線器中，直到該處理器返回到該先前深度休眠狀態為止。
  19. 如申請專利範圍第15項之處理器，其中由該持續電源層供電之在該深度休眠狀態中非必要的組件更包括：來自該處理器之除錯信號，該等除錯信號包括一災難性錯誤信號及一測試存取埠信號中之一個或多個。
  20. 如申請專利範圍第15項之處理器，其中用於該處理器之喚醒來源包括以下任一個或多個： 用於一計時器之一計時器事件，當把該等喚醒來源重導向至該平台控制集線器時，該計時器基於在該平台控制集線器中所接收到的來自該處理器之一至下一事件之時間的信號來設定；來自該環境控制器之一平台環境控制介面喚醒信號；及發生在該平台控制集線器上之一中斷。
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