KR20140089982A - 적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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KR20140089982A
KR20140089982A KR1020130002143A KR20130002143A KR20140089982A KR 20140089982 A KR20140089982 A KR 20140089982A KR 1020130002143 A KR1020130002143 A KR 1020130002143A KR 20130002143 A KR20130002143 A KR 20130002143A KR 20140089982 A KR20140089982 A KR 20140089982A
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강길영
오치성
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삼성전자주식회사
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Abstract

적층된 메모리 장치가 개시된다. 상기 적층된 메모리 장치는 복수의 메모리 칩들, 상기 복수의 메모리 칩들 중 적어도 어느 하나에 명령 신호를 전송하기 위한 제1패스, 및 상기 복수의 메모리 칩들 중 적어도 어느 하나의 리프레시 동작을 제어하는데 이용되는 리프레시 제어 신호를 전송하기 위한 제2패스를 포함한다.

Description

적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Stacked memory device, memory system including the same and method for operating the same}
본 발명의 개념에 따른 실시 예는 적층된 메모리 장치에 관한 것으로, 특히 적층된 메모리 장치에서 리프레시(refresh) 동작이 수행될 때, 피크(peak) 전류를 감소시킬 수 있는 적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
적층된 메모리 장치는 데이터를 저장하기 위해 전자 장치에 널리 사용된다.
상기 적층된 메모리 장치는 복수의 메모리 칩들을 포함할 수 있다. 상기 복수의 메모리 칩들 각각은 복수의 랭크들(ranks)을 포함한다. 상기 복수의 랭크들 각각이 DRAM(dynamic random access memory)과 같은 휘발성 메모리로 구현될 때, 상기 DRAM에서 리프레시 동작은 주기적으로 수행되어야 한다.
상기 랭크들 각각은 복수의 뱅크들을 포함한다. 상기 복수의 뱅크들 각각은 복수의 로우들(또는 복수의 워드 라인들), 복수의 비트 라인들, 및 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 상기 리프레시 동작은 모든 로우에 대해 로우 접근(a row access)을 의미한다.
각각이 서로 다른 메모리 칩들에 포함되는 랭크들이 동시에 리프레시 동작을 수행할 때, 피크(peak) 전류가 발생할 수 있다. 상기 피크 전류는 상기 적층된 메모리 장치의 신뢰성(reliability)에 영향을 미칠 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 적층된 메모리 장치에서 리프레시 동작이 수행될 때, 피크 전류를 감소시킬 수 있는 적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 적층된 메모리 장치는 복수의 메모리 칩들, 상기 복수의 메모리 칩들 중 적어도 어느 하나에 명령 신호를 전송하기 위한 제1패스, 및 상기 복수의 메모리 칩들 중 적어도 어느 하나의 리프레시 동작을 제어하는데 이용되는 리프레시 제어 신호를 전송하기 위한 제2패스를 포함한다.
실시 예에 따라 상기 적층된 메모리 장치는 상기 복수의 메모리 칩들을 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있다.
상기 메모리 컨트롤러는 상기 리프레시 제어 신호를 생성하는 리프레시 제어 신호 생성기를 포함할 수 있다.
상기 복수의 메모리 칩들 중 적어도 어느 하나는 상기 리프레시 제어 신호를 수신하여 상기 리프레시 동작을 제어하기 위한 리프레시 제어 회로를 포함한다.
실시 예에 따라 상기 리프레시 제어 회로는 상기 리프레시 제어 신호를 생성하는 리프레시 제어 신호 생성기를 포함할 수 있다.
실시 예에 따라 상기 리프레시 제어 회로는 상기 리프레시 제어 신호에 응답하여 시간을 카운팅하고, 카운팅 값에 따라 상기 리프레시 제어 신호를 출력하는 리프레시 제어 블록을 포함할 수 있다.
실시 예에 따라 상기 리프레시 제어 회로는 상기 리프레시 제어 신호를 지연시키는 지연 회로를 포함할 수 있다.
상기 리프레시 제어 신호는 POSC 신호일 수 있다.
상기 리프레시 동작은 셀프 리프레시 동작이다.
상기 복수의 메모리 칩들 중 적어도 어느 하나는 수직 전기 접속 수단을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 상기 적층된 메모리 장치, 및 상기 적층된 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 시스템-온 칩(system on chip)을 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 칩들을 포함하는 적층된 메모리 장치의 동작 방법은 리프레시 제어 신호를 생성하는 단계, 및 상기 리프레시 제어 신호에 따라 상기 복수의 메모리 칩들 중 적어도 어느 하나에 대해 리프레시 동작을 수행하는 단계를 포함한다.
상기 복수의 메모리 칩들 각각은 하나의 패스를 통해 상기 리프레시 제어 신호를 수신한다.
상기 리프레시 동작을 수행하는 단계는 상기 리프레시 제어 신호를 지연시키는 단계, 및 상기 지연된 리프레시 제어 신호에 응답하여 상기 복수의 메모리 칩들 중 적어도 어느 하나에 대해 상기 리프레시 동작을 수행하는 단계를 포함한다.
실시 예에 따라 상기 리프레시 동작을 수행하는 단계는 상기 리프레시 제어 신호에 응답하여 시간을 카운팅하는 단계, 및 상기 카운팅 값에 따라 상기 복수의 메모리 칩들 중 적어도 어느 하나에 대해 상기 리프레시 동작을 수행하는 단계를 포함한다.
상기 복수의 메모리 칩들 각각은 동시에 상기 리프레시 동작을 수행하지 않는다.
본 발명의 실시 예에 따른 적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법은, 상기 적층된 메모리 장치에서 리프레시 동작이 수행될 때, 상기 메모리 시스템에 포함된 랭크들에서 동시에 상기 리프레시 동작이 수행되지 않도록 함으로써 피크(peak) 전류를 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 적층된 메모리 장치의 패키지의 단면도(cross-sectional view)를 나타낸다.
도 2는 도 1에 도시된 복수의 메모리 칩들 중 어느 하나의 블록도를 나타낸다.
도 3은 도 1에 도시된 제2패스(path)를 설명하기 위한 개념도의 일 실시 예를 나타낸다.
도 4는 도 1에 도시된 제2패스(path)를 설명하기 위한 개념도의 다른 실시 예를 나타낸다.
도 5는 도 2에 도시된 리프레시 제어 회로의 일 실시 예의 블록도를 나타낸다.
도 6은 도 2에 도시된 리프레시 제어 회로의 다른 실시 예의 블록도를 나타낸다.
도 7은 도 2에 도시된 리프레시 제어 회로의 또 다른 실시 예의 블록도를 나타낸다.
도 8은 도 2에 도시된 복수의 랭크들 중 어느 하나의 블록도를 나타낸다.
도 9는 도 1에 도시된 적층된 메모리 장치의 동작을 설명하기 위한 타이밍도의 일 실시 예를 나타낸다.
도 10은 도 1에 도시된 적층된 메모리 장치의 동작을 설명하기 위한 타이밍도의 다른 실시 예를 나타낸다.
도 11은 도 1에 도시된 적층된 메모리 장치의 동작을 설명하기 위한 타이밍도의 또 다른 실시 예를 나타낸다.
도 12는 도 1에 도시된 적층된 메모리 장치의 동작을 설명하기 위한 타이밍도의 또 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 적층된 메모리 장치의 일 실시 예의 동작 방법을 나타내는 흐름도이다.
도 14는 도 1에 도시된 적층된 메모리 장치의 다른 실시 예의 동작 방법을 나타내는 흐름도이다.
도 15는 도 1에 도시된 적층된 메모리 장치를 포함하는 메모리 시스템의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 적층된 메모리 장치의 패키지의 단면도(cross-sectional view)를 나타낸다.
도 1을 참조하면, 적층된 메모리 장치(10)는 시스템 인 패키지(system in package; SiP)로 구현될 수 있다. 즉, 적층된 메모리 장치(10)는 하나의 패키지로 구현될 수 있다. 적층된 메모리 장치(10)는 복수의 메모리 칩들(chips; 20, 30, 100 및 40)과 메모리 컨트롤러(60)를 포함한다.
적층된 메모리 장치(10)가 시스템 인 패키지로 구현될 때, 메모리 컨트롤러(60)는 패키지 기판(70) 위에 마운트(mount)된다. 제1마이크로범프들(microbumps; 61)은 메모리 컨트롤러(60)를 패키지 기판(70)에 접속하는데 이용된다. 실시 예에 따라 패키지 기판(70)은 인쇄 회로 기판(printed circuit board(PCB))이라고 호칭될 수 있다. 복수의 솔더 볼들(solder balls; 71)은 패키지 기판(120)을 시스템 보드(미도시) 또는 외부 장치에 접속(attach)하는데 사용될 수 있다.
메모리 컨트롤러(60)는 복수의 메모리 칩들(20, 30, 100, 및 40)을 제어한다. 실시 예에 따라 적층된 메모리 장치(10)는 메모리 컨트롤러(60) 대신에 어플리케이션 프로세서(application processor)를 포함할 수 있다. 적층된 메모리 장치(10)가 상기 어플리케이션 프로세서를 포함할 때, 메모리 컨트롤러(60)는 상기 어플리케이션 프로세서에 포함된다. 또한, 실시 예에 따라 상기 어플리케이션 프로세서는 시스템 온 칩(system on chip;SoC), 멀티미디어 프로세서(multimedia processor), 또는 집적 회로(integrated circuit)라고 호칭될 수 있다.
복수의 메모리 칩들(20, 30, 100 및 40)이 메모리 컨트롤러(60) 위에 적층(stack)된다. 실시 예에 따라 복수의 메모리 칩들(20, 30, 100 및 40)의 개수는 다양할 수 있다. 복수의 메모리 칩들(20, 30, 100, 및 40)은 스택(stack; 50)이라고 호칭될 수 있다. 복수의 메모리 칩들(20, 30, 100, 및 40) 각각은 슬라이스(slice)라고 호칭될 수 있다. 이하 메모리 칩이라는 용어 대신에 슬라이스라는 용어가 사용될 수 있다. 제2마이크로 범프들(11)은 복수의 메모리 칩들(20, 30, 100, 및 40)을 서로 접속시키기 위해 이용된다.
메모리 칩들(20, 30, 및 100)은 수직 전기 접속 수단(vertical electrical connection means; 13)을 포함함으로써, 복수의 메모리 칩들(20, 30, 100, 및 40)은 메모리 컨트롤러(60)와 전기적으로 접속될 수 있다. 즉, 복수의 메모리 칩들(20, 30, 100, 및 40) 중 적어도 어느 하나(예컨대, 100)에 명령 신호(예컨대, 라이트 인에이블(write enable) 신호)를 전송하기 위한 제1패스(path; P1)와, 복수의 메모리 칩들(20,30, 100, 및 40) 중 적어도 어느 하나의 리프레시 동작을 제어하는데 이용되는 리프레시 제어 신호를 전송하기 위한 제2패스(P2)가 형성될 수 있다. 수직 전기 접속 수단(13)은 TSV(through silicon via)일 수 있다.
메모리 칩(40)은 상기 수직 전기 접속 수단을 포함하지 않을 수 있다.
복수의 메모리 칩들(20, 30, 100, 및 40) 각각은 DRAM(dynamic random access memory)과 같은 휘발성 메모리일 수 있다.
도 2는 도 1에 도시된 복수의 메모리 칩들 중 어느 하나의 블록도를 나타낸다.
도 1과 도 2를 참조하면, 복수의 메모리 칩들(20, 30, 100, 및 40) 각각은 복수의 랭크들(ranks)과 상기 복수의 랭크들 각각의 리프레시 동작을 제어하기 위한 리프레시 제어 회로를 포함한다. 설명의 편의를 위해 복수의 메모리 칩들(20, 30, 100, 및 40) 중 제3메모리 칩(100)이 설명되나, 제3메모리 칩(100)의 구조는 다른 메모리 칩(20, 30 또는 40)에서 공통적으로 적용될 수 있다.
제3메모리 칩(또는 제3슬라이스; 100)은 복수의 랭크들(110, 120, 130, 및 140)을 포함한다. 복수의 랭크들(110, 120,130, 및 140) 각각은 복수의 패드들(111, 121, 131, 및 141)을 포함한다. 패드들(111, 121, 131, 및 141)은 제2마이크로 범프들(11)과 대응된다.
복수의 메모리 칩들(20, 30, 100, 및 40) 각각은 독립적으로 여러 가지 동작들(예컨대, 리프레시 동작)을 수행한다. 또한, 복수의 랭크들(110, 120, 130, 및 140) 각각은 독립적으로 여러 가지 동작들(예컨대, 리프레시 동작)을 수행한다.
복수의 랭크들(110, 120, 130, 및 140) 각각의 리프레시 동작은 리프레시 제어 회로(150)에 의해 제어된다. 리프레시 제어 회로(150)는 패드(151)를 포함한다. 패드(151)를 통해 메모리 컨트롤러(60) 또는 다른 메모리 칩(20, 30, 또는 40)에서 생성된 리프레시 제어 신호가 수신될 수 있다. 즉, 상기 리프레시 제어 신호는 도 1에 도시된 제2패스(P2)를 통해 전송되며, 패드(151)를 통해 제3슬라이스(100)는 상기 리프레시 제어 신호를 수신한다. 예컨대, 상기 리프레시 제어 신호는 파워 오실레이터(power oscillator; POSC) 신호일 수 있다.
복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 랭크들 각각(예컨대, Rank3 또는 Rank4)은 수직 전기 접속 수단(13)을 통해 서로 전기적으로 접속된다. 즉, 복수의 메모리 칩들(20, 30, 100, 및 40) 사이에서 채널들(예컨대, CH3과 CH4)이 형성된다.
도 3은 도 1에 도시된 제2패스(path)를 설명하기 위한 개념도의 일 실시 예를 나타낸다. 설명의 편의를 위해 각각의 메모리 칩들(또는 슬라이스들) 각각의 리프레시 제어 회로와 각각의 패드만이 도 3에서 도시되었다. 또한, 설명의 편의를 위해 각각의 리프레시 제어 회로와 각각의 패드는 분리되도록 도시되었으나, 실제로 각각의 패드는 각각의 리프레시 제어 회로에 포함된다.
도 1 내지 도 3을 참조하면, 메모리 컨트롤러(60)는 리프레시 제어 신호 생성기(65)를 포함한다. 리프레시 제어 신호 생성기(65)에 의해 리프레시 제어 신호(예컨대, POSC)가 생성된다. 메모리 컨트롤러(60)에서 생성된 리프레시 제어 신호(POSC)는 제1슬라이스(20)의 패드(21)를 통해 제1리프레시 제어 회로(25)로 전송된다. 제1리프레시 제어 회로(25)는 리프레시 제어 신호(POSC)에 응답하여 각각의 랭크들 중 어느 하나(예컨대, Rank4)의 리프레시 동작을 제어한다. 실시 예에 따라 메모리 컨트롤러(60) 대신에 제1슬라이스(20)의 리프레시 제어 회로(25)가 리프레시 제어 신호(POSC)를 생성할 수 있다.
리프레시 제어 신호(POSC)는 패드들(21과 31)을 통해 제2리프레시 제어 회로(35)로 전송된다. 제2리프레시 제어 회로(35)는 리프레시 제어 신호(POSC)에 응답하여 각각의 랭크들 중 어느 하나의 리프레시 동작을 제어한다.
제3리프레시 제어 회로(150)와 제4리프레시 제어 회로(45)도 제1리프레시 제어 회로(25)와 유사하게 리프레시 제어 신호(POSC)를 패드(151 또는 41)를 통해 수신한다.
도 4는 도 1에 도시된 제2패스(path)를 설명하기 위한 개념도의 다른 실시 예를 나타낸다. 도 3과 유사하게 설명의 편의를 위해 각각의 메모리 칩들(또는 슬라이스들) 각각의 리프레시 제어 회로와 각각의 패드만이 도 4에서 도시되었다. 또한, 설명의 편의를 위해 각각의 리프레시 제어 회로와 각각의 패드는 분리되도록 도시되었으나, 실제로 각각의 패드는 각각의 리프레시 제어 회로에 포함된다.
도 1, 도 2, 및 도 4를 참조하면, 메모리 컨트롤러(60)는 리프레시 제어 신호 생성기(65)를 포함한다. 리프레시 제어 신호 생성기(65)에 의해 리프레시 제어 신호(예컨대, POSC)가 생성된다. 실시 예에 따라 리프레시 제어 신호(POSC)는 메모리 칩(20, 30, 100, 또는 40)에 의해 생성될 수 있다.
리프레시 제어 신호(POSC)는 제1슬라이스(20)의 패드(21)를 통해 제1리프레시 제어 회로(25)로 전송된다. 제1리프레시 제어 회로(25)는 리프레시 제어 신호(POSC)에 응답하여 제1슬라이스(20)에 포함된 각각의 랭크들 중 어느 하나(예컨대, Rank4)의 리프레시 동작을 제어한다.
제1리프레시 제어 회로(25)로부터 출력된 제1리프레시 제어 신호(POSC1)는 패드(31)를 통해 제2리프레시 제어 회로(35)로 전송된다. 제2리프레시 제어 회로(35)는 제1리프레시 제어 신호(POSC1)를 지연시켜, 제2리프레시 제어 신호(POSC2)를 생성한다. 제2리프레시 제어 회로(35)는 제2리프레시 제어 신호(POSC2)에 응답하여 제2슬라이스(30)에 포함된 각각의 랭크들 중 어느 하나의 리프레시 동작을 제어하고, 제2리프레시 제어 신호(POSC2)를 출력한다.
제2리프레시 제어 회로(35)로부터 출력된 제2리프레시 제어 신호(POSC2)는 패드(151)를 통해 제3리프레시 제어 회로(150)로 전송된다. 제3리프레시 제어 회로(150)는 제2리프레시 제어 신호(POSC2)를 지연시켜, 제3리프레시 제어 신호(POSC3)를 생성한다. 제3리프레시 제어 회로(150)는 제3리프레시 제어 신호(POSC3)에 응답하여 제3슬라이스(100)에 포함된 각각의 랭크들 중 어느 하나의 리프레시 동작을 제어하고, 제3리프레시 제어 신호(POSC3)를 출력한다.
제3리프레시 제어 회로(150)로부터 출력된 제3리프레시 제어 신호(POSC3)는 패드(41)를 통해 제4리프레시 제어 회로(45)로 전송된다.
도 5는 도 2에 도시된 리프레시 제어 회로의 일 실시 예의 블록도를 나타낸다.
도 1, 도 2, 도 3, 및 도 5를 참조하면, 리프레시 제어 회로(150-1)는 리프레시 제어 신호 생성기(153), 선택기(155) 및 리프레시 제어 블록(157)을 포함한다.
리프레시 제어 신호 생성기(153)는 리프레시 제어 신호(예컨대, POSC 신호)를 생성할 수 있다. 실시 예에 따라 리프레시 제어 신호 생성기(153)는 동작하지 않도록 설정될 수 있다.
선택기(155)는 선택 신호(SEL)에 응답하여 패드(151)를 통해 전송된 제1리프레시 제어 신호와 리프레시 제어 신호 생성기(153)로부터 출력된 제2리프레시 제어 신호 중 어느 하나의 신호를 리프레시 제어 신호로서 출력한다. 메모리 컨트롤러(60) 또는 다른 슬라이스(20, 30 또는 40)로부터 상기 제1리프레시 제어 신호가 생성될 때, 선택기(155)가 상기 제1리프레시 제어 신호를 선택하도록 선택 신호(SEL)가 설정된다. 반대로, 메모리 컨트롤러(60) 또는 다른 슬라이스(20, 30 또는 40)로부터 상기 제1리프레시 제어 신호가 생성되지 않을 때, 즉, 제3슬라이스(100)가 상기 제2리프레시 제어 신호를 생성할 때, 선택기(155)가 상기 제2리프레시 제어 신호를 선택하도록 선택 신호(SEL)는 설정된다. 선택기(155)는 멀티플렉서(multiplexer)로 구현될 수 있다.
리프레시 제어 블록(157)은 선택기(155)로부터 출력된 리프레시 제어 신호에 응답하여 시간을 카운팅하고, 카운팅 결과에 따라 상기 리프레시 제어 신호를 복수의 랭크들(110, 120, 130, 및 140) 중 어느 하나로 출력한다. 리프레시 제어 블록(157)의 자세한 동작에 대해서는 뒤에서 자세히 설명될 것이다.
도 6은 도 2에 도시된 리프레시 제어 회로의 다른 실시 예의 블록도를 나타낸다.
도 1, 도 2, 도 3, 및 도 6을 참조하면, 리프레시 제어 회로(150-2)는 리프레시 제어 신호 생성기(161), 제1선택기(163), 지연 회로(165), 및 제2선택기(167)를 포함한다.
리프레시 제어 신호 생성기(161)는 리프레시 제어 신호(예컨대, POSC 신호)를 생성할 수 있다. 실시 예에 따라 리프레시 제어 신호 생성기(161)는 동작하지 않도록 설정될 수 있다.
제1선택기(163)는 제1선택 신호(SEL1)에 응답하여 패드(151)를 통해 전송된 제1리프레시 제어 신호와 리프레시 제어 신호 생성기(161)로부터 출력된 제2리프레시 제어 신호 중 어느 하나의 신호를 리프레시 제어 신호로서 출력한다. 메모리 컨트롤러(60) 또는 다른 슬라이스(20, 30 또는 40)로부터 상기 제1리프레시 제어 신호가 생성될 때, 제1선택기(163)가 상기 제1리프레시 제어 신호를 선택하도록 제1선택 신호(SEL1)가 설정된다. 반대로, 메모리 컨트롤러(60) 또는 다른 슬라이스(20, 30 또는 40)로부터 상기 제1리프레시 제어 신호가 생성되지 않을 때, 제1선택기(163)가 상기 제2리프레시 제어 신호를 선택하도록 제1선택 신호(SEL1)가 설정된다.
지연 회로(165)는 제1선택기(163)로부터 출력된 리프레시 제어 신호를 지연시켜 복수의 지연된 리프레시 제어 신호들을 출력한다. 지연 회로(165)는 직렬로 연결된 복수의 버퍼들을 포함한다.
제2선택기(167)는 제2선택 신호(SEL2)에 응답하여 지연 회로(165)로부터 출력되는 복수의 지연된 리프레시 제어 신호들 중 어느 하나를 복수의 랭크들(110, 120, 130, 및 140) 중 어느 하나로 출력한다. 제2선택 신호(SEL2)는 각각의 메모리 칩에 따라 서로 다른 지연을 가지도록 미리 설정될 수 있다.
도 7은 도 2에 도시된 리프레시 제어 회로의 또 다른 실시 예의 블록도를 나타낸다.
도 1, 도 2, 도 4, 및 도 7을 참조하면, 리프레시 제어 회로(150-3)는 리프레시 제어 신호 생성기(171), 제1선택기(173), 지연 회로(175), 및 제2선택기(177)를 포함한다.
리프레시 제어 신호 생성기(171)는 리프레시 제어 신호(예컨대, POSC 신호)를 생성할 수 있다. 실시 예에 따라 리프레시 제어 신호 생성기(171)는 동작하지 않도록 설정될 수 있다.
제1선택기(173)는 제1선택 신호(SEL1)에 응답하여 패드(151)를 통해 전송된 제1리프레시 제어 신호(POSC2)와 리프레시 제어 신호 생성기(171)로부터 출력된 제2리프레시 제어 신호 중 어느 하나의 신호를 리프레시 제어 신호로서 출력한다. 제2슬라이스(30)로부터 상기 제1리프레시 제어 신호(POSC2)가 생성될 때, 제1선택기(173)가 상기 제1리프레시 제어 신호(POSC2)를 선택하도록 제1선택 신호(SEL1)가 설정된다. 반대로, 메모리 컨트롤러(60) 또는 제2슬라이스(30)로부터 상기 제1리프레시 제어 신호(POSC2)가 생성되지 않을 때, 제1선택기(173)가 상기 제2리프레시 제어 신호를 선택하도록 제1선택 신호(SEL1)가 설정된다.
지연 회로(175)는 제1선택기(173)로부터 출력된 리프레시 제어 신호를 지연시켜 복수의 지연된 리프레시 제어 신호들을 출력한다. 지연 회로(175)는 직렬로 연결된 복수의 버퍼들을 포함한다.
제2선택기(177)는 제2선택 신호(SEL2)에 응답하여 지연 회로(175)로부터 출력되는 복수의 지연된 리프레시 제어 신호들 중 어느 하나를 복수의 랭크들(110, 120, 130, 및 140) 중 어느 하나를 리프레시 제어 신호(POSC3)로서 출력한다. 또한, 제2선택기(177)는 상기 선택된 리프레시 제어 신호(POSC3)를 제4슬라이스(40)로 출력한다. 제2선택 신호(SEL2)는 각각의 메모리 칩에 따라 서로 다른 지연을 가지도록 미리 설정될 수 있다.
도 8은 도 2에 도시된 복수의 랭크들 중 어느 하나의 블록도를 나타낸다.
도 1, 도 2, 및 도 8를 참조하면, 랭크(140)는 컨트롤 로직(control logic; 250), 어드레스 레지스터 (address register; 255), 로우 디코더(row decoder; 257), 컬럼 디코더(column decoder; 259), 복수의 메모리 셀 어레이들(261), 감지 증폭기(sense amplifiers, 263), 입/출력 게이트(265), 드라이버(driver; 267), 및 수신기(또는 입력 버퍼; 269)를 포함한다.
컨트롤 로직(250)은 복수의 제어 신호들(POSC3, CKE, CK#, CS#, WE#, CAS#, 및 RAS#)에 응답하여 로우 디코더(257)와 컬럼 디코더(259)를 제어하는 신호들을 출력한다.
클럭 신호(CK), 클럭 인에이블 신호(clock enable signal(CKE)), 및 클럭 바 신호(clock bar signal, CK#)는 클럭 드라이버(미도시)로부터 출력될 수 있다.
칩 인에이블 바 신호(chip enable bar signal, CS#), 라이트 인에이블 바 신호(write enable bar signal, WE#), 컬럼 어드레스 스트로브 바 신호(column address strobe bar signal, CAS#), 및 로우 어드레스 스트로브 바 신호(row address strobe bar signal, RAS#)는 메모리 컨트롤러(60)로부터 출력될 수 있다.
컨트롤 로직(250)은 모드 레지스터(mode registers, 251)와 커맨드 디코더 (command decoder, 253)를 포함한다.
모드 레지스터(251)는 랭크(140)의 다양한 동작 모드들을 제어하기 위한 데이터를 저장한다.
커맨드 디코더(253)는 복수의 제어 신호들(CS#, WE#, CAS#, 및 RAS#)을 디코딩하고, 디코딩 결과에 따라 로우 디코더(257)와 컬럼 디코더(259)를 제어하기 위한 제어 신호들을 생성한다.
예컨대, 제어 신호(CS#, RAS#, 및 CAS#)가 로우이고, 제어 신호(WE#)가 하이일 때, 커맨드 디코더(53)는 리프레시 명령을 발생한다. 상기 리프레시 명령은 제어 신호(CKE)가 하이일 때, 오토 리프레시 명령을 발생하고, 제어 신호(CKE)가 로우일 때, 셀프 리프레시 명령을 발생한다. 오토 리프레시 동작 또는 셀프 리프레시 동작은 리프레시 제어 신호(POSC)에 응답하여 수행된다.
즉, 커맨드 디코더(253)는 상기 인디코드(endecoded)된 명령에 따라 로우 디코더(257)와 컬럼 디코더(259)를 제어하기 위한 제어 신호들을 생성한다.
어드레스 레지스터(255)는 로우 어드레스와 컬럼 어드레스를 포함하는 어드레스(ADD)를 수신하고, 상기 로우 어드레스를 로우 디코더(257)로 전송하고, 상기 컬럼 어드레스를 컬럼 디코더(259)로 전송한다.
로우 디코더(257)는 컨트롤 로직(250)으로부터 출력된 제어 신호에 응답하여 어드레스 레지스터(255)로부터 수신된 로우 어드레스를 디코딩하고 디코딩 결과에 따라 복수의 워드 라인들 중에서 어느 하나의 워드 라인을 선택한다.
뱅크(Bank0) 내지 뱅크(Bank3)로 라벨(label)된 복수의 메모리 셀 어레이들 (61) 각각은 복수의 워드 라인들, 복수의 비트 라인들, 및 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다.
감지 증폭기(263)는 상기 복수의 비트 라인들의 전압 변화를 감지 증폭한다.
컬럼 디코더(259)는 컨트롤 로직(250)으로부터 출력된 제어 신호에 응답하여 어드레스 레지스터(255)로부터 출력된 컬럼 어드레스를 디코딩하고 디코딩 결과에 따라 다수의 칼럼 선택 신호들을 발생한다.
입/출력 게이트(265)는 컬럼 디코더(259)로부터 출력된 상기 다수의 칼럼 선택 신호들에 따라 데이터 또는 신호들을 감지 증폭기(263), 드라이버(267) 또는 수신기(269)로 전송한다.
라이트 동작 동안, 입/출력 게이트(265)는 컬럼 디코더(259)로부터 출력된 상기 다수의 칼럼 선택 신호들에 따라 수신기(269)로부터 수신된 데이터(DQi)를 드라이버를 통해 복수의 메모리 셀 어레이들(261)로 전송한다.
또한, 리드 동작 동안, 입/출력 게이트(265)는 컬럼 디코더(259)로부터 출력된 상기 다수의 칼럼 선택 신호들에 따라 감지 증폭기(263)에 의하여 감지 증폭된 다수의 신호들을 데이터(DQi)로서 드라이버(267)로 전송한다. 드라이버(267)는 데이터(DQi)를 메모리 컨트롤러(60)로 출력한다.
도 9는 도 1에 도시된 적층된 메모리 장치의 동작을 설명하기 위한 타이밍도의 일 실시 예를 나타낸다.
도 1, 도 2 및 도 9를 참조하면, 메모리 컨트롤러(60)는 복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 각각의 랭크(예컨대, Rank4)에 대해 오토(auto) 리프레시 동작을 수행하기 위한 오토 리프레시 명령들(AREF)을 이슈(issue)할 수 있다.
복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 랭크(예컨대, Rank4) 각각은 독립적으로 오토 리프레시 동작이 수행될 수 있다. 복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 랭크(예컨대, Rank4) 각각이 동시에 오토 리프레시 동작을 수행할 때, 피크 전류가 생성될 수 있으며, 상기 피크 전류는 복수의 메모리 칩들(20, 30, 100, 및 40)의 신뢰성(reliability)에 영향을 미칠 수 있다.
따라서 상기 피크 전류를 감소시키기 위해 메모리 컨트롤러(60)는 복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 각각의 랭크(예컨대, Rank4)에 대해 오토(auto) 리프레시 동작이 동시에 수행되지 않도록 오토 리프레시 명령들(AREF)을 이슈할 수 있다. 오토 리프레시 명령들(AREF)은 제1 내지 제4 오토 리프레시 명령들(AREF1~4)을 포함한다.
제1오토 리프레시 명령(AREF1)은 제1메모리 칩(20)에 포함된 랭크(예컨대, Rank4)의 오토 리프레시 동작을 수행하기 위한 명령이고, 제2오토 리프레시 명령(AREF2)은 제2메모리 칩(30)에 포함된 랭크(예컨대, Rank4)의 오토 리프레시 동작을 수행하기 위한 명령이고, 제3오토 리프레시 명령(AREF3)은 제3메모리 칩(100)에 포함된 랭크(예컨대, Rank4)의 오토 리프레시 동작을 수행하기 위한 명령이고, 제4오토 리프레시 명령(AREF4)은 제4메모리 칩(40)에 포함된 랭크(예컨대, Rank4)의 오토 리프레시 동작을 수행하기 위한 명령이다.
'tREFI'는 평균 주기 리프레시 간격(average periodic refresh interval)을 나타내며, 'tRFC'는 오토 리프레시 명령 주기 시간(auto refresh command period time)을 나타낸다. 도 9를 참조하면, 오토 리프레시 명령들(AREF1, AREF2, AREF3, 및 AREF4) 각각은 서로 겹치는 오토 리프레시 명령 주기 시간을 가지지 않는다. 따라서 피크 전류가 생성되지 않을 수 있다.
도 10은 도 1에 도시된 적층된 메모리 장치의 동작을 설명하기 위한 타이밍도의 다른 실시 예를 나타낸다.
도 1 내지 도 3, 도 5 및 도 10을 참조하면, 메모리 컨트롤러(60)는 복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 각각의 랭크(예컨대, Rank4)에 대해 셀프 리프레시 동작을 수행하기 위해 셀프 리프레시 명령들을 이슈할 수 있다. 또한, 메모리 컨트롤러(60)는 리프레시 제어 신호(예컨대, POSC)를 생성할 수 있다.
제1메모리 칩(20)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 구체적으로, 제1메모리 칩(20)의 리프레시 제어 회로(25)는 리프레시 제어 신호(POSC)에 응답하여 시간을 카운팅하고 카운팅 결과에 따라 제1메모리 칩(20)의 랭크(예컨대, Rank4)에 제1리프레시 제어 신호(POSC1)를 전송한다. 예컨대, 상기 카운팅 값이 1일 때, 제1메모리 칩(20)의 리프레시 제어 회로(25)는 제1리프레시 제어 신호(POSC1)를 제1메모리 칩(20)의 랭크(예컨대, Rank4)로 전송한다. 제1리프레시 제어 신호(POSC1)에 응답하여 셀프 리프레시 동작이 제1메모리 칩(20)의 랭크(Rank4)에서 수행된다.
제2메모리 칩(30)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 구체적으로, 제2메모리 칩(30)의 리프레시 제어 회로(35)는 리프레시 제어 신호(POSC)에 응답하여 시간을 카운팅하고 카운팅 결과에 따라 제2메모리 칩(30)의 랭크(예컨대, Rank4)에 제2리프레시 제어 신호(POSC2)를 전송한다. 예컨대, 상기 카운팅 값이 2일 때, 제2메모리 칩(30)의 리프레시 제어 블록은 제2리프레시 제어 신호(POSC2)를 제2메모리 칩(30)의 랭크(예컨대, Rank4)로 전송한다. 제2리프레시 제어 신호(POSC2)에 응답하여 제2메모리 칩(30)의 랭크(Rank4)에서 셀프 리프레시 동작이 수행된다.
제3메모리 칩(100)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 구체적으로, 제3메모리 칩(100)의 리프레시 제어 블록(157)은 리프레시 제어 신호(POSC)에 응답하여 시간을 카운팅하고 카운팅 결과에 따라 제3메모리 칩(100)의 랭크(예컨대, Rank4)에 제3리프레시 제어 신호(POSC3)를 전송한다. 예컨대, 상기 카운팅 값이 3일 때, 제3메모리 칩(100)의 리프레시 제어 블록(157)은 제3리프레시 제어 신호(POSC3)를 제3메모리 칩(100)의 랭크(예컨대, Rank4)로 전송한다. 제3리프레시 제어 신호(POSC3)에 응답하여 셀프 리프레시 동작이 제3메모리 칩(100)의 랭크(Rank4)에서 수행된다. 메모리 컨트롤러(60)가 리프레시 제어 신호(POSC)를 생성하므로, 선택기(155)는 선택 신호(SEL)에 응답하여 패드(151)로부터 출력된 리프레시 제어 신호(POSC)를 출력한다.
제4메모리 칩(40)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 구체적으로, 제4메모리 칩(40)의 리프레시 제어 블록은 리프레시 제어 신호(POSC)에 응답하여 시간을 카운팅하고 카운팅 결과에 따라 제4메모리 칩(40)의 랭크(예컨대, Rank4)에 제4리프레시 제어 신호(POSC4)를 전송한다. 예컨대, 상기 카운팅 값이 4일 때, 제4메모리 칩(40)의 리프레시 제어 블록은 제4리프레시 제어 신호(POSC4)를 제4메모리 칩(40)의 랭크(예컨대, Rank4)로 전송한다. 제4리프레시 제어 신호(POSC4)에 응답하여 셀프 리프레시 동작이 제4메모리 칩(40)의 랭크(Rank4)에서 수행한다.
리프레시 제어 신호(POSC)를 이용함으로써, 복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 각각의 랭크(예컨대, Rank4)에 대해 셀프 리프레시 동작이 동시에 수행되지 않을 수 있다. 즉, 피크 전류가 감소될 수 있다.
도 11은 도 1에 도시된 적층된 메모리 장치의 동작을 설명하기 위한 타이밍도의 또 다른 실시 예를 나타낸다.
도 1 내지 도 3, 도 6, 및 도 11을 참조하면, 메모리 컨트롤러(60)는 복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 각각의 랭크(예컨대, Rank4)에 대해 셀프 리프레시 동작을 수행하기 위해 셀프 리프레시 명령들을 이슈할 수 있다. 또한, 메모리 컨트롤러(60)는 리프레시 제어 신호(예컨대, POSC)를 생성할 수 있다.
제1메모리 칩(20)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 제1메모리 칩(20)의 리프레시 제어 회로(25)는 리프레시 제어 신호(POSC)를 지연시켜 제1리프레시 제어 신호(POSC1)를 출력한다. 제1메모리 칩(20)의 리프레시 제어 회로(25)는 제1리프레시 제어 신호(POSC1)를 제1메모리 칩(20)의 랭크(예컨대, Rank4)로 전송한다. 제1리프레시 제어 신호(POSC1)에 응답하여 셀프 리프레시 동작이 제1메모리 칩(20)의 랭크(Rank4)에서 수행된다.
제2메모리 칩(30)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 제2메모리 칩(30)의 리프레시 제어 회로(35)는 리프레시 제어 신호(POSC)를 지연시켜 제2리프레시 제어 신호(POSC2)를 출력한다. 제2메모리 칩(30)의 리프레시 제어 회로(35)는 제2리프레시 제어 신호(POSC2)를 제2메모리 칩(30)의 랭크(예컨대, Rank4)로 전송한다. 제2리프레시 제어 신호(POSC2)에 응답하여 셀프 리프레시 동작이 제2메모리 칩(30)의 랭크(Rank4)에서 수행된다.
제3메모리 칩(100)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 제3메모리 칩(100)의 리프레시 제어 회로(150-2)는 리프레시 제어 신호(POSC)를 지연시켜 제3리프레시 제어 신호(POSC3)를 출력한다. 즉, 제2선택기(167)는 제2선택 신호(SEL2)에 응답하여 지연 회로(165)로부터 출력된 복수의 지연된 리프레시 제어 신호들 중 어느 하나를 선택하여 제3리프레시 제어 신호(POSC3)로서 출력한다. 제3메모리 칩(100)의 리프레시 제어 회로(150-2)는 제3리프레시 제어 신호(POSC3)를 제3메모리 칩(100)의 랭크(예컨대, Rank4)로 전송한다. 제3리프레시 제어 신호(POSC3)에 응답하여 셀프 리프레시 동작이 제3메모리 칩(100)의 랭크(Rank4)에서 수행된다. 메모리 컨트롤러(60)가 리프레시 제어 신호(POSC)를 생성하므로, 제1선택기(163)는 제1선택 신호(SEL1)에 응답하여 패드(151)로부터 출력된 리프레시 제어 신호(POSC)를 출력한다.
제4메모리 칩(40)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 제4메모리 칩(40)의 리프레시 제어 회로(45)는 리프레시 제어 신호(POSC)를 지연시켜 제4리프레시 제어 신호(POSC4)를 출력한다. 제4메모리 칩(40)의 리프레시 제어 회로(45)는 제4리프레시 제어 신호(POSC4)를 제4메모리 칩(40)의 랭크(예컨대, Rank4)로 전송한다. 제4리프레시 제어 신호(POSC4)에 응답하여 셀프 리프레시 동작이 제4메모리 칩(40)의 랭크(Rank4)에서 수행된다.
도 12는 도 1에 도시된 적층된 메모리 장치의 동작을 설명하기 위한 타이밍도의 또 다른 실시 예를 나타낸다.
도 1, 도 2, 도 4, 도 7, 및 도 12를 참조하면, 메모리 컨트롤러(60)는 복수의 메모리 칩들(20, 30, 100, 및 40) 각각에 포함된 각각의 랭크(예컨대, Rank4)에 대해 셀프 리프레시 동작을 수행하기 위해 셀프 리프레시 명령들을 이슈할 수 있다. 또한, 메모리 컨트롤러(60)는 리프레시 제어 신호(예컨대, POSC)를 생성할 수 있다.
제1메모리 칩(20)은 메모리 컨트롤러(60)로부터 출력된 리프레시 제어 신호(POSC)를 제2패스(P2)를 통해 수신한다. 제1메모리 칩(20)의 리프레시 제어 회로(25)는 제1리프레시 제어 신호(POSC1)를 출력한다. 제1리프레시 제어 신호(POSC1)와 리프레시 제어 신호(POSC)의 위상은 서로 같다.
제1메모리 칩(20)의 리프레시 제어 회로(25)는 제1리프레시 제어 신호(POSC1)를 제1메모리 칩(20)의 랭크(예컨대, Rank4)로 전송한다. 제1리프레시 제어 신호(POSC1)에 응답하여 셀프 리프레시 동작이 제1메모리 칩(20)의 랭크(Rank4)에서 수행된다.
제2메모리 칩(30)은 제1메모리 칩(20)로부터 출력된 제1리프레시 제어 신호(POSC1)를 제2패스(P2)를 통해 수신한다. 제2메모리 칩(30)의 리프레시 제어 회로(35)는 제1리프레시 제어 신호(POSC1)를 지연시켜 제2리프레시 제어 신호(POSC2)를 출력한다. 제2메모리 칩(30)의 리프레시 제어 회로(35)는 제2리프레시 제어 신호(POSC2)를 제2메모리 칩(30)의 랭크(예컨대, Rank4)로 전송한다. 제2리프레시 제어 신호(POSC2)에 응답하여 셀프 리프레시 동작이 제2메모리 칩(30)의 랭크(Rank4)에서 수행된다.
제3메모리 칩(100)은 제2메모리 칩(30)로부터 출력된 제2리프레시 제어 신호(POSC2)를 제2패스(P2)를 통해 수신한다. 제3메모리 칩(100)의 리프레시 제어 회로(150-3)는 제2리프레시 제어 신호(POSC2)를 지연시켜 제3리프레시 제어 신호(POSC3)를 출력한다. 즉, 제2선택기(177)는 제2선택 신호(SEL2)에 응답하여 지연 회로(175)로부터 출력된 복수의 지연된 리프레시 제어 신호들 중 어느 하나를 선택하여 제3리프레시 제어 신호(POSC3)를 출력한다. 제3메모리 칩(100)의 리프레시 제어 회로(150-3)는 제3리프레시 제어 신호(POSC3)를 제3메모리 칩(100)의 랭크(예컨대, Rank4)로 전송한다. 제3리프레시 제어 신호(POSC3)에 응답하여 셀프 리프레시 동작이 제3메모리 칩(100)의 랭크(Rank4)에서 수행된다.
제4메모리 칩(40)은 제3메모리 칩(100)로부터 출력된 제3리프레시 제어 신호(POSC3)를 제2패스(P2)를 통해 수신한다. 구체적으로, 제4메모리 칩(40)의 리프레시 제어 회로(45)는 제3리프레시 제어 신호(POSC3)를 지연시켜 제4리프레시 제어 신호(POSC4)를 출력한다. 제4메모리 칩(40)의 리프레시 제어 회로(45)는 제4리프레시 제어 신호(POSC4)를 제4메모리 칩(40)의 랭크(예컨대, Rank4)로 전송한다. 제4리프레시 제어 신호(POSC4)에 응답하여 셀프 리프레시 동작이 제4메모리 칩(40)의 랭크(Rank4)에서 수행된다.
도 13은 도 1에 도시된 적층된 메모리 장치의 일 실시 예의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 3, 도 5, 도 10, 및 도 13을 참조하면, 제3슬라이스(100)의 리프레시 제어 회로(150)는 리프레시 제어 신호를 수신한다(S10).
리프레시 제어 블록(157)은 상기 리프레시 제어 신호에 응답하여 시간을 카운팅한다(S20). 리프레시 제어 블록(157)은 카운팅 결과에 따라 제3슬라이스(100)의 랭크(예컨대, Rank4)에 제3리프레시 제어 신호(POSC3)를 전송한다.
상기 카운팅 값이 3일 때,제3리프레시 제어 신호(POSC3)에 응답하여 제3슬라이스(100)의 랭크(Rank4)에서 셀프 리프레시 동작이 수행된다(S30).
도 14는 도 1에 도시된 적층된 메모리 장치의 다른 실시 예의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 3, 도 6, 도 11, 및 도 14를 참조하면, 제3슬라이스(100)의 리프레시 제어 회로(150)는 리프레시 제어 신호(POSC)를 수신한다(S100). 리프레시 제어 신호(POSC)는 메모리 컨트롤러(60)로부터 수신될 수 있다.
지연 회로(165)는 리프레시 제어 신호(POSC)를 지연시켜 복수의 지연된 리프레시 제어 신호들을 출력하고, 제2선택기(167)는 제2선택 신호(SEL2)에 응답하여 상기 복수의 지연된 리프레시 제어 신호들 중 어느 하나를 제3리프레시 제어 신호(POSC3)로서 출력한다(S200).
제3슬라이스(100)에 포함된 복수의 랭크들(Rank1~4) 중 어느 하나(예컨대, Rank4)는 제3리프레시 제어 신호(POSC3)에 응답하여 셀프 리프레시 동작을 수행한다(S300).
실시 예에 따라 제3슬라이스(100)의 리프레시 제어 회로(150)는 제2리프레시 제어 신호(POSC2)를 수신할 수 있다. 제2리프레시 제어 신호(POSC2)는 제2슬라이스(30)로부터 수신될 수 있다.
도 7을 참조하면, 지연 회로(175)는 제2리프레시 제어 신호(POSC2)를 지연시켜 복수의 지연된 리프레시 제어 신호들을 출력하고, 제2선택기(177)는 제2선택 신호(SEL2)에 응답하여 상기 복수의 지연된 리프레시 제어 신호들 중 어느 하나를 제3리프레시 제어 신호(POSC3)로서 출력할 수 있다.
도 15는 도 1에 도시된 적층된 메모리 장치를 포함하는 메모리 시스템의 블록도를 나타낸다.
도 1과 도 15를 참조하면, 메모리 시스템(1500)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 휴대용 장치, PDA(personal digital assistant), PMP(portable multi-media player), 태블릿(tablet) PC 또는 스마트 폰(smart phone)으로 구현될 수 있다.
메모리 시스템(1500)은 어플리케이션 프로세서(1510), 스택(50), 카메라 모듈(1540), 및 3D 디스플레이(1550)를 포함한다.
스택(50)은 도 1에 도시된 복수의 메모리 칩들(20, 30, 100, 및 40)을 포함한다. 어플리케이션 프로세서(1510)는 도 1에 도시된 메모리 컨트롤러(60)를 포함한다.
어플리케이션 프로세서(1510)에 구현된 CSI 호스트(1512)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 카메라 모듈(1540)의 CSI 장치(1541)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(1512)에는 광 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(1541)에는 광 시리얼라이저(SER)가 구현될 수 있다.
어플리케이션 프로세서(1510)에 구현된 DSI 호스트(1511)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 3D 디스플레이(1550)의 DSI 장치(1551)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1511)에는 광 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(1551)에는 광 디시리얼라이저(DES)가 구현될 수 있다.
메모리 시스템(1500)은 어플리케이션 프로세서(1510)와 통신할 수 있는 RF 칩(1560)을 더 포함할 수 있다. 메모리 시스템(1500)의 PHY(1513)와 RF 칩(1560)의 PHY(1561)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
메모리 시스템(1500)은 GPS(1520), 스토리지(1570), 마이크(1580), 및 스피커(1590)를 더 포함할 수 있으며, 메모리 시스템(1500)은 Wimax(1530), WLAN(1500) 및 UWB(1610) 등을 이용하여 통신할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10; 적층된 메모리 장치
20, 30, 40, 및 100; 메모리 칩들
60; 메모리 컨트롤러
110, 120, 130, 및 140; 랭크들
150; 리프레시 제어 회로

Claims (10)

  1. 복수의 메모리 칩들;
    상기 복수의 메모리 칩들 중 적어도 어느 하나에 명령 신호를 전송하기 위한 제1패스; 및
    상기 복수의 메모리 칩들 중 적어도 어느 하나의 리프레시 동작을 제어하는데 이용되는 리프레시 제어 신호를 전송하기 위한 제2패스를 포함하는 적층된(stacked) 메모리 장치.
  2. 제1항에 있어서, 상기 적층된 메모리 장치는,
    상기 복수의 메모리 칩들을 제어하기 위한 메모리 컨트롤러를 더 포함하며,
    상기 메모리 컨트롤러는,
    상기 리프레시 제어 신호를 생성하는 리프레시 제어 신호 생성기를 포함하는 적층된 메모리 장치.
  3. 제1항에 있어서, 상기 복수의 메모리 칩들 중 적어도 어느 하나는,
    상기 리프레시 제어 신호를 수신하여 상기 리프레시 동작을 제어하기 위한 리프레시 제어 회로를 포함하는 적층된 메모리 장치.
  4. 제3항에 있어서, 상기 리프레시 제어 회로는,
    상기 리프레시 제어 신호를 생성하는 리프레시 제어 신호 생성기를 포함하는 적층된 메모리 장치.
  5. 제3항에 있어서, 상기 리프레시 제어 회로는,
    상기 리프레시 제어 신호에 응답하여 시간을 카운팅하고, 카운팅 값에 따라 상기 리프레시 제어 신호를 출력하는 리프레시 제어 블록을 포함하는 적층된 메모리 장치.
  6. 제1항에 있어서, 상기 복수의 메모리 칩들 중 적어도 어느 하나는,
    수직 전기 접속 수단을 포함하는 적층된 메모리 장치.
  7. 복수의 메모리 칩들을 포함하는 적층된 메모리 장치의 동작 방법에 있어서,
    리프레시 제어 신호를 생성하는 단계; 및
    상기 리프레시 제어 신호에 따라 상기 복수의 메모리 칩들 중 적어도 어느 하나에 대해 리프레시 동작을 수행하는 단계를 포함하는 적층된 메모리 장치의 동작 방법.
  8. 제7항에 있어서, 상기 복수의 메모리 칩들 각각은 하나의 패스를 통해 상기 리프레시 제어 신호를 수신하는 적층된 메모리 장치의 동작 방법.
  9. 제7항에 있어서, 상기 리프레시 동작을 수행하는 단계는, 상기 리프레시 제어 신호를 지연시키는 단계; 및
    상기 지연된 리프레시 제어 신호에 응답하여 상기 복수의 메모리 칩들 중 적어도 어느 하나에 대해 상기 리프레시 동작을 수행하는 단계를 포함하는 적층된 메모리 장치의 동작 방법.
  10. 제7항에 있어서, 상기 리프레시 동작을 수행하는 단계는,
    상기 리프레시 제어 신호에 응답하여 시간을 카운팅하는 단계; 및
    상기 카운팅 값에 따라 상기 복수의 메모리 칩들 중 적어도 어느 하나에 대해 상기 리프레시 동작을 수행하는 단계를 포함하는 적층된 메모리 장치의 동작 방법.
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