KR100773063B1 - 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리장치 동작 방법 - Google Patents

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Abstract

듀얼 포트 메모리 장치는 메모리 어레이, 변환부, 제1 방식 메모리 인터페이스부 및 제2 메모리 인터페이스부를 포함한다. 변환부는 선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스한다. 제1 메모리 인터페이스부는 상기 변환부로부터 출력되는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하고, 제2 메모리 인터페이스부는 제2 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행한다. 따라서, 서로 다른 방식의 메모리 인터페이스를 가진 프로세서들에 선택적으로 연결시켜 사용할 수 있다.

Description

듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리 장치 동작 방법{DUAL PORT MEMORY DEVICE, MEMORY DEVICE AND METHOD OF OPERATING THE DUAL PORT MEMORY DEVICE}
도 1은 종래 SDRAM 외부 버스 인터페이스(External Bus Interface, EBI)를 가진 프로세서 A와 SDRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 B에 사용되는 듀얼 포트 메모리 장치를 나타낸 개념도이다.
도 2는 종래 SRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 A와 SRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 B에 사용되는 듀얼 포트 메모리 장치를 나타낸 개념도이다.
도 3는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 PSRAM 외부 인터페이스 버스를 가지는 프로세서와 SDRAM 외부 인터페이스 버스를 가지는 프로세서에 연결된 상태를 나타낸 블록도이다.
도 4는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 SDRAM 외부 인터페이스 버스를 가지는 두 개의 프로세서에 연결된 상태를 나타낸 블록도이다.
도 5는 도 3 또는 도 4의 제1 선택부를 나타낸 블록도이다.
도 6은 도 3의 신호 변환부를 나타낸 블록도이다.
도 7은 도 3 또는 도 4의 제2 선택부를 나타낸 블록도이다.
도 8은 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 SDRAM 모드로 동작하는 경우의 독출 및 기입 동작을 나타내는 타이밍도이다.
도 9는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 PSRAM 모드로 동작하는 경우의 독출 및 기입 동작을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 듀얼 포트 메모리 장치 110 : 제1 선택부
120 : 신호 변환부 130 : 변환부
140 : 제2 선택부 150 : 제1 SDRAM 인터페이스
160 : DRAM 메모리 어레이 170 : 제2 SDRAM 인터페이스
본 발명은 듀얼 포트 메모리 장치에 관한 것으로, 더욱 상세하게는 휴대용 단말기에 적용할 수 있는 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리 장치 동작 방법에 관한 것이다.
휴대폰과 같은 휴대용 단말기에서 사용되는 베이스 밴드 프로세서(baseband processor), 비디오 프로세서, 멀티미디어 프로세서등 다양한 프로세서들은 SRAM 외부 인터페이스(또는 PSRAM 외부 인터페이스) 및 SDRAM 외부 인터페이스를 가진다.
상기와 같은 SRAM 외부 인터페이스(또는 PSRAM 외부 인터페이스) 및 SDRAM 외부 인터페이스를 가진 프로세서들에는 듀얼 포트 메모리가 많이 사용되고 있다.
듀얼 포트 메모리는 두 개의 입출력 포트(port)를 가지고, 제1 프로세서에서는 제1 포트를 통하여 데이터를 액세스하고, 제2 프로세서에서는 제2 포트를 통하여 데이터를 액세스함으로써, 2개의 포트를 통하여 데이터의 액세스가 가능하다.
두 개의 프로세서가 각각 서로 다른 메모리에 각각 연결되어 호스트-프로세서간 인터페이스(Host Processor Interface)를 통하여 외부 인쇄회로기판(PCB) 라인을 거쳐 데이터를 주고 받는 경우보다, 듀얼 포트 메모리를 사용하는 경우가 데이터 전송 속도가 더 빠르고 전체 시스템의 성능이 향상될 수 있다. 또한, 듀얼 포트 메모리를 사용하게 되면, 실장 영역 측면에서 메모리를 1개 줄일 수 있는 효과가 있다.
도 1 및 도 2는 서로 동일한 종류의 메모리 셀 구조를 가진 메모리를 액세스하는 두 개의 프로세서들에 사용되는 듀얼 포트 메모리를 나타낸 개념도이다. 구체적으로, 도 1은 종래 SDRAM 외부 버스 인터페이스(External Bus Interface, EBI)를 가진 프로세서 A와 SDRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 B에 사용되는 듀얼 포트 메모리를 나타낸 개념도이고, 도 2는 종래 SRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 A와 SRAM 외부 버스 인터페이스(EBI)를 가진 프로세서 B에 사용되는 듀얼 포트 메모리를 나타낸 개념도이다. 여기서, 외부 버스 인터페이스(EBI)는 일종의 메모리 컨트롤러(memory controller)의 역할을 수행한다.
도 1 및 도 2에 도시된 바와 같이 서로 동일한 종류의 메모리 셀 구조를 가진 메모리를 액세스하는 두 개의 프로세서들에는 두 개의 포트를 가진 듀얼 포트 메모리가 사용될 수 있다. 즉, 도 1의 경우 메모리 셀 어레이가 DRAM으로 이루어진 듀얼 포트 메모리가 SDRAM 외부 버스 인터페이스(EBI)를 가진 두 개의 프로세서에 연결되어 사용될 수 있다. 또한, 도 2의 경우 메모리 셀 어레이가 SRAM으로 이루어진 듀얼 포트 메모리가 SRAM 외부 버스 인터페이스(EBI)를 가진 두 개의 프로세서에 연결되어 사용될 수 있다.
그러나, 서로 다른 종류의 메모리들에 대한 외부 버스 인터페이스(EBI)를 가진 두 개의 프로세서간에는 단위 메모리 셀 구조가 서로 다르므로 듀얼 포트 메모리 사용이 곤란하다.
SRAM(Static Random Access Memory)은 전원을 끄면 데이터가 소멸되는 휘발성 메모리로서 리프레쉬(reflesh)를 행하지 않더라도 전원이 존재하는 동안 메모리 셀에 저장된 데이터가 유지된다. SRAM의 단위 메모리 셀은 일반적으로 래치 구조를 가진 4개의 트랜지스터와 전송 게이트 구조를 가진 2개의 트랜지스터, 총 6개의 트랜지스터로 이루어진 구조를 가진다. 래치 구조의 단위 메모리 셀에 데이터를 저장하고 있으므로 데이터를 보존하기 위한 리프레쉬 동작이 요구되지 않는다.
SDRAM(Synchronous Dynamic RAM)은 휘발성 메모리로서 주기적인 리프레쉬를 행하여 커패시터에 주기적으로 전하를 채움으로써 데이터를 저장하며, 1 트랜지스터 및 1 커패시터의 DRAM의 단위 메모리 셀 구조를 가진다.
PSRAM(Pseudo SRAM)은 SRAM과 동일한 인터페이스를 사용하면서도 단위 메모리 셀 구조는 DRAM의 단위 메모리 셀 구조를 가지며, 리프레쉬 회로를 내장한다.
반도체 메모리 제조 공정상의 많은 제약으로 인하여 상기와 같이 서로 다른 메모리 셀 구조를 가진 SRAM 메모리 셀과 DRAM 메모리 셀을 듀얼 포트 메모리 상의 메모리 셀 어레이 영역에 모두 형성하는 것은 어렵다.
즉, 프로세서 A가 SRAM외부 버스 인터페이스(EBI)를 가지고, 프로세서 B가 SDRAM 외부 버스 인터페이스(EBI)를 가지는 경우 SRAM 메모리 셀과 DRAM 메모리 셀이 메모리 셀 어레이 영역에 모두 형성된 듀얼 포트 메모리를 제조하기는 반도체 메모리 제조 공정상의 많은 제약으로 인하여 어렵다.
또한, SRAM 메모리 셀과 DRAM 메모리 셀을 듀얼 포트 메모리 상의 메모리 셀 어레이 영역에 모두 형성할 경우 SRAM 메모리 셀이 6개의 트랜지스터로 구성이 되어 다이 사이즈(die size)가 커지므로 제조 비용이 증가하며 대용량 메모리를 집적하기가 곤란하다.
따라서, 종래의 듀얼 포트 메모리의 메모리 어레이로 SRAM 또는 DRAM 한가지 종류의 메모리 셀구조만을 사용하여 구현하는 것이 일반적이다. 이 경우, 듀얼 포트 메모리의 메모리 어레이로 SRAM을 사용하는 것보다 DRAM을 사용하는 것이 소요되는 레이아웃 면적면에서 효율적이다.
휴대폰과 같은 휴대용 단말기에서, 상기와 같은 SRAM 외부 인터페이스(또는 PSRAM 외부 인터페이스) 및 SDRAM 외부 인터페이스를 가진 프로세서들에 모두 사용될 수 있는 듀얼 포트 메모리가 요구된다.
종래의 듀얼 포트 메모리는, 제1 포트로는 SDRAM 외부 인터페이스를 가진 프로세서와 데이터를 액세스하고, 제2 포트는 SDRAM 외부 인터페이스를 가진 프로세서 또는 PSRAM 외부 인터페이스를 가진 프로세서 둘 중 하나와만 데이터를 액세스 할 수 있도록 메모리 인터페이스 로직이 고정되어 있었다.
따라서, 제1 포트로는 SDRAM 외부 인터페이스를 가진 프로세서와 연결시키고 제2 포트로는 SDRAM 외부 인터페이스를 가진 프로세서와 연결시켜 사용하는 종래의 듀얼 포트 메모리는, 제2 포트로는 PSRAM (또는 SRAM) 외부 인터페이스를 가진 프로세서와는 연결시켜 사용할 수 없었다.
즉, 종래의 듀얼 포트 메모리는 필요에 따라 SDRAM 외부 인터페이스를 가진 프로세서와 연결시켜 사용하거나 PSRAM (또는 SRAM) 외부 인터페이스를 가진 프로세서와 연결시켜 사용할 수 없는 단점이 있었다.
따라서, 점차적으로 더 많은 프로세서들이 하나의 휴대용 단말기에 사용되는 경우, 종래의 듀얼 포트 메모리로는 접속하여 사용가능한 프로세서에 제한이 따르므로 활용 범위가 제한되는 단점이 있다.
따라서, 본 발명의 제1 목적은 서로 다른 종류의 메모리 인터페이스를 가진 프로세서와 선택적으로 연결시켜 사용할 수 있는 듀얼 포트 메모리 장치를 제공하는 것이다.
또한, 본 발명의 제2 목적은 서로 다른 종류의 메모리 인터페이스를 가진 프로세서와 선택적으로 연결시켜 사용할 수 있는 메모리 장치를 제공하는 것이다.
또한, 본 발명의 제3 목적은 서로 다른 종류의 메모리 인터페이스를 가진 프로세서와 선택적으로 연결시켜 사용할 수 있는 듀얼 포트 메모리 동작 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 듀얼 포트 메모리 장치는 메모리 어레이; 선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 변환부; 상기 변환부로부터 출력되는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 제1 메모리 인터페이스부; 및 제2 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 제2 메모리 인터페이스부를 포함한다. 상기 변환부는 상기 선택 신호에 응답하여 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 신호 변환 경로로 제공하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 바이패스 경로로 제공하는 제1 선택부; 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 신호 변환부; 및 상기 선택 신호에 응답하여 상기 바이패스된 어드레스와 제어 신호 및 상기 신호 변환부로부터 출력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호 중의 어느 하나의 어드레 스와 제어 신호를 선택하는 제2 선택부를 포함한다. 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스가 될 수 있다. 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스가 될 수 있고, 상기 메모리 어레이는 DRAM 셀 구조를 가질 수 있다.
본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치는 메모리 어레이; 선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 변환부; 및 상기 변환부로부터 출력되는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 메모리 인터페이스부를 포함한다. 상기 변환부는 상기 선택 신호에 응답하여 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 신호 변환 경로로 제공하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 바이패스 경로로 제공하는 제1 선택부; 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 신호 변환부; 및 상기 선택 신호에 응답하여 상기 바이패스된 어드레스와 제어 신호 및 상기 신호 변환부로부터 출력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호 중의 어느 하나의 어드레스와 제어 신호를 선택하는 제2 선택부를 포함 할 수 있다. 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스가 될 수 있고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스가 될 수 있으며, 상기 신호 변환부는 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리할 수 있다.
본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 듀얼 포트 메모리 장치 동작방법은 선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 단계; 상기 선택 신호가 비액티브 상태인 동안에는 상기 변환된 어드레스 및 제어 신호에 기초하여 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계; 및 상기 선택 신호가 액티브 상태인 동안에는 상기 바이패스된 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계를 포함한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소 에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 3는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 PSRAM 외부 인터페이스 버스를 가지는 프로세서와 SDRAM 외부 인터페이스 버스를 가지는 프로세서에 연결된 상태를 나타낸 블록도이다. 도 4는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 SDRAM 외부 인터페이스 버스를 가지는 두 개의 프로세서에 연결된 상태를 나타낸 블록도이다. 도 5는 도 3 또는 도 4의 제1 선택부를 나타낸 블록도이고, 도 6은 도 3의 신호 변환부를 나타낸 블록도이며, 도 7은 도 3 또는 도 4의 제2 선택부를 나타낸 블록도이다. 듀얼 포트 SDRAM(100)은 DRAM의 단위 메모리 셀 구조를 가진다.
도 3의 듀얼 포트 SDRAM(100)는 PSRAM 모드로 동작하며, A 포트를 통하여 PSRAM 외부 인터페이스 버스(EBI, 52)를 가지는 프로세서 A(50)에 연결된 경우에는 어드레스(51), 제어 신호(53) 및 데이터(59)를 신호 변환 경로를 통하여 SDRAM의 동작 타이밍을 따르는 어드레스(131), 제어 신호(133), 클럭(133) 및 데이터(137)로 변환한 후, SDRAM 인터페이스(150)를 통해 SDRAM 메모리 어레이(160)를 액세스한다. 여기서, 신호 변환 경로는 신호 변환부(120)을 포함한다.
도 4의 듀얼 포트 SDRAM(100)는 SDRAM 모드로 동작하며, A 포트를 통하여 SDRAM 외부 인터페이스 버스(EBI, 72)를 가지는 프로세서 A(70)에 연결된 경우에는 어드레스(71), 제어 신호(73), 클럭(77) 및 데이터(79)를 바이패스(bypass) 경로를 통하여 바이패스시켜 SDRAM 인터페이스(150)를 통해 SDRAM 메모리 어레이(160)를 액세스한다. 여기서, 바이패스 경로는 제1 선택부(110)에서 제2 선택부(140)으로 바이패스 되는 경로(111, 113, 115, 117)을 나타낸다.
여기서, PSRAM 모드는 듀얼 포트 SDRAM이 PSRAM 외부 인터페이스 버스를 가지는 프로세서와 연결된 경우의 듀얼 포트 SDRAM의 동작 모드를 나타내고, SDRAM 모드는 듀얼 포트 SDRAM이 SDRAM 외부 인터페이스 버스를 가지는 프로세서와 연결된 경우의 듀얼 포트 SDRAM의 동작 모드를 나타낸다.
듀얼 포트 SDRAM(100)는 B 포트를 통하여 SDRAM 외부 인터페이스(EBI, 62)를 가지는 프로세서 B(60)와 데이터를 액세스한다. SDRAM 외부 인터페이스 버스(62)를 가지는 프로세서 B(60)는 듀얼 포트 SDRAM(100)의 복수의 어드레스 핀, 복수의 제어 신호 핀 및 복수의 데이터 핀을 통하여 어드레스(61) 및 복수의 제어신호들(63)을 출력하고 듀얼 포트 SDRAM(100)는 B 포트를 통하여 제2 SDRAM 인터페이스(170)를 사용하여 데이터(69)를 입출력한다.
도 3을 참조하면, 본 발명의 일실시예에 따른 듀얼 포트 SDRAM(100)은 변환부(130), 제1 SDRAM 인터페이스(150), DRAM 메모리 어레이(160) 및 제2 SDRAM 인터페이스(170)을 포함한다. 변환부(130)는 제1 선택부(110), 신호 변환부(120) 및 제2 선택부(140)를 포함한다.
변환부(130)는 PSRAM 외부 인터페이스 버스(52)를 가지는 프로세서 A(50)와 복수의 어드레스 핀, 복수의 제어 신호 핀 및 복수의 데이터 핀을 통하여 어드레스(51) 및 복수의 제어신호들(53)을 입력받고 데이터(59)를 입출력한다. 변환부(130)는 선택 신호(54)에 응답하여 PSRAM 인터페이스에 따르는 제어 신호들(53)을 SDRAM 인터페이스에 따르는 제어 신호(133)로 변환하거나 바이패스 경로(111, 113, 115, 117)를 통하여 바이패스한다.
제1 선택부(120)는 선택 신호(54)에 응답하여 어드레스(51), 복수의 제어신호들(53), 클럭(77) 및 데이터(59)를 신호 변환부(120)으로 제공하거나 바이패스시켜 제2 선택부(140)으로 제공한다. 선택 신호(54)는 듀얼 포트 SDRAM(100)의 외부핀을 통해 입력될 수 있다. 선택 신호(54)는 듀얼 포트 SDRAM(100)을 특정 프로세서에 연결하는 과정에서 듀얼 포트 SDRAM(100)가 PSRAM 외부 인터페이스 버스를 가지는 프로세서와 연결되는지 또는 SDRAM 외부 인터페이스 버스를 가지는 프로세서와 연결되는지에 따라 칩 셋 설계자에 의해 미리 소정 상태를 갖도록 설정될 수 있다. 구체적으로, 선택 신호(54)는 듀얼 포트 SDRAM(100)가 A 포트를 통하여 SDRAM 외부 인터페이스 버스(EBI, 72)를 가지는 프로세서 A(70)에 연결된 경우에는 액티브 상태를 가지도록 미리 설정될 수 있고, 듀얼 포트 SDRAM(100)가 A 포트를 통하여 PSRAM 외부 인터페이스 버스(EBI, 52)를 가지는 프로세서 A(50)에 연결된 경우에는 비액티브 상태를 가지도록 미리 설정될 수 있다. 여기서, 액티브 상태란 예를 들어 하이(high) 상태를 가지는 경우이고, 비액티브 상태란 로우(low) 상태를 가지는 경우이다. 또는, 액티브 상태가 로우 상태를 가지고, 비액티브 상태가 하이 상태를 가질수도 있다.
제1 선택부(120)는 선택 신호(54)에 응답하여 디먹싱 동작을 수행하는 복수의 디먹스(92, 94, 98)로 구성될 수 있다. 제1 선택부(120)는 도 5에서는 복수의 디먹스를 포함하는 것으로 도시하였으나, 디먹스 외에도 선택 신호(54)에 응답하여 하나의 입력 신호를 입력받아 두 개의 출력 신호 중 하나로 선택하는 기능을 수행하는 다른 회로로도 구현이 가능함은 물론이다.
신호 변환부(120)는 PSRAM의 동작 타이밍을 따르는 칩 선택 신호 /CS(Chip Select), 라이트 인에이블 신호 /WE(Write Enable) 및 출력 인에이블 신호 /OE(Output Enable) 등의 제어 신호들(53)을 입력받아 SDRAM의 독출, 기입, 리프레쉬등의 동작을 수행하기 위한 /CS, 로우 스트로브 신호 /RAS(Row Address Strobe), 컬럼 스트로브 신호 /CAS(Column Address Strobe) 및 /WE 등의 제어 신호(143)를 생성한다. 또한, 신호 변환부(110)는 SDRAM 동작에 필요한 클럭 신호(145)를 생성한다.
또한, 신호 변환부(120)는 PSRAM 외부 인터페이스 버스(52)를 가지는 프로세서 A(50)로부터 예를 들어 N 비트의 어드레스(51)를 입력받아 SDRAM의 어드레스 체제를 따르는 어드레스(141)로 변환하여 출력한다. 예를 들어, 어드레스(141)는 로우 어드레스(Row Address), 컬럼 어드레스(Column Address) 및 뱅크 어드레스(Bank Address, BA)를 포함할 수 있다. 뱅크 어드레스는 예를들어 DRAM 메모리 어레이(160)이 2개의 뱅크(bank)를 가지는 경우 1비트로 이루어질 수 있고, 또는 DRAM 메모리 어레이(160)이 4개의 뱅크를 가지는 경우 2비트로 이루어질 수 있다. 각 뱅크 어드레스가 지시하는 뱅크마다 도 3의 SDRAM 인터페이스(150)이 구비될 수 있 다.
또한, 신호 변환부(120)는 PSRAM 외부 인터페이스 버스(52)를 가지는 프로세서 A(50)로부터 입력된 데이터 또는 DRAM 메모리 어레이(160)로부터 읽어들인 데이터를 SDRAM의 독출, 기입 및 리프레쉬등의 동작 타이밍에 따르도록 데이터의 입출력 타이밍을 조절한다.
이하 도 6을 참조하여, 신호 변환부(120)의 동작을 자세히 설명한다.
도 6을 참조하면, 신호 변환부(120)는 로우 어드레스 추출부(121), 컬럼 어드레스 추출부(125), 리프레쉬 제어부(123), 먹스(126), 변환기(127), 커맨드 제어부(129) 및 입출력 버퍼(128)을 포함한다. 신호 변환부(120)는 DRAM 메모리 어레이(160)이 복수의 뱅크로 구성된 경우에는 뱅크 어드레스 추출부(124)를 더 포함할 수 있다. 이하, DRAM 메모리 어레이(160)이 복수의 뱅크로 구성된 경우를 가정하고 설명한다.
뱅크 어드레스 추출부(124)는 뱅크 어드레스 제어 신호(S2)에 기초하여 입력되는 어드레스(112) 중 상위 어드레스에서 뱅크 어드레스(BA)를 추출한다.
로우 어드레스 추출부(121)는 로우 어드레스 제어 신호(S3)에 기초하여 입력되는 어드레스(112) 중 상위 어드레스에서 로우 어드레스를 추출하고, 컬럼 어드레스 추출부(125)는 컬럼 어드레스 제어 신호(S4)에 기초하여 입력되는 어드레스(112) 중 하위 어드레스에서 컬럼 어드레스를 추출한다. 먹스(126)는 먹스 제어 신호(S5)에 기초하여 상기 추출된 로우 어드레스와 컬럼 어드레스를 순차적으로 출력한다.
리프레쉬 제어부(123)는 클럭 타이밍 신호를 생성하여 커맨드 제어부(129)로 제공하고, 커맨드 제어부(129)는 상기 클럭 타이밍 신호에 기초하여 제1 SDRAM 인터페이스(150)로 제공할 클럭(CLK, 135)를 생성한다. 또는, 리프레쉬 제어부(123)에서 직접 제1 SDRAM 인터페이스(150)로 제공할 클럭(CLK, 135)를 생성할 수도 있다. 리프레쉬 제어부(123)는 내부 발진 회로를 이용하여 구현할 수 있다.
변환기(127)는 PSRAM의 동작 타이밍을 따르는 제어신호(114)-예를 들어 /CS, /WE 및 /OE-을 입력받아 SDRAM의 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 타이밍 정보(S1)를 커맨드 제어부(129)로 제공한다. 또한, 변환기(127)는 PSRAM의 동작 타이밍을 따르는 제어 신호(114)를 이용하여 뱅크 어드레스 추출부(124), 로우 어드레스 추출부(121), 컬럼 어드레스 추출부(125), 먹스(126), 커맨드 제어부(129) 및 입출력 버퍼(128)의 동작 타이밍을 제어하기 위한 뱅크 어드레스 제어 신호(S2), 로우 어드레스 제어 신호(S3), 컬럼 어드레스 제어 신호(S4), 먹스 제어 신호(S5), 입출력버퍼 제어 신호(S6)를 생성한다.
커맨드 제어부(129)는 변환기(127)에서 생성된 상기 타이밍 정보(S1)를 입력받아 SDRAM의 로우 액티브(row active), 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 /CS, /RAS, /CAS, /WE 및 CKE(clock enable)등의 제어 신호(133)를 생성한다.
커맨드 제어부(129)는 SDRAM의 읽기/쓰기 동작과 리프레쉬 동작이 상호 충돌되지 않도록 동작 타이밍을 조절하여 /CS, /RAS, /CAS, /WE 및 CKE(clock enable)등의 제어 신호(133)를 생성한다.
즉, /CS, /RAS, /CAS 및 /WE는 PSRAM의 인터페이스를 따르는 제어신호(114)- /CS, /WE, /OE-를 이용하여 SDRAM의 로우 액티브(row active), 읽기, 쓰기 및 리프레쉬 동작을 수행할 수 있도록 타이밍이 조절되어 생성될 수 있다.
구체적으로, 리프레쉬 동작이 수행하지 않는 동안 PSRAM의 인터페이스를 따르는 제어신호(114) 중 /CS가 액티브되고, /WE가 액티브된 경우 SDRAM의 인터페이스를 따르는 /CS, /RAS, /CAS 및 /WE가 쓰기 동작을 수행하도록 /CS, /RAS, /CAS 및 /WE의 신호 레벨(하이, 로우)이 조절되어 생성된다. 즉, PSRAM의 인터페이스를 따르는 제어신호(114) 중 /CS가 액티브되고, /WE가 액티브된 경우 SDRAM의 쓰기 동작을 수행하기 위하여, 먼저, SDRAM의 인터페이스를 따르는 /CS가 로우, /WE가 하이, /RAS가 로우 및 /CAS가 하이 상태가 되도록 생성하여 액티브 커맨드(Active command)를 활성화시켜 SDRAM의 소정의 로우 어드레스에 해당되는 로우 라인을 활성화시키는 로우 액티브(row active) 동작이 일어나도록 하고, SDRAM의 인터페이스를 따르는 /CS가 로우, /WE가 로우, /RAS가 하이 및 /CAS가 로우 상태가 되도록 생성하여 쓰기 명령(write command)을 활성화시켜 쓰기 동작이 일어나도록 한다.
또한, 구체적으로, 리프레쉬 동작이 수행하지 않는 동안 PSRAM의 인터페이스를 따르는 제어신호(114) 중 /CS가 액티브되고, /OE가 액티브된 경우 SDRAM의 인터페이스를 따르는 /CS, /RAS, /CAS 및 /WE가 읽기 동작을 수행하도록 /CS, /RAS, /CAS 및 /WE의 신호 레벨(하이, 로우)이 조절되어 생성된다. 즉, PSRAM의 인터페이스를 따르는 제어신호(114) 중 /CS가 액티브되고, /OE가 액티브된 경우 SDRAM의 읽기 동작을 수행하기 위하여, 먼저, SDRAM의 인터페이스를 따르는 /CS가 로우, /WE가 하이, /RAS가 로우 및 /CAS가 하이 상태가 되도록 생성하여 액티브 커맨 드(Active command)를 활성화시켜 SDRAM의 소정의 로우 어드레스에 해당되는 로우 라인을 활성화시키는 로우 액티브(row active) 동작이 일어나도록 하고, SDRAM의 인터페이스를 따르는 /CS가 로우, /WE가 하이, /RAS가 하이 및 /CAS가 로우 상태가 되도록 하여 읽기 명령(read command)을 활성화시켜 읽기 동작이 일어나도록 한다.
도 6에서는 변환기(127) 및 커맨드 제어부(129)가 별개의 2개의 블록으로 구현된 예를 도시하였지만 하나의 블록, 즉 하나의 제어기(Finite State Machine; FSM)으로도 구현될 수도 있다.
입출력 버퍼(128)는 변환기(127)의 입출력버퍼 제어 신호(S6)에 따라 데이터(118)을 입력 버퍼에 버퍼링한 후 SDRAM의 기입 동작 타이밍에 따라 제1 SDRAM 인터페이스(150)로 출력하고, 데이터(137)을 출력 버퍼에 버퍼링한 후 SDRAM의 독출 동작 타이밍에 따라 출력한다.
도 7을 참조하면, 제2 선택부(120)는 선택 신호(54)에 응답하여 먹싱 동작을 수행하는 복수의 먹스(142, 144, 146, 148)로 구성될 수 있다. 제2 선택부(120)는 도 7에서는 복수의 먹스를 포함하는 것으로 도시하였으나, 먹스 외에도 선택 신호(54)에 응답하여 두 개의 입력 신호 중 하나를 선택하는 기능을 수행하는 다른 회로로도 구현이 가능함은 물론이다.
제2 선택부(140)는 선택 신호(54)에 응답하여 바이패스된 어드레스(111), 제어 신호(113), 클럭(115) 및 데이터(117)과 신호 변환부(120)로부터 제공된 어드레스(132), 제어 신호(133), 클럭(135) 및 데이터(137) 중의 하나를 선택하여 어드레스(141), 제어 신호(143)-예를 들어, /CS, /RAS, /CAS 및 /WE 등-, 클럭(145) 및 데이터(147)로 출력한다.
다시, 도 3을 참조하면, 제1 SDRAM 인터페이스(150)는 제2 선택부(140)로부터 어드레스(141), 제어 신호(143), 클럭(145) 및 데이터(147)를 입력받아 어드레스(141)을 로우 어드레스와 컬럼 어드레스로 디코딩하여 상기 디코딩된 어드레스(151)를 DRAM 메모리 어레이(160)로 출력하고, SDRAM의 독출, 기입 및 리프레쉬등의 동작 타이밍에 따라 데이터(153)를 DRAM 메모리 어레이(160)와 입출력한다. 제1 SDRAM 인터페이스(150)는 일반적인 SDRAM 인터페이스에서 사용하는 명령 디코더(command decoder), 로우 디코더(row decoder), 컬럼 디코더(Cclumn decoder) 및 센스 엠프(Sense Amplifier)등을 포함한다.
제2 SDRAM 인터페이스(170)은 SDRAM 외부 인터페이스 버스(62)를 가지는 프로세서 B(60)로부터 B 포트를 통하여 어드레스(61), 제어 신호들(63) 및 클럭(67)을 입력받아 어드레스(61)을 로우 어드레스와 컬럼 어드레스로 디코딩하여 상기 디코딩된 어드레스(171)를 DRAM 메모리 어레이(160)로 출력하고, SDRAM의 독출, 기입 및 리프레쉬등의 동작 타이밍에 따라 데이터(173)를 DRAM 메모리 어레이(160)와 입출력한다. 제2 SDRAM 인터페이스(170)는 일반적인 SDRAM 인터페이스에서 사용하는 로우 디코더, 컬럼 디코더 및 센스 엠프(Sense Amplifier)등을 포함한다.
도 3 및 도 4는 듀얼 포트를 가지는 메모리에 대해서 설명하였지만, 본 발명은 단일 포트를 가지는 메모리 장치에도 적용할 수도 있다. 구체적으로, 본 발명은 도 3 및 도 4의 듀얼 포트 메모리 장치에서 제2 메모리 인터페이스(170)을 제거하고, 제1 선택부(110), 신호 변환부(120), 제2 선택부(140), 메모리 인터페이 스(150) 및 메모리 어레이(160)으로 구성된 메모리 장치에도 적용할 수 있다.
도 8은 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 SDRAM 모드로 동작하는 경우의 독출 및 기입 동작을 나타내는 타이밍도이다. 도 8의 클럭 신호(CLK), /CS, /RAS, /CAS 및 /WE는 도 6의 커맨드 제어부(129)에서 생성된 신호들이다.
도 8을 참조하면, 선택 신호가 로우에서 하이로 천이한 후 하이 상태를 유지하는 동안 SDRAM 모드로 동작하여 클럭 신호(CLK)에 동기되어 듀얼 포트 메모리 장치로부터 데이터를 독출하거나 듀얼 포트 메모리 장치로 데이터를 기입한다. SDRAM 모드로 동작하는 경우 클럭 신호에 동기되어 동작하므로 클럭 인에이블 신호(CKE)는 하이 상태를 가진다. /RAS, /CAS 및 /WE가 모두 하이인 경우에는 NOP(no operation) 상태이다. /CS가 하이인 상태에서는 커맨드 디코더가 디스에이블(disable)되어 /RAS, /CAS 및 /WE 및 어드레스 입력이 무시된다. 도 8에서는 뱅크 어드레스에 의해 지시되는 뱅크(bank)에 해당되는 메모리 어레이의 읽기 및 쓰기 동작을 나타낸다.
먼저, 읽기 동작은 다음과 같이 수행된다. 선택 신호가 하이 상태이고, /CS가 로우, /WE가 하이, 로우 스트로브 신호(/RAS)가 로우 및 컬럼 스트로브 신호(/CAS)가 하이인 경우 로우 어드레스가 어드레스 핀으로 인가되어 메모리 어레이의 상기 로우 어드레스에 해당되는 로우 라인이 활성화되고(row active), /CS가 로우, /WE가 하이, 로우 스트로브 신호(/RAS)가 하이 및 컬럼 스트로브 신호(/CAS)가 로우인 경우 읽기 명령(read command)이 내려져 컬럼 어드레스가 어드레스 핀으로 인가되고, 상기 읽기 명령이 내려진 후부터 소정의 지연 시간(CAS Latency)후에 메 모리 어레이의 상기 컬럼 어드레스에 해당되는 컬럼 라인을 통하여 데이터가 독출된다. 도 8에서는 상기 지연 시간(CAS Latency)이 2 클럭인 경우를 예로 들었다.
다음, 쓰기 동작은 다음과 같이 수행된다. 선택 신호가 하이 상태이고, /CS가 로우, /WE가 로우, 로우 스트로브 신호(/RAS)가 로우 및 컬럼 스트로브 신호(/CAS)가 하이인 경우 로우 어드레스가 어드레스 핀으로 인가되어 메모리 어레이의 상기 로우 어드레스에 해당되는 로우 라인이 활성화되고(row active), /CS가 로우, /WE가 로우, 로우 스트로브 신호(/RAS)가 하이 및 컬럼 스트로브 신호(/CAS)가 로우인 경우 쓰기 명령(write command)이 내려져 컬럼 어드레스가 어드레스 핀으로 인가되고, 메모리 어레이의 상기 컬럼 어드레스에 해당되는 컬럼 라인을 통하여 데이터가 기입된다.
도 9는 본 발명의 일실시예에 따른 듀얼 포트 SDRAM이 PSRAM 모드로 동작하는 경우의 독출 및 기입 동작을 나타내는 타이밍도이다.
도 9를 참조하면, 선택 신호가 로우 상태를 유지하는 동안 PSRAM 모드로 동작하여 듀얼 포트 메모리 장치로부터 데이터를 독출하거나 듀얼 포트 메모리 장치로 데이터를 기입한다.
먼저, 읽기 동작은 다음과 같이 수행된다. 선택 신호가 로우 상태이고, /CS가 로우, /WE가 하이 및 /OE가 로우인 경우 어드레스가 어드레스 핀으로 인가되어 상기 어드레스에 해당되는 메모리 어레이의 셀들로부터 데이터가 독출된다.
다음, 쓰기 동작은 다음과 같이 수행된다. 선택 신호가 로우 상태이고, /CS가 로우, /WE가 로우 및 /OE가 하이인 경우 어드레스가 어드레스 핀으로 인가되어 상기 어드레스에 해당되는 메모리 어레이의 셀들로 데이터가 기입된다.
즉, 선택 신호가 액티브된 경우에는 듀얼 포트 SDRAM이 SDRAM 모드로 동작하여 도 4의 바이패스 경로가 활성화되어 독출 및 기입 동작을 수행하고, 선택 신호가 비액티브된 경우에는 듀얼 포트 SDRAM이 PSRAM 모드로 동작하여 도 3의 변환부(120)에 의해 PSRAM 인터페이스를 따르는 어드레스(112) 및 제어 신호(114)-예를 들어 /CS, /WE 및 /OE-를 SDRAM의 인터페이스를 따르는 어드레스(131) 및 제어 신호(133)-예를 들어, /CS, /RAS, /CAS 및 /WE 등-로 변환한 후 독출 및 기입 동작을 수행한다.
상기와 같은 듀얼 포트 메모리 장치 및 듀얼 포트 메모리 장치 동작 방법에 따르면, 서로 다른 메모리 인터페이스를 가진 프로세서들에 선택적으로 연결시켜 사용할 수 있는 듀얼 포트 메모리 장치 및 메모리 장치를 제공한다.
따라서, 하나의 휴대용 단말기가 복수의 서로 다른 메모리 인터페이스를 가진 프로세서들을 포함하는 경우에 본 발명의 듀얼 포트 메모리 장치를 선택적으로 연결시켜 사용할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 메모리 어레이;
    선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 변환부;
    상기 변환부로부터 출력되는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 제1 메모리 인터페이스부; 및
    제2 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 제2 메모리 인터페이스부를 포함하는 듀얼 포트 메모리 장치.
  2. 제1항에 있어서, 상기 변환부는
    상기 선택 신호에 응답하여 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 신호 변환 경로로 제공하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 바이패스 경로로 제공하는 제1 선택부;
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 신호 변환부; 및
    상기 선택 신호에 응답하여 상기 바이패스된 어드레스와 제어 신호 및 상기 신호 변환부로부터 출력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호 중의 어느 하나의 어드레스와 제어 신호를 선택하는 제2 선택부를 포함하는 듀얼 포트 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서, 제1 선택부는 상기 선택 신호에 응답하여 디먹싱 동작을 수행하는 복수의 디먹스를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서, 제2 선택부는 상기 선택 신호에 응답하여 먹싱 동작을 수행하는 복수의 먹스를 포함하는 듀얼 포트 메모리 장치.
  5. 제2항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스이고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이며, 상기 신호 변환부는
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  6. 제5항에 있어서, 상기 신호 변환부는
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스를 추출하는 로우 어드레스 추출부;
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 방식 제2 메모리 인터페이스를 따르는 컬럼 어드레스를 추출하는 컬럼 어드레스 추출부; 및
    상기 신호 변환 경로로 제공된 상기 방식 제1 메모리 인터페이스를 따르는 어드레스로부터 상기 방식 제2 메모리 인터페이스를 따르는 뱅크 어드레스를 추출하는 뱅크 어드레스 추출부를 포함하는 듀얼 포트 메모리 장치.
  7. 제6항에 있어서, 상기 신호 변환부는
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 제어신호를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 타이밍 정보를 생성하는 변환기; 및
    상기 타이밍 정보를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 제어 신호를 생성하는 커맨드 제어부를 더 포함하는 듀얼 포트 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스인 것을 특징으로 하는 듀얼 포트 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이고, 상기 메모리 어레이는 DRAM 셀 구조를 가지는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  10. 메모리 어레이;
    선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 변환부; 및
    상기 변환부로부터 출력되는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 메모리 인터페이스부를 포함하는 메모리 장치.
  11. 제10항에 있어서, 상기 변환부는
    상기 선택 신호에 응답하여 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 신호 변환 경로로 제공하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 바이패스 경로로 제공하는 제1 선택부;
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 신호 변환부; 및
    상기 선택 신호에 응답하여 상기 바이패스된 어드레스와 제어 신호 및 상기 신호 변환부로부터 출력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호 중의 어느 하나의 어드레스와 제어 신호를 선택하는 제2 선택부를 포함하는 메모리 장치.
  12. 제11항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스이고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이며, 상기 신호 변환부는
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리하는 것을 특징으로 하는 메모리 장치.
  13. 선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 단계;
    상기 선택 신호가 비액티브 상태인 동안에는 상기 변환된 어드레스 및 제어 신호에 기초하여 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계; 및
    상기 선택 신호가 액티브 상태인 동안에는 상기 바이패스된 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계를 포함하는 듀얼 포트 메모리 장치 동작방법.
  14. 제13항에 있어서, 제2 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계를 더 포함하는 듀얼 포트 메모리 장치 동작방법.
  15. 제13항에 있어서, 상기 선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 단계는
    상기 선택 신호가 액티브 되는 경우 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 바이패스 경로를 통하여 바이패스하는 단계;
    상기 선택 신호가 비액티브 되는 경우 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계;
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계; 및
    상기 선택 신호에 응답하여 상기 바이패스된 어드레스와 제어 신호 및 상기 신호 변환부로부터 출력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호 중의 어느 하나의 어드레스와 제어 신호를 선택하는 단계를 포함하는 듀얼 포트 메모리 장치 동작방법.
  16. 제15항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스이고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이며, 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계는
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리하는 단계를 포함하는 듀얼 포트 메모리 장치 동작방법.
  17. 제16항에 있어서, 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계는
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스를 추출하는 단계;
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 컬럼 어드레스를 추출하는 단계; 및
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 뱅크 어드레스를 추출하는 단계를 포함하는 듀얼 포트 메모리 장치 동작방법.
  18. 제17항에 있어서, 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계는
    상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 제어신호를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 타이밍 정보를 생성하는 단계; 및
    상기 타이밍 정보를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 제 어 신호를 생성하는 단계를 더 포함하는 듀얼 포트 메모리 장치 동작방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스인 것을 특징으로 하는 듀얼 포트 메모리 장치 동작방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이고, 상기 메모리 어레이는 DRAM 셀 구조를 가지는 것을 특징으로 하는 듀얼 포트 메모리 장치 동작방법.
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