JPH05274859A - 記憶装置及びこれにアクセスする方法 - Google Patents
記憶装置及びこれにアクセスする方法Info
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- JPH05274859A JPH05274859A JP850093A JP850093A JPH05274859A JP H05274859 A JPH05274859 A JP H05274859A JP 850093 A JP850093 A JP 850093A JP 850093 A JP850093 A JP 850093A JP H05274859 A JPH05274859 A JP H05274859A
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Abstract
(57)【要約】
【目的】 記憶装置のデータへのアクセスの高速化を図
ること。 【構成】 エンハンスメント型ダイナミックＲＡＭは、
スタティックＲＡＭセルより成る埋込み型行レジスタを
含む。各行レジスタはダイナミックＲＡＭアレイに隣接
し、ダイナミックＲＡＭが一群のサブアレイより成ると
き、行レジスタはダイナミックＲＡＭサブアレイの間に
位置する。オン−チップダイナミックＲＡＭキャッシュ
を使用する場合、これらのレジスタは頻繁にアクセスさ
れるデータを保持する。このデータは、特定のアドレス
でダイナミックＲＡＭ内に格納されたデータに対応す
る。
ること。 【構成】 エンハンスメント型ダイナミックＲＡＭは、
スタティックＲＡＭセルより成る埋込み型行レジスタを
含む。各行レジスタはダイナミックＲＡＭアレイに隣接
し、ダイナミックＲＡＭが一群のサブアレイより成ると
き、行レジスタはダイナミックＲＡＭサブアレイの間に
位置する。オン−チップダイナミックＲＡＭキャッシュ
を使用する場合、これらのレジスタは頻繁にアクセスさ
れるデータを保持する。このデータは、特定のアドレス
でダイナミックＲＡＭ内に格納されたデータに対応す
る。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置及びデータが
記憶された記憶装置をアクセスする方法に関する。この
記憶装置としてダイナミックランダムアクセスメモリ
（ＤＲＡＭ）があり、特に、本発明は、ＤＲＡＭをデー
タ処理動作から切り離しつつ（デカップリング：ｄｅｃ
ｏｕｐｌｉｎｇ）ＤＲＡＭへの高速ランダムアクセスを
可能とした埋込み型レジスタ付きエンハンスメント型
（エンハンスト：Ｅｎｈａｎｃｅｄ）ＤＲＡＭ（ＥＤＲ
ＡＭ）に関する。
記憶された記憶装置をアクセスする方法に関する。この
記憶装置としてダイナミックランダムアクセスメモリ
（ＤＲＡＭ）があり、特に、本発明は、ＤＲＡＭをデー
タ処理動作から切り離しつつ（デカップリング：ｄｅｃ
ｏｕｐｌｉｎｇ）ＤＲＡＭへの高速ランダムアクセスを
可能とした埋込み型レジスタ付きエンハンスメント型
（エンハンスト：Ｅｎｈａｎｃｅｄ）ＤＲＡＭ（ＥＤＲ
ＡＭ）に関する。
【０００２】
【従来技術及び発明が解決しようとする課題】パーソナ
ルコンピュータ（ＰＣ）が発展するにつれ、処理装置メ
モリ（プロセッサメモリ：ｐｒｏｃｅｓｓｏｒ ｍｅｍ
ｏｒｙ）に対する諸要求は、入手可能な記憶装置（メモ
リデバイス：ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）の技術を
上回ってきた。これらの要求の一つが、高速メモリの互
換性である。その結果、メモリのサブシステムは、ＰＣ
システム全体の性能に大きな影響を及ぼす要素となっ
た。現在では、記憶装置を改善して待ち状態がゼロの記
憶装置を実現することに重点が置かれている。
ルコンピュータ（ＰＣ）が発展するにつれ、処理装置メ
モリ（プロセッサメモリ：ｐｒｏｃｅｓｓｏｒ ｍｅｍ
ｏｒｙ）に対する諸要求は、入手可能な記憶装置（メモ
リデバイス：ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）の技術を
上回ってきた。これらの要求の一つが、高速メモリの互
換性である。その結果、メモリのサブシステムは、ＰＣ
システム全体の性能に大きな影響を及ぼす要素となっ
た。現在では、記憶装置を改善して待ち状態がゼロの記
憶装置を実現することに重点が置かれている。
【０００３】メモリ速度に関しては、ダイナミックＲＡ
Ｍがセルの差動性を有するので、スタティックＲＡＭは
ダイナミックＲＡＭより速い。スタティックＲＡＭにお
いては、差動回路（ディファレンシャルサーキット：ｄ
ｉｆｆｅｒｅｎｔｉａｌ ｃｉｒｃｕｉｔ）が直接採用
されており、差動センシング（ｄｉｆｆｅｒｅｎｔｉａ
ｌ ｓｅｎｓｉｎｇ）が使用されている。ダイナミック
ＲＡＭにおいては、差動技術は使用されているが、ダミ
ーセル又は基準信号が使用されている。通常、相補的な
データは存しない。ダイナミックＲＡＭはそのメモリセ
ルをリフレッシュ及びプレチャージする必要があるが、
スタティックＲＡＭはその必要がないということが一因
である。ダイナミックＲＡＭのリフレッシュ及びプレチ
ャージの間、メモリセルへのアクセスは禁止される。こ
の結果、アクセス時間が増大するが、この欠点をスタテ
ィックＲＡＭは免れている。一方、少なくとも部分的に
はダイナミックＲＡＭのメモリセルが小型で単純なた
め、ダイナミックＲＡＭはスタティックＲＡＭより安価
であり且つ高密度を実現できる。例えば、従来、スタテ
ィックＲＡＭのセル数は、同じ技術を使用したダイナミ
ックＲＡＭのセル数の最大１／４である。
Ｍがセルの差動性を有するので、スタティックＲＡＭは
ダイナミックＲＡＭより速い。スタティックＲＡＭにお
いては、差動回路（ディファレンシャルサーキット：ｄ
ｉｆｆｅｒｅｎｔｉａｌ ｃｉｒｃｕｉｔ）が直接採用
されており、差動センシング（ｄｉｆｆｅｒｅｎｔｉａ
ｌ ｓｅｎｓｉｎｇ）が使用されている。ダイナミック
ＲＡＭにおいては、差動技術は使用されているが、ダミ
ーセル又は基準信号が使用されている。通常、相補的な
データは存しない。ダイナミックＲＡＭはそのメモリセ
ルをリフレッシュ及びプレチャージする必要があるが、
スタティックＲＡＭはその必要がないということが一因
である。ダイナミックＲＡＭのリフレッシュ及びプレチ
ャージの間、メモリセルへのアクセスは禁止される。こ
の結果、アクセス時間が増大するが、この欠点をスタテ
ィックＲＡＭは免れている。一方、少なくとも部分的に
はダイナミックＲＡＭのメモリセルが小型で単純なた
め、ダイナミックＲＡＭはスタティックＲＡＭより安価
であり且つ高密度を実現できる。例えば、従来、スタテ
ィックＲＡＭのセル数は、同じ技術を使用したダイナミ
ックＲＡＭのセル数の最大１／４である。
【０００４】しかしながら、現在のダイナミックＲＡＭ
の速度と機能性は、メモリサイズ（ｍｅｍｏｒｙ ｓｉ
ｚｅ）（記憶容量）とコストと比較して強調されること
が少ない。これは、ダイナミックＲＡＭの記憶容量密度
（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｙ ｄｅｕｓｉｔ
ｙ）がその速度以上に大きさを増大させたという事実か
ら明らかである。アクセス時間に多少の改善は見られた
ものの、ダイナミックＲＡＭを使用したシステムは、一
般に、他のところでその速度を速める必要があった。
の速度と機能性は、メモリサイズ（ｍｅｍｏｒｙ ｓｉ
ｚｅ）（記憶容量）とコストと比較して強調されること
が少ない。これは、ダイナミックＲＡＭの記憶容量密度
（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｙ ｄｅｕｓｉｔ
ｙ）がその速度以上に大きさを増大させたという事実か
ら明らかである。アクセス時間に多少の改善は見られた
ものの、ダイナミックＲＡＭを使用したシステムは、一
般に、他のところでその速度を速める必要があった。
【０００５】システム処理速度を速めるため、近年、キ
ャッシュメモリ技術がＤＲＡＭメインメモリに適用され
てきた。キャッシュメモリは、処理装置（プロセッサ：
ｐｒｏｃｅｓｓｏｒ）とメインメモリとの間の配設され
た高速バッファである。
ャッシュメモリ技術がＤＲＡＭメインメモリに適用され
てきた。キャッシュメモリは、処理装置（プロセッサ：
ｐｒｏｃｅｓｓｏｒ）とメインメモリとの間の配設され
た高速バッファである。
【０００６】図１は、処理装置１０がキャッシュ制御装
置１２とキャッシュメモリ１４とを備えた従来技術の構
成を示す。キャッシュメモリの主目的は、頻繁にアクセ
スされるデータを維持してシステムの高速アクセスを実
現することにある。キャッシュメモリ１４（「二次キャ
ッシュスタティックＲＡＭ」と呼ばれることもある）
は、マルチプレクサ１６を介して、ＤＲＡＭ２０、２
２、２４、２６からロードされる。その後、データは、
キャッシュメモリ１４内に格納（ストアード：ｓｔｏｒ
ｅｄ）されているならば、高速でアクセスされる。デー
タがキャッシュメモリ内に格納されていない場合は、Ｄ
ＲＡＭ２０、２２、２４及び／又は２６が、探している
データ（ｓｏｕｇｈｔ ｄａｔａ）をキャッシュメモリ
１４内にロードする。図１から分かるように、キャッシ
ュメモリ１４は、一般にダイナミックＲＡＭ２０乃至２
６より高速のスタティックＲＡＭを具えていても良い。
置１２とキャッシュメモリ１４とを備えた従来技術の構
成を示す。キャッシュメモリの主目的は、頻繁にアクセ
スされるデータを維持してシステムの高速アクセスを実
現することにある。キャッシュメモリ１４（「二次キャ
ッシュスタティックＲＡＭ」と呼ばれることもある）
は、マルチプレクサ１６を介して、ＤＲＡＭ２０、２
２、２４、２６からロードされる。その後、データは、
キャッシュメモリ１４内に格納（ストアード：ｓｔｏｒ
ｅｄ）されているならば、高速でアクセスされる。デー
タがキャッシュメモリ内に格納されていない場合は、Ｄ
ＲＡＭ２０、２２、２４及び／又は２６が、探している
データ（ｓｏｕｇｈｔ ｄａｔａ）をキャッシュメモリ
１４内にロードする。図１から分かるように、キャッシ
ュメモリ１４は、一般にダイナミックＲＡＭ２０乃至２
６より高速のスタティックＲＡＭを具えていても良い。
【０００７】キャッシュメモリの実施のために、種々の
アプローチが提案されている。これらのアプローチに
は、図１のキャッシュメモリ１４とキャッシュ制御装置
１２のように制御装置により、或いは別個の論理回路に
より、外部キャッシュメモリを制御する方法が含まれ
る。
アプローチが提案されている。これらのアプローチに
は、図１のキャッシュメモリ１４とキャッシュ制御装置
１２のように制御装置により、或いは別個の論理回路に
より、外部キャッシュメモリを制御する方法が含まれ
る。
【０００８】その利点にも拘わらず、キャッシュメモリ
技術は、システム設計に係る別の主要な問題を提起す
る。メモリの構成成分及びマイクロプロセッサは、一般
には、異なる会社で製造される。この結果、システムの
設計者は、図１のキャッシュ制御装置１２やマルチプレ
クサ１６等の装置を使用して、これらの素子を効果的に
橋絡（ブリッジ：ｂｒｉｄｇｅ）する必要がある。これ
らのブリッジ構成成分は、通常、別の会社により製造さ
れる。これらの構成成分のピン形態及びタイミング要求
はそれぞれ異なるので、それらを別の装置でインタフェ
ースすることは困難である。さらに別の会社で製造され
たキャッシュメモリを付加することは、特にキャッシュ
実施の基準が存在しない故、新たな設計上の問題を生じ
る。
技術は、システム設計に係る別の主要な問題を提起す
る。メモリの構成成分及びマイクロプロセッサは、一般
には、異なる会社で製造される。この結果、システムの
設計者は、図１のキャッシュ制御装置１２やマルチプレ
クサ１６等の装置を使用して、これらの素子を効果的に
橋絡（ブリッジ：ｂｒｉｄｇｅ）する必要がある。これ
らのブリッジ構成成分は、通常、別の会社により製造さ
れる。これらの構成成分のピン形態及びタイミング要求
はそれぞれ異なるので、それらを別の装置でインタフェ
ースすることは困難である。さらに別の会社で製造され
たキャッシュメモリを付加することは、特にキャッシュ
実施の基準が存在しない故、新たな設計上の問題を生じ
る。
【０００９】システム設計上の問題を悪化させること
は、（キャッシュメモリ１４等の）外部キャッシュメモ
リの使用がメインメモリのアクセス速度の低下につなが
るという意味で不都合である。このアクセス速度の低下
には主として２つの理由がある。第一に、最も重要なこ
とは、メインメモリのアクセスが、「キャッシュミス
（ｃａｃｈｅ ｍｉｓｓ）」が実現されるまで保留され
ることである。このミスに係るペナルティとして、５０
Ｍｈｚシステムに対して２クロックサイクル（トゥー
ウエイト ステイト：ｔｗｏ ｗａｉｔ ｓｔａｔｅ
ｓ）までの待ち状態が必要となる。これが、メインメモ
リのアクセスに必要な時間に加わる。第二に、外部キャ
ッシュに付与された物理的なルーティング（ｒｏｕｔｉ
ｎｇ）とバッファの優先処理は、通常、メインメモリデ
ータとアドレスアクセス経路を介して行われる。図１に
示したように、ダイナミックＲＡＭ２０、２２、２４、
２６からのデータは、キャッシュメモリ１４のみを介し
てアクセスされる。従って、実際の遅延は小さいもの
の、確実にアクセス時間を増加させる。
は、（キャッシュメモリ１４等の）外部キャッシュメモ
リの使用がメインメモリのアクセス速度の低下につなが
るという意味で不都合である。このアクセス速度の低下
には主として２つの理由がある。第一に、最も重要なこ
とは、メインメモリのアクセスが、「キャッシュミス
（ｃａｃｈｅ ｍｉｓｓ）」が実現されるまで保留され
ることである。このミスに係るペナルティとして、５０
Ｍｈｚシステムに対して２クロックサイクル（トゥー
ウエイト ステイト：ｔｗｏ ｗａｉｔ ｓｔａｔｅ
ｓ）までの待ち状態が必要となる。これが、メインメモ
リのアクセスに必要な時間に加わる。第二に、外部キャ
ッシュに付与された物理的なルーティング（ｒｏｕｔｉ
ｎｇ）とバッファの優先処理は、通常、メインメモリデ
ータとアドレスアクセス経路を介して行われる。図１に
示したように、ダイナミックＲＡＭ２０、２２、２４、
２６からのデータは、キャッシュメモリ１４のみを介し
てアクセスされる。従って、実際の遅延は小さいもの
の、確実にアクセス時間を増加させる。
【００１０】別個に設けたキャッシュ及びメインメモリ
に係る第三の問題は、メインメモリからキャッシュメモ
リをロードする（「キャッシュ充填（ｃａｃｈｅ ｆｉ
ｌｌ）」）時間が、メインメモリからキャッシュメモリ
への入力の数によって決まるということである。メイン
メモリからキャッシュメモリへの入力の数は、キャッシ
ュメモリに含まれるビット数より通常実質的に少ないの
で、キャッシュの充填には、多くのクロックサイクルを
要する。この結果、システムのアクセス速度は低下す
る。
に係る第三の問題は、メインメモリからキャッシュメモ
リをロードする（「キャッシュ充填（ｃａｃｈｅ ｆｉ
ｌｌ）」）時間が、メインメモリからキャッシュメモリ
への入力の数によって決まるということである。メイン
メモリからキャッシュメモリへの入力の数は、キャッシ
ュメモリに含まれるビット数より通常実質的に少ないの
で、キャッシュの充填には、多くのクロックサイクルを
要する。この結果、システムのアクセス速度は低下す
る。
【００１１】ビデオＲＡＭ（ＶＲＡＭ）のために使用さ
れ且つ提示されてきたメモリアーキテクチャは、直列レ
ジスタをメインメモリと一体化している。ビデオＲＡＭ
は、特にビデオグラフィック分野で使用される。ビデオ
ＲＡＭは、直列式の高速レジスタを備えたダイナミック
ＲＡＭを具えていて、ディジタルビデオデータ線に対し
て別のアクセスポートを提供している。ここで使用され
る別のメモリは、ＳＡＭ（逐次アドレスメモリ：ｓｅｒ
ｉａｌｌｙ ａｄｄｒｅｓｓｅｄ ｍｅｍｏｒｙ）とし
て知られており、トランスファサイクルを用いてロード
される。ＳＡＭのデータは、直列クロックを用いて出力
される。従って、レジスタへのアクセスは、シリアルで
ありランダムではない。また、他のダイナミックＲＡＭ
に適用する場合のようにリフレッシュが問題とならない
ように、ダイナミックＲＡＭへの連続アクセスを行って
いる。
れ且つ提示されてきたメモリアーキテクチャは、直列レ
ジスタをメインメモリと一体化している。ビデオＲＡＭ
は、特にビデオグラフィック分野で使用される。ビデオ
ＲＡＭは、直列式の高速レジスタを備えたダイナミック
ＲＡＭを具えていて、ディジタルビデオデータ線に対し
て別のアクセスポートを提供している。ここで使用され
る別のメモリは、ＳＡＭ（逐次アドレスメモリ：ｓｅｒ
ｉａｌｌｙ ａｄｄｒｅｓｓｅｄ ｍｅｍｏｒｙ）とし
て知られており、トランスファサイクルを用いてロード
される。ＳＡＭのデータは、直列クロックを用いて出力
される。従って、レジスタへのアクセスは、シリアルで
ありランダムではない。また、他のダイナミックＲＡＭ
に適用する場合のようにリフレッシュが問題とならない
ように、ダイナミックＲＡＭへの連続アクセスを行って
いる。
【００１２】１９９２年に市販されると思われる別のオ
ン−チップキャッシュメモリは、チップ上に別個に設け
られたキャッシュとキャッシュ制御装置のサブシステム
を用いて構成されている。これは、外部的にチップ即ち
システムへのアプローチが行われる場合に実施されるよ
うなフルキャッシュ制御装置とキャッシュメモリを備え
ている。このアプローチはかなり複雑であり、チップ寸
法を相当大きくする必要がある。更に、メインメモリか
らキャッシュメモリへのロード時間は、キャッシュメモ
リセルの数よりかなり少ない入力／出力キャッシュアク
セスポートの使用により、制約される。そのようなキャ
ッシュの充填は多くのクロックサイクルを要するので、
システムのアクセス速度は影響を受ける。上記アプロー
チは、本発明者の見解では、本発明よりやや煩雑で効率
が悪い。その一例が、米国特許第４，８９４，７７０号
に開示されており、その例ではデータ列を受け取りおよ
びストアするために複数のデータバッファを用いてい
る。
ン−チップキャッシュメモリは、チップ上に別個に設け
られたキャッシュとキャッシュ制御装置のサブシステム
を用いて構成されている。これは、外部的にチップ即ち
システムへのアプローチが行われる場合に実施されるよ
うなフルキャッシュ制御装置とキャッシュメモリを備え
ている。このアプローチはかなり複雑であり、チップ寸
法を相当大きくする必要がある。更に、メインメモリか
らキャッシュメモリへのロード時間は、キャッシュメモ
リセルの数よりかなり少ない入力／出力キャッシュアク
セスポートの使用により、制約される。そのようなキャ
ッシュの充填は多くのクロックサイクルを要するので、
システムのアクセス速度は影響を受ける。上記アプロー
チは、本発明者の見解では、本発明よりやや煩雑で効率
が悪い。その一例が、米国特許第４，８９４，７７０号
に開示されており、その例ではデータ列を受け取りおよ
びストアするために複数のデータバッファを用いてい
る。
【００１３】システム設計における更に別の問題は、外
部キャッシュメモリと併用する際に記憶装置をインター
リーブすることである。インターリーブにより、物理的
に異なる記憶装置に連続的なメモリ位置を割り当て、デ
ータ処理速度を増加させる。そうしたインターリーブ
は、バーストモード等の高速システムアクセスの場合に
行われる。外部キャッシュメモリにより通常必要とされ
るキャッシュ制御用の付加回路とメインメモリマルチプ
レクサを設けたため、効果的にインターリーブされた記
憶装置も設計上の問題を包含することになる。
部キャッシュメモリと併用する際に記憶装置をインター
リーブすることである。インターリーブにより、物理的
に異なる記憶装置に連続的なメモリ位置を割り当て、デ
ータ処理速度を増加させる。そうしたインターリーブ
は、バーストモード等の高速システムアクセスの場合に
行われる。外部キャッシュメモリにより通常必要とされ
るキャッシュ制御用の付加回路とメインメモリマルチプ
レクサを設けたため、効果的にインターリーブされた記
憶装置も設計上の問題を包含することになる。
【００１４】従来技術に係る別の問題は、メモリシステ
ムの市場性の欠如にある。メモリを更に追加すること
は、更に別の外部スタティックＲＡＭキャッシュメモリ
とキャッシュ制御論理回路とを要することになる。例え
ば、図１のメモリサイズを倍にするためには、ダイナミ
ックＲＡＭ装置の数を増やすのみならず、別のマルチプ
レクサと場合によっては別のキャッシュ制御装置を要す
る。この結果、システムの電力消費が増大し、システム
信頼性を損ない、システム密度を低減させ、製造コスト
を増加し、システム設計を複雑にすることは明らかであ
る。
ムの市場性の欠如にある。メモリを更に追加すること
は、更に別の外部スタティックＲＡＭキャッシュメモリ
とキャッシュ制御論理回路とを要することになる。例え
ば、図１のメモリサイズを倍にするためには、ダイナミ
ックＲＡＭ装置の数を増やすのみならず、別のマルチプ
レクサと場合によっては別のキャッシュ制御装置を要す
る。この結果、システムの電力消費が増大し、システム
信頼性を損ない、システム密度を低減させ、製造コスト
を増加し、システム設計を複雑にすることは明らかであ
る。
【００１５】システムの商品性に係る別の問題は、シス
テムの製造面からも生じる。外部キャッシュメモリを使
用する場合、製造業者は一定量の基板面積（ボードエリ
ア：ｂｏａｒｄ ａｒｅａ）をメインメモリに割り当て
る。更に、外部キャッシュに対しては、より小さい面積
が割当てられる。許容キャッシュヒット確率を維持しつ
つ、メインメモリと外部キャッシュメモリを増加させる
ことには限界がある。この限界は、外部キャッシュより
メインメモリに要する基板面積に起因する。従って、商
品性は、許容キャッシュメモリヒット確率を考慮する
と、限定されたものになる。
テムの製造面からも生じる。外部キャッシュメモリを使
用する場合、製造業者は一定量の基板面積（ボードエリ
ア：ｂｏａｒｄ ａｒｅａ）をメインメモリに割り当て
る。更に、外部キャッシュに対しては、より小さい面積
が割当てられる。許容キャッシュヒット確率を維持しつ
つ、メインメモリと外部キャッシュメモリを増加させる
ことには限界がある。この限界は、外部キャッシュより
メインメモリに要する基板面積に起因する。従って、商
品性は、許容キャッシュメモリヒット確率を考慮する
と、限定されたものになる。
【００１６】システムのアクセス速度に係る更に別の問
題は、「ポスト」データを書込むためにメインメモリの
外部に回路を接続しなければならないことである。ポス
トされたデータ（ｐｏｓｔ ｄａｔａ）は、必要とされ
るまで装置にラッチされたデータと参照される。これ
は、データを要する素子のタイミング要求が、データを
ラッチする構成成分又はシステムと同期していないため
に、行われる。この回路は、通常、データをラッチする
構成成分又はシステムに対して時間遅延を引き起こす。
題は、「ポスト」データを書込むためにメインメモリの
外部に回路を接続しなければならないことである。ポス
トされたデータ（ｐｏｓｔ ｄａｔａ）は、必要とされ
るまで装置にラッチされたデータと参照される。これ
は、データを要する素子のタイミング要求が、データを
ラッチする構成成分又はシステムと同期していないため
に、行われる。この回路は、通常、データをラッチする
構成成分又はシステムに対して時間遅延を引き起こす。
【００１７】前述したように、プレチャージ及びリフレ
ッシュサイクル中のダイナミックＲＡＭへのアクセス
は、従来技術では禁止されていた。ある従来技術では、
ダイナミックＲＡＭデータへのアクセスを可能とするた
めに、リフレッシュを隠す（ハイド：ｈｉｄｅ）ことを
試みている。また、あるダイナミックＲＡＭ装置では、
リフレッシュサイクル中もデータ出力を維持していた。
この装置の欠点は、リフレッシュの間のみ最近読み出さ
れたデータが利用可能であるということである。新たな
データ読出しサイクルは、リフレッシュサイクル中には
実行することができない。
ッシュサイクル中のダイナミックＲＡＭへのアクセス
は、従来技術では禁止されていた。ある従来技術では、
ダイナミックＲＡＭデータへのアクセスを可能とするた
めに、リフレッシュを隠す（ハイド：ｈｉｄｅ）ことを
試みている。また、あるダイナミックＲＡＭ装置では、
リフレッシュサイクル中もデータ出力を維持していた。
この装置の欠点は、リフレッシュの間のみ最近読み出さ
れたデータが利用可能であるということである。新たな
データ読出しサイクルは、リフレッシュサイクル中には
実行することができない。
【００１８】疑似スタティックＲＡＭは、リフレッシュ
サイクルを隠す（ｈｉｄｅ）ようにした別の装置であ
る。この装置は、内部リフレッシュサイクルを実行する
ことができた。しかしながら、リフレッシュサイクル中
に行われたデータアクセスでは、最悪の場合には、デー
タアクセス時間が１リフレッシュサイクル時間分も延長
された（即ち、リフレッシュサイクル時間＋読出しアク
セス時間）。この装置は、真の同時アクセス及びリフレ
ッシュを可能とせず、また、リフレッシュサイクルを隠
す（ｈｉｄｅ）ために時分割多重化構成を使用してい
た。
サイクルを隠す（ｈｉｄｅ）ようにした別の装置であ
る。この装置は、内部リフレッシュサイクルを実行する
ことができた。しかしながら、リフレッシュサイクル中
に行われたデータアクセスでは、最悪の場合には、デー
タアクセス時間が１リフレッシュサイクル時間分も延長
された（即ち、リフレッシュサイクル時間＋読出しアク
セス時間）。この装置は、真の同時アクセス及びリフレ
ッシュを可能とせず、また、リフレッシュサイクルを隠
す（ｈｉｄｅ）ために時分割多重化構成を使用してい
た。
【００１９】リフレッシュサイクルを隠す（ｈｉｄｅ）
ための別の方法は、チップ上にＲＡＭメモリをインタリ
ーブすることである。偶数アドレスのＲＡＭメモリブロ
ックがアクセスされると、奇数アドレスのメモリブロッ
クがリフレッシュされ、この逆もまた行われる。このタ
イプの装置は、タイミング制御に多くの制約を要し、こ
れがアクセス時間における損失となる。
ための別の方法は、チップ上にＲＡＭメモリをインタリ
ーブすることである。偶数アドレスのＲＡＭメモリブロ
ックがアクセスされると、奇数アドレスのメモリブロッ
クがリフレッシュされ、この逆もまた行われる。このタ
イプの装置は、タイミング制御に多くの制約を要し、こ
れがアクセス時間における損失となる。
【００２０】別の種類の問題は、メインメモリへのアク
セスモードの型（タイプ：ｔｙｐｅ）を考慮するときに
生じる。アクセスの１つの型は、ページモードであり、
各アドレスは行アドレスが入力された後、同期してメモ
リアレイに入力される。この場合、出力データのアクセ
ス時間は、（列アドレスが有効な）タイミングクロック
縁部から出力部におけるデータの出現までに要する時間
である。別の型は、列アドレスが非同期的に入力される
スタティックカラムモード（ｓｔａｔｉｃ ｃｏｌｕｍ
ｎ ｍｏｄｅ）である。これらのモードにおいては、ア
クセスは、ＲＡＳ（行アドレスストローブ：Ｒｏｗ Ａ
ｄｄｒｅｓｓ Ｓｔｒｏｂｅ（ＤＲＡＭメモリデバイス
に用いる共通信号））が活動的（低レベル）である場合
にのみ行われ、従来技術においては、時間の延長が必要
とされていた。
セスモードの型（タイプ：ｔｙｐｅ）を考慮するときに
生じる。アクセスの１つの型は、ページモードであり、
各アドレスは行アドレスが入力された後、同期してメモ
リアレイに入力される。この場合、出力データのアクセ
ス時間は、（列アドレスが有効な）タイミングクロック
縁部から出力部におけるデータの出現までに要する時間
である。別の型は、列アドレスが非同期的に入力される
スタティックカラムモード（ｓｔａｔｉｃ ｃｏｌｕｍ
ｎ ｍｏｄｅ）である。これらのモードにおいては、ア
クセスは、ＲＡＳ（行アドレスストローブ：Ｒｏｗ Ａ
ｄｄｒｅｓｓ Ｓｔｒｏｂｅ（ＤＲＡＭメモリデバイス
に用いる共通信号））が活動的（低レベル）である場合
にのみ行われ、従来技術においては、時間の延長が必要
とされていた。
【００２１】これらのアクセス型を有するチップを製造
する場合、これらのアクセスタイプの一方のみが装置に
実現される。通常、メモリチップを製造する最終工程の
一つで、いずれのアクセス型を支持するかを決定する。
従って、このように形成されたメモリチップは、両方の
アクセスモードを提供することはない。この結果、製造
業者が二つの型のチップを製造する場合、二つの異なる
工程を要するのでコストが増加する。
する場合、これらのアクセスタイプの一方のみが装置に
実現される。通常、メモリチップを製造する最終工程の
一つで、いずれのアクセス型を支持するかを決定する。
従って、このように形成されたメモリチップは、両方の
アクセスモードを提供することはない。この結果、製造
業者が二つの型のチップを製造する場合、二つの異なる
工程を要するのでコストが増加する。
【００２２】これらの問題を解決するために、ダイナミ
ックＲＡＭ等の構成成分に小さな変更を加えることによ
り、システム性能の向上が図れ及び橋渡しするための構
成成分（ｂｒｉｄｇｉｎｇ ｃｏｎｐｏｎｅｎｔｓ）の
必要性の除去を実現し得よう。しかしながら、この変更
を構成成分にうまく一体化するためには、その利点が比
較的大きく、しかも必要なチップスペースが小さいもの
でなくてはならない。例えば、ダイナミックＲＡＭの歩
留りは、５０％以上と見込まれなければならない。歩留
りはチップ寸法と密接に関連しているので、ダイナミッ
クＲＡＭの変更に際しては、チップ寸法の変更を考慮す
る必要がある。
ックＲＡＭ等の構成成分に小さな変更を加えることによ
り、システム性能の向上が図れ及び橋渡しするための構
成成分（ｂｒｉｄｇｉｎｇ ｃｏｎｐｏｎｅｎｔｓ）の
必要性の除去を実現し得よう。しかしながら、この変更
を構成成分にうまく一体化するためには、その利点が比
較的大きく、しかも必要なチップスペースが小さいもの
でなくてはならない。例えば、ダイナミックＲＡＭの歩
留りは、５０％以上と見込まれなければならない。歩留
りはチップ寸法と密接に関連しているので、ダイナミッ
クＲＡＭの変更に際しては、チップ寸法の変更を考慮す
る必要がある。
【００２３】これらの問題を解決するために、新たなダ
イナミックＲＡＭの設計が重要となった。ダイナミック
ＲＡＭ内のキャッシュの最大の欠点は、ダイナミックＲ
ＡＭのアクセス速度が余りに遅いということであった。
本発明は、現在入手可能な高速キャッシュの長所を十分
に生かしてダイナミックＲＡＭの構造を変更することを
試みている。
イナミックＲＡＭの設計が重要となった。ダイナミック
ＲＡＭ内のキャッシュの最大の欠点は、ダイナミックＲ
ＡＭのアクセス速度が余りに遅いということであった。
本発明は、現在入手可能な高速キャッシュの長所を十分
に生かしてダイナミックＲＡＭの構造を変更することを
試みている。
【００２４】この試みに適合する１つの方法は、メイン
メモリとキャッシュの機能を一体化することである。局
部的に配設したダイナミックＲＡＭセル群内にキャッシ
ュメモリを埋設することにより、チップ構造（チップレ
イアウト：ｃｈｉｐ’ｓ ｌａｙｏｕｔ）の改善を図っ
ている。この構造により、チップ内で使用されるリード
線（導線）の量を減らし、更にはデータアクセス時間並
びにチップ寸法を低減している。
メモリとキャッシュの機能を一体化することである。局
部的に配設したダイナミックＲＡＭセル群内にキャッシ
ュメモリを埋設することにより、チップ構造（チップレ
イアウト：ｃｈｉｐ’ｓ ｌａｙｏｕｔ）の改善を図っ
ている。この構造により、チップ内で使用されるリード
線（導線）の量を減らし、更にはデータアクセス時間並
びにチップ寸法を低減している。
【００２５】従って、上述した問題を解決することが本
発明の一般的な目的である。
発明の一般的な目的である。
【００２６】この発明の目的は、従来の記憶装置及びア
クセス方法よりもアクセス時間を短くした記憶装置及び
その記憶装置のアクセス方法を提供することにある。
クセス方法よりもアクセス時間を短くした記憶装置及び
その記憶装置のアクセス方法を提供することにある。
【００２７】本発明の別の目的は、キャッシュメモリの
データアクセス動作を、リフレッシュ及びプレチャージ
等の好ましくないダイナミックＲＡＭタイミングのオー
バヘッド動作から分離（アイソレート：ｉｓｏｌａｔ
ｅ）することである。
データアクセス動作を、リフレッシュ及びプレチャージ
等の好ましくないダイナミックＲＡＭタイミングのオー
バヘッド動作から分離（アイソレート：ｉｓｏｌａｔ
ｅ）することである。
【００２８】本発明の更なる目的は、高速アクセスシス
テムにおいて、外部のスタティックＲＡＭキャッシュメ
モリを設ける必要性を除去することである。
テムにおいて、外部のスタティックＲＡＭキャッシュメ
モリを設ける必要性を除去することである。
【００２９】本発明の更に別の目的は、キャッシュとメ
インメモリ間におけるデータの一貫性（コヒーレンシ
ー：ｃｏｈｅｒｅｎｃｙ）を保証することである。
インメモリ間におけるデータの一貫性（コヒーレンシ
ー：ｃｏｈｅｒｅｎｃｙ）を保証することである。
【課題を解決するための手段及び作用】本発明は、高速
プロセッサベースシステムでの使用に適したハイブリッ
ド構造の高速記憶装置を提供する。本発明の好ましい実
施例は、スタティックＲＡＭを密結合行レジスタとして
高密度ダイナミックＲＡＭ内に埋設しており、好ましく
は、同一のチップ上にダイナミックＲＡＭアレイを配設
している。好ましくは、行レジスタをダイナミックＲＡ
Ｍ内に位置させ、もしダイナミックＲＡＭをサブアレイ
で形成する場合は、多数のスタティックＲＡＭ行レジス
タは多数のサブアレイを備えている。好ましくは、行レ
ジスタは、ダイナミックＲＡＭの行（語線）に平行に且
つダイナミックＲＡＭの列（ビット線）に垂直に位置す
る。スタティックＲＡＭセルは、ダイナミックＲＡＭに
比して高速で動作する。
プロセッサベースシステムでの使用に適したハイブリッ
ド構造の高速記憶装置を提供する。本発明の好ましい実
施例は、スタティックＲＡＭを密結合行レジスタとして
高密度ダイナミックＲＡＭ内に埋設しており、好ましく
は、同一のチップ上にダイナミックＲＡＭアレイを配設
している。好ましくは、行レジスタをダイナミックＲＡ
Ｍ内に位置させ、もしダイナミックＲＡＭをサブアレイ
で形成する場合は、多数のスタティックＲＡＭ行レジス
タは多数のサブアレイを備えている。好ましくは、行レ
ジスタは、ダイナミックＲＡＭの行（語線）に平行に且
つダイナミックＲＡＭの列（ビット線）に垂直に位置す
る。スタティックＲＡＭセルは、ダイナミックＲＡＭに
比して高速で動作する。
【００３０】この集積記憶装置は、好ましくは、最近読
み出された行アドレスのラッチ回路とアドレス比較器と
を有するオン−チップアドレス比較回路を備えている。
チップ上には、複数のアドレス及びデータラッチ回路、
リフレッシュカウンタ、及び集積記憶装置を制御するた
めの種々の論理回路も含むことが望ましい。
み出された行アドレスのラッチ回路とアドレス比較器と
を有するオン−チップアドレス比較回路を備えている。
チップ上には、複数のアドレス及びデータラッチ回路、
リフレッシュカウンタ、及び集積記憶装置を制御するた
めの種々の論理回路も含むことが望ましい。
【００３１】メモリの読出しは、行レジスタから行われ
ることが望ましい。記憶装置がアドレスを受容すると、
アドレス比較器は、当該アドレスが最近読み出された行
のアドレスに対応するかどうかを決定する。アドレス比
較器が「対応する（ヒット：ｈｉｔ）」と判断すると、
行レジスタのみがアクセスされ、データは列アドレスに
続いてスタティックＲＡＭの速度で利用可能となる。行
内でのその後の読出し（バースト読出し、ローカル命令
又はデータ）は、同じ高速で続行される。読出しが「ミ
ス（ｍｉｓｓ）」であると検出されると、ダイナミック
ＲＡＭのメインメモリがアドレスされ、アドレスされた
データは行レジスタに書込まれる。「ミス」の場合に
は、ヒットの場合より僅かに遅い速度で出力部で利用可
能である。行レジスタからのその後の読出しは、ヒット
の場合と同一の極めて高速のアクセスで行われる。
ることが望ましい。記憶装置がアドレスを受容すると、
アドレス比較器は、当該アドレスが最近読み出された行
のアドレスに対応するかどうかを決定する。アドレス比
較器が「対応する（ヒット：ｈｉｔ）」と判断すると、
行レジスタのみがアクセスされ、データは列アドレスに
続いてスタティックＲＡＭの速度で利用可能となる。行
内でのその後の読出し（バースト読出し、ローカル命令
又はデータ）は、同じ高速で続行される。読出しが「ミ
ス（ｍｉｓｓ）」であると検出されると、ダイナミック
ＲＡＭのメインメモリがアドレスされ、アドレスされた
データは行レジスタに書込まれる。「ミス」の場合に
は、ヒットの場合より僅かに遅い速度で出力部で利用可
能である。行レジスタからのその後の読出しは、ヒット
の場合と同一の極めて高速のアクセスで行われる。
【００３２】いずれの場合でも行レジスタから読出しが
行われると共に行レジスタはダイナミックＲＡＭから分
離（デカップル：ｄｅｃｏｕｐｌｅ）されているので、
ダイナミックＲＡＭのプレチャージは、性能を損なうこ
となく、同時に且つ非同期的に行われる。リフレッシュ
カウンタ及び独立したリフレッシュバスは、行レジスタ
の読出し中にメインメモリがリフレッシュされ得るよう
に配設されている。
行われると共に行レジスタはダイナミックＲＡＭから分
離（デカップル：ｄｅｃｏｕｐｌｅ）されているので、
ダイナミックＲＡＭのプレチャージは、性能を損なうこ
となく、同時に且つ非同期的に行われる。リフレッシュ
カウンタ及び独立したリフレッシュバスは、行レジスタ
の読出し中にメインメモリがリフレッシュされ得るよう
に配設されている。
【００３３】メモリの書込みは、好ましくは、メインメ
モリに対して行われる。書き込みが適当な場合、オン−
チップアドレス比較器も、行レジスタへの同時書込みを
励起する。行レジスタ内のデータ及びメインメモリ内の
データは、同一のアドレスに対して可干渉性を有する。
メモリ書込み中の行の変更は、書込みが「ヒット」であ
る場合、行アドレスが行レジスタのアドレスと同一にな
らない限り、行レジスタの内容に影響することはない。
これにより、システムは直ちに、書込み動作の直前にア
クセスされた行レジスタに復帰することができる。書込
み入力（ライトポスティング：ｗｒｉｔｅ ｐｏｓｔｉ
ｎｇ）は、外部のデータラッチを要することなく実施さ
れる。ぺージモードメモリの書込みは、単一の列アドレ
スサイクル時間内に行われる。
モリに対して行われる。書き込みが適当な場合、オン−
チップアドレス比較器も、行レジスタへの同時書込みを
励起する。行レジスタ内のデータ及びメインメモリ内の
データは、同一のアドレスに対して可干渉性を有する。
メモリ書込み中の行の変更は、書込みが「ヒット」であ
る場合、行アドレスが行レジスタのアドレスと同一にな
らない限り、行レジスタの内容に影響することはない。
これにより、システムは直ちに、書込み動作の直前にア
クセスされた行レジスタに復帰することができる。書込
み入力（ライトポスティング：ｗｒｉｔｅ ｐｏｓｔｉ
ｎｇ）は、外部のデータラッチを要することなく実施さ
れる。ぺージモードメモリの書込みは、単一の列アドレ
スサイクル時間内に行われる。
【００３４】主読出し又は書込みサイクルを開始するこ
となく、行レジスタは、列アドレス制御装置の下で読出
されることが可能である。チップが励起されると共に、
出力はイネーブルされることが望ましい。
となく、行レジスタは、列アドレス制御装置の下で読出
されることが可能である。チップが励起されると共に、
出力はイネーブルされることが望ましい。
【００３５】ユーザによるオン−チップラッチ回路の切
り換えにより、本発明の好ましい実施例をぺージカラム
モードかスタティックカラムモードのいずれかで動作さ
せることができる。更に、ゼロナノ秒のホールド時間に
より、行イネーブル信号／ＲＥを、行及び列アドレスを
多重化するために使用することができる。
り換えにより、本発明の好ましい実施例をぺージカラム
モードかスタティックカラムモードのいずれかで動作さ
せることができる。更に、ゼロナノ秒のホールド時間に
より、行イネーブル信号／ＲＥを、行及び列アドレスを
多重化するために使用することができる。
【００３６】行イネーブル信号／ＲＥで開始されたサイ
クルにおいて読出しヒットが生じると、内部行イネーブ
ル信号はイネーブルされず、ダイナミックＲＡＭのアク
セスは生じないので、必要なサイクル時間及びプレチャ
ージを短縮することができる。
クルにおいて読出しヒットが生じると、内部行イネーブ
ル信号はイネーブルされず、ダイナミックＲＡＭのアク
セスは生じないので、必要なサイクル時間及びプレチャ
ージを短縮することができる。
【００３７】埋込み型キャッシュメモリを備えた上記ダ
イナミックＲＡＭの動作の新規且つ重要な観点は、ダイ
ナミックＲＡＭがリフレッシュ又はプレチャージされつ
つ或いは非同期的に作動しつつ、キャッシュメモリから
の待ち状態がゼロのデータランダムアクセスを提供した
ことにあることを理解されたい。
イナミックＲＡＭの動作の新規且つ重要な観点は、ダイ
ナミックＲＡＭがリフレッシュ又はプレチャージされつ
つ或いは非同期的に作動しつつ、キャッシュメモリから
の待ち状態がゼロのデータランダムアクセスを提供した
ことにあることを理解されたい。
【００３８】本発明の別の有益な観点は、アレイ構造内
にキャッシュメモリを埋設し、それによりキャッシュメ
モリの迅速な充填及びチップ密度の最適化を実現したこ
とにある。
にキャッシュメモリを埋設し、それによりキャッシュメ
モリの迅速な充填及びチップ密度の最適化を実現したこ
とにある。
【００３９】本発明は又、埋込み型キャッシュメモリを
備えたダイナミックＲＡＭを動作させる方法を含む。記
憶装置を動作させる第一の方法は、（１）主読出し又は
書込みサイクルを開始し、（２）行アドレスを直前の行
アドレスと比較することにより、探しているデータがキ
ャッシュメモリ内にあるかどうかを決定し、（３）読出
しサイクルの場合、データがキャッシュメモリに格納さ
れているときはキャッシュメモリからデータを読出し、
或いはデータがキャッシュメモリに格納されてないとき
はメインメモリからキャッシュメモリ内にデータをロー
ドした後データをキャッシュメモリから読出し、（４）
書込みサイクルの場合、データがキャッシュメモリにな
いときメインメモリにのみ書込み、或いはデータがキャ
ッシュメモリ内にあるときはメインメモリ及びキャッシ
ュメモリの両方に書込む、諸工程より成る。
備えたダイナミックＲＡＭを動作させる方法を含む。記
憶装置を動作させる第一の方法は、（１）主読出し又は
書込みサイクルを開始し、（２）行アドレスを直前の行
アドレスと比較することにより、探しているデータがキ
ャッシュメモリ内にあるかどうかを決定し、（３）読出
しサイクルの場合、データがキャッシュメモリに格納さ
れているときはキャッシュメモリからデータを読出し、
或いはデータがキャッシュメモリに格納されてないとき
はメインメモリからキャッシュメモリ内にデータをロー
ドした後データをキャッシュメモリから読出し、（４）
書込みサイクルの場合、データがキャッシュメモリにな
いときメインメモリにのみ書込み、或いはデータがキャ
ッシュメモリ内にあるときはメインメモリ及びキャッシ
ュメモリの両方に書込む、諸工程より成る。
【００４０】記憶装置を動作させる第二の方法は、
（１）メインメモリの行をリフレッシュし、（２）キャ
ッシュメモリを同時に且つ非同期的に読出す、各工程よ
り成る。
（１）メインメモリの行をリフレッシュし、（２）キャ
ッシュメモリを同時に且つ非同期的に読出す、各工程よ
り成る。
【００４１】
【実施例】以下、図面を参照して、本発明の実施例につ
き説明するが、この実施例の説明に先立ち、本発明の構
成上の特徴を図面に照らして説明する。
き説明するが、この実施例の説明に先立ち、本発明の構
成上の特徴を図面に照らして説明する。
【００４２】この発明の記憶装置の一例によれば、集積
回路上に形成されたダイナミックＲＡＭメモリセルのア
レイ４０と、この集積回路上に形成されてこのアレイ４
０と結合されたランダムアクセスキャッシュメモリ４８
とを備えている。
回路上に形成されたダイナミックＲＡＭメモリセルのア
レイ４０と、この集積回路上に形成されてこのアレイ４
０と結合されたランダムアクセスキャッシュメモリ４８
とを備えている。
【００４３】この場合、好ましくは、このキャッシュメ
モリ４８が、アレイ４０内に埋設され或いはこのアレイ
４０と共に埋設された複数のスタティックＲＡＭセル
（１４２，１４４）を含み、このスタティックＲＡＭセ
ル（１４２，１４４）がアレイ４０に選択的に結合され
ている構成とするのが良い。
モリ４８が、アレイ４０内に埋設され或いはこのアレイ
４０と共に埋設された複数のスタティックＲＡＭセル
（１４２，１４４）を含み、このスタティックＲＡＭセ
ル（１４２，１４４）がアレイ４０に選択的に結合され
ている構成とするのが良い。
【００４４】さらに、好ましくは、スタティックＲＡＭ
セル（１４２，１４４）とダイナミックＲＡＭアレイ４
０との間に結合されたデカップリング（ｄｅｃｏｕｐｌ
ｉｎｇ）回路（ＴIN1 ，ＴIN2 ，ＴIN3 ，ＴIN4 ）を有
し、それによりスタティックＲＡＭセル（１４２，１４
４）を、ダイナミックＲＡＭアレイ４０内の動作とは実
質的に独立に、アクセス可能であるように構成するのが
良い。
セル（１４２，１４４）とダイナミックＲＡＭアレイ４
０との間に結合されたデカップリング（ｄｅｃｏｕｐｌ
ｉｎｇ）回路（ＴIN1 ，ＴIN2 ，ＴIN3 ，ＴIN4 ）を有
し、それによりスタティックＲＡＭセル（１４２，１４
４）を、ダイナミックＲＡＭアレイ４０内の動作とは実
質的に独立に、アクセス可能であるように構成するのが
良い。
【００４５】また、好ましくは、このデカップリング回
路が、複数のトランジスタ（ＴIN1，ＴIN2 ，ＴIN3 ，
ＴIN4 ）を含み、各トランジスタが、スタティックＲＡ
Ｍセル（１４２，１４４）のそれぞれとアレイ４０から
の対応するビット線（ＢＩＴ０，／ＢＩＴ０，ＢＩＴ
１，／ＢＩＴ１）との間に形成されて導電率が制御可能
な経路を有し、さらに、対応する制御信号ＹＷを受信す
るために、各トランジスタ（ＴIN1 ，ＴIN2 ，ＴIN3 ，
ＴIN4 ）にそれぞれ制御電極を結合する構成とするのが
良い。
路が、複数のトランジスタ（ＴIN1，ＴIN2 ，ＴIN3 ，
ＴIN4 ）を含み、各トランジスタが、スタティックＲＡ
Ｍセル（１４２，１４４）のそれぞれとアレイ４０から
の対応するビット線（ＢＩＴ０，／ＢＩＴ０，ＢＩＴ
１，／ＢＩＴ１）との間に形成されて導電率が制御可能
な経路を有し、さらに、対応する制御信号ＹＷを受信す
るために、各トランジスタ（ＴIN1 ，ＴIN2 ，ＴIN3 ，
ＴIN4 ）にそれぞれ制御電極を結合する構成とするのが
良い。
【００４６】さらに、好ましくは、複数のトランジスタ
（ＴIN1 ，ＴIN2 ，ＴIN3 ，ＴIN4）に制御信号ＹＷを
付与するための、これらトランジスタに結合したロード
制御回路６０を備える構成とするのが良い。
（ＴIN1 ，ＴIN2 ，ＴIN3 ，ＴIN4）に制御信号ＹＷを
付与するための、これらトランジスタに結合したロード
制御回路６０を備える構成とするのが良い。
【００４７】また、好ましくは、スタティックＲＡＭセ
ル（１４２，１４４）が、ダイナミックＲＡＭアレイ４
０のビット線（ＢＩＴ０，／ＢＩＴ０，ＢＩＴ１，／Ｂ
ＩＴ１）の少なくとも幾つかに対応する少なくとも１つ
の行レジスタ（１４２，１４４）を含む構成とすること
もできる。
ル（１４２，１４４）が、ダイナミックＲＡＭアレイ４
０のビット線（ＢＩＴ０，／ＢＩＴ０，ＢＩＴ１，／Ｂ
ＩＴ１）の少なくとも幾つかに対応する少なくとも１つ
の行レジスタ（１４２，１４４）を含む構成とすること
もできる。
【００４８】また、好ましくは、ダイナミックＲＡＭセ
ルのアレイ４０が、複数のダイナミックＲＡＭサブアレ
イとして配設され、スタティックＲＡＭセル（１４２，
１４４）が複数の行レジスタ４８として配設され、行レ
ジスタ４８の少なくとも幾つかが、隣接したダイナミッ
クＲＡＭサブアレイ４０の間に配設されている構成とす
ることもできる。
ルのアレイ４０が、複数のダイナミックＲＡＭサブアレ
イとして配設され、スタティックＲＡＭセル（１４２，
１４４）が複数の行レジスタ４８として配設され、行レ
ジスタ４８の少なくとも幾つかが、隣接したダイナミッ
クＲＡＭサブアレイ４０の間に配設されている構成とす
ることもできる。
【００４９】また、好ましくは、行レジスタ（１４２，
１４４）が、その対応するダイナミックＲＡＭアレイ４
０に隣接して位置決めされている構成とすることもでき
る。
１４４）が、その対応するダイナミックＲＡＭアレイ４
０に隣接して位置決めされている構成とすることもでき
る。
【００５０】また、好ましくは、アレイ４０をアクセス
することなくランダムアクセスキャッシュメモリ４８を
アクセスするために、キャッシュアクセス回路
（ＴIN1 ，ＴIN2 ，ＴIN3 ，ＴIN4 ）を備えた構成とす
ることもできる。
することなくランダムアクセスキャッシュメモリ４８を
アクセスするために、キャッシュアクセス回路
（ＴIN1 ，ＴIN2 ，ＴIN3 ，ＴIN4 ）を備えた構成とす
ることもできる。
【００５１】また、好ましくは、最近読み出された行ア
ドレスラッチ回路１０４を備えた構成とすることもでき
る。
ドレスラッチ回路１０４を備えた構成とすることもでき
る。
【００５２】また、好ましくは、アレイ４０がアクセス
されている間、ランダムアクセスキャッシュメモリ４８
をアクセス可能である構成とするのが良い。
されている間、ランダムアクセスキャッシュメモリ４８
をアクセス可能である構成とするのが良い。
【００５３】この発明の記憶装置の他の例では、メモリ
アレイ４０と、メモリアレイ内に集積され且つメモリア
レイに結合されたキャッシュ４８と、メモリアレイ４０
に結合された列アドレスラッチ回路６０と、列アドレス
ラッチ回路６０に結合されたアドレス入力部と、キャッ
シュ４８及びアドレス入力部とに結合された最近読み出
された行アドレスラッチ回路１０４と、最近読み出され
た行アドレスラッチ回路６０とアドレス入力部とに結合
された比較器１０８と、メモリアレイ４０とアドレス入
力部とに結合された行アドレスラッチ回路５２と、メモ
リアレイ４０に結合されたリフレッシュカウンタ６８
と、メモリアレイ４０とキャッシュ４８とに接続された
入出力制御回路（ＴOUT1，ＴOUT2，ＴOUT3，ＴOUT4）
と、入出力回路に結合された出力部とを備えた構成とす
る。
アレイ４０と、メモリアレイ内に集積され且つメモリア
レイに結合されたキャッシュ４８と、メモリアレイ４０
に結合された列アドレスラッチ回路６０と、列アドレス
ラッチ回路６０に結合されたアドレス入力部と、キャッ
シュ４８及びアドレス入力部とに結合された最近読み出
された行アドレスラッチ回路１０４と、最近読み出され
た行アドレスラッチ回路６０とアドレス入力部とに結合
された比較器１０８と、メモリアレイ４０とアドレス入
力部とに結合された行アドレスラッチ回路５２と、メモ
リアレイ４０に結合されたリフレッシュカウンタ６８
と、メモリアレイ４０とキャッシュ４８とに接続された
入出力制御回路（ＴOUT1，ＴOUT2，ＴOUT3，ＴOUT4）
と、入出力回路に結合された出力部とを備えた構成とす
る。
【００５４】この場合さらに、好ましくは、マスク可能
な複数の入出力データライン（Ｑ（ＯＵＴ），Ｄ（Ｉ
Ｎ））を備えた構成とすることもできる。
な複数の入出力データライン（Ｑ（ＯＵＴ），Ｄ（Ｉ
Ｎ））を備えた構成とすることもできる。
【００５５】この発明のデータ記憶装置へのアクセス方
法の一例によれば、ランダムアクセス形式で集積回路の
キャッシュメモリ４８から読出す工程と、読出し工程と
同時に、前記キャッシュメモリ４８から集積回路のメモ
リアレイ４０をデカップリングする工程と、読出し工程
と同時的に且つ非同期的に前記メモリアレイ４０を動作
させる工程とを備えている。
法の一例によれば、ランダムアクセス形式で集積回路の
キャッシュメモリ４８から読出す工程と、読出し工程と
同時に、前記キャッシュメモリ４８から集積回路のメモ
リアレイ４０をデカップリングする工程と、読出し工程
と同時的に且つ非同期的に前記メモリアレイ４０を動作
させる工程とを備えている。
【００５６】この場合、好ましくは、非同期的にメモリ
アレイ４０を動作させる工程が、キャッシュメモリ４８
から読出しを行う間に、メモリアレイ４０をプレチャー
ジする工程を含むように構成しても良い。
アレイ４０を動作させる工程が、キャッシュメモリ４８
から読出しを行う間に、メモリアレイ４０をプレチャー
ジする工程を含むように構成しても良い。
【００５７】さらに、好ましくは、非同期的にメモリア
レイを動作させる工程が、キャッシュメモリ４８から読
出しを行う間に、メモリアレイ４０をリフレッシュする
工程を含む構成としても良い。
レイを動作させる工程が、キャッシュメモリ４８から読
出しを行う間に、メモリアレイ４０をリフレッシュする
工程を含む構成としても良い。
【００５８】また、この発明のデータ記憶装置へのアク
セス方法の他の例では、行アドレスを入力する工程と、
行アドレスを最近読出された行アドレスと比較する工程
と、行アドレスと最近読み出された行アドレスが等しい
場合に、主選定入力信号（／ＲＥ）を内部的に終端さ
せ、キャッシュ４８から読出し、更に、キャッシュ４８
から出力する工程とを備える構成とする。
セス方法の他の例では、行アドレスを入力する工程と、
行アドレスを最近読出された行アドレスと比較する工程
と、行アドレスと最近読み出された行アドレスが等しい
場合に、主選定入力信号（／ＲＥ）を内部的に終端さ
せ、キャッシュ４８から読出し、更に、キャッシュ４８
から出力する工程とを備える構成とする。
【００５９】その場合さらに、好ましくは、行アドレス
と最近読み出された行アドレスとが等しくない場合に、
メインメモリ４０からキャッシュ４８にデータを伝送す
る工程と、最近読み出された行アドレスの記憶位置１０
４に行アドレスを格納する工程と、キャッシュ４８を読
出す工程と、キャッシュ４８からデータを出力する工程
とを備えた構成とすることもできる。
と最近読み出された行アドレスとが等しくない場合に、
メインメモリ４０からキャッシュ４８にデータを伝送す
る工程と、最近読み出された行アドレスの記憶位置１０
４に行アドレスを格納する工程と、キャッシュ４８を読
出す工程と、キャッシュ４８からデータを出力する工程
とを備えた構成とすることもできる。
【００６０】さらに、好ましくは、行アドレスが前記最
近読み出された行アドレスに等しくない場合に、デ−タ
をメインメモリ４０に書き込む工程を備えた構成として
も良い。
近読み出された行アドレスに等しくない場合に、デ−タ
をメインメモリ４０に書き込む工程を備えた構成として
も良い。
【００６１】さらに、好ましくは、行アドレスが最近読
み出された行アドレスに等しい場合に、データをあるメ
インメモリ４０とあるキャッシュ４８とに書込む工程を
備える構成としても良い以下、各図を参照して実施例を
詳述する。尚、図３〜図６において、信号を表わす記号
のうち、本文中で記号の前にスラッシュ「／」を付した
記号は、図中では記号の上側にバー「−」を付して示し
てある。
み出された行アドレスに等しい場合に、データをあるメ
インメモリ４０とあるキャッシュ４８とに書込む工程を
備える構成としても良い以下、各図を参照して実施例を
詳述する。尚、図３〜図６において、信号を表わす記号
のうち、本文中で記号の前にスラッシュ「／」を付した
記号は、図中では記号の上側にバー「−」を付して示し
てある。
【００６２】図２は、本発明に係る好ましい実施例のブ
ロック図である。ＣＰＵ（中央処理装置）３０は、制御
論理回路３２とＥＤＲＡＭ（エンハンスメント型ダイナ
ミックＲＡＭ）３４とに接続されていることが望まし
い。図１と比較して明らかなように、図２の好ましい実
施例は、図１の８個のチップに対して３個のチップのみ
使用している。この図２の配列により、システム性能を
向上させる一方でシステムコストとシステム電力要求を
低減させ、更には、システム信頼性とシステム密度の向
上、システム設計の単純化及びメモリシステムの容易な
商品化を実現している。
ロック図である。ＣＰＵ（中央処理装置）３０は、制御
論理回路３２とＥＤＲＡＭ（エンハンスメント型ダイナ
ミックＲＡＭ）３４とに接続されていることが望まし
い。図１と比較して明らかなように、図２の好ましい実
施例は、図１の８個のチップに対して３個のチップのみ
使用している。この図２の配列により、システム性能を
向上させる一方でシステムコストとシステム電力要求を
低減させ、更には、システム信頼性とシステム密度の向
上、システム設計の単純化及びメモリシステムの容易な
商品化を実現している。
【００６３】図１の二次キャッシュＳＲＡＭ（スタティ
ックＲＡＭ）１４、キャッシュ制御装置１２、マルチプ
レクサ１６、低速ＤＲＡＭ２０、２２、２４、２６の代
わりに、図２では、制御論理回路３２に含まれる外部制
御論理回路と共に、ＥＤＲＡＭ３４を設けている。この
場合、４個の低速ＤＲＡＭチップ２０、２２、２４、２
６の記憶容量全体がインタリーブを要することなく１個
のチップ上に集約されているので、マルチプレクサ１６
を設ける必要が無くなる。更に、ＥＤＲＡＭ３４は内部
キャッシュとキャッシュ制御論理回路とを含むことが望
ましく、これにより二次キャッシュＳＲＡＭ１４とキャ
ッシュ制御装置１２を設ける必要性がなくなる。
ックＲＡＭ）１４、キャッシュ制御装置１２、マルチプ
レクサ１６、低速ＤＲＡＭ２０、２２、２４、２６の代
わりに、図２では、制御論理回路３２に含まれる外部制
御論理回路と共に、ＥＤＲＡＭ３４を設けている。この
場合、４個の低速ＤＲＡＭチップ２０、２２、２４、２
６の記憶容量全体がインタリーブを要することなく１個
のチップ上に集約されているので、マルチプレクサ１６
を設ける必要が無くなる。更に、ＥＤＲＡＭ３４は内部
キャッシュとキャッシュ制御論理回路とを含むことが望
ましく、これにより二次キャッシュＳＲＡＭ１４とキャ
ッシュ制御装置１２を設ける必要性がなくなる。
【００６４】そうした従来技術の各種チップ機能の一体
化により、キャッシュメモリ内のデータへのアクセス
は、待ち時間が実質的にゼロとなる。この短いアクセス
時間により、インタリーブ或いは高価な外部キャッシュ
メモリを要することなく（バーストモードにおけるよう
に）データ搬送を高速で行うことができる。加えて、Ｅ
ＤＲＡＭへのアクセスは、アドレスシーケンスに対して
独立であることが望ましい。これにより、アドレスシー
ケンス従属モードで使用した場合、インータリーブが容
易となる。
化により、キャッシュメモリ内のデータへのアクセス
は、待ち時間が実質的にゼロとなる。この短いアクセス
時間により、インタリーブ或いは高価な外部キャッシュ
メモリを要することなく（バーストモードにおけるよう
に）データ搬送を高速で行うことができる。加えて、Ｅ
ＤＲＡＭへのアクセスは、アドレスシーケンスに対して
独立であることが望ましい。これにより、アドレスシー
ケンス従属モードで使用した場合、インータリーブが容
易となる。
【００６５】図３を参照して、ＥＤＲＡＭ３４をより詳
細に説明する。ＥＤＲＡＭ３４は、好ましくは以下の信
号を入力する。
細に説明する。ＥＤＲＡＭ３４は、好ましくは以下の信
号を入力する。
【００６６】チップ選定信号 ／Ｓ リフレッシュ信号 ／Ｆ 書込み／読出し信号 Ｗ／Ｒ 行イネーブル信号 ／ＲＥ 出力信号 ／Ｇ データ信号 Ｄ 書込みイネーブル信号 ／ＷＥ アドレスデータ Ａ0 −Ａ10 列アドレスラッチ信号 ／ＣＡＬ ここでは、例えば、幅４ビットの出力Ｑが生じる。
【００６７】主要構成成分を介して、図３の回路は、Ｄ
ＲＡＭサブアレイ（メモリアレイ）４０を有する。サブ
アレイ４０には、リード線（ライン：ｌｉｎｅ）４５を
介してセンス増幅器４４が結合されている。複数のリー
ド線（ライン）（ビット線）４１を介して、サブアレイ
４０から書込み及びロードマルチプレクサ４８にデータ
ビットを結合している。マルチプレクサ４８は、出力リ
ード線４９を有する。
ＲＡＭサブアレイ（メモリアレイ）４０を有する。サブ
アレイ４０には、リード線（ライン：ｌｉｎｅ）４５を
介してセンス増幅器４４が結合されている。複数のリー
ド線（ライン）（ビット線）４１を介して、サブアレイ
４０から書込み及びロードマルチプレクサ４８にデータ
ビットを結合している。マルチプレクサ４８は、出力リ
ード線４９を有する。
【００６８】図３は又、複数のリード線５３を介してＤ
ＲＡＭサブアレイ４０に結合された行デコーダ及びアド
レスラッチ回路５２を示している。
ＲＡＭサブアレイ４０に結合された行デコーダ及びアド
レスラッチ回路５２を示している。
【００６９】行レジスタ５６も図３の回路の一部を構成
し、この行レジスタ５６にリード線４９を介して書込み
及びロードマルチプレクサ４８から信号を入力する。行
レジスタ５６は、複数のリード線６１を介して列デコー
ダ６０に結合されていて、これより信号が入力される。
行レジスタ５６は、リード線５７を介して出力データバ
ッファ６４に信号を出力し、バッファ６４は回路の出力
バス６５を有する。
し、この行レジスタ５６にリード線４９を介して書込み
及びロードマルチプレクサ４８から信号を入力する。行
レジスタ５６は、複数のリード線６１を介して列デコー
ダ６０に結合されていて、これより信号が入力される。
行レジスタ５６は、リード線５７を介して出力データバ
ッファ６４に信号を出力し、バッファ６４は回路の出力
バス６５を有する。
【００７０】リフレッシュアドレスカウンタ６８は、バ
ス６９を介して複数の信号を行デコーダ及びアドレスラ
ッチ回路５２に入力する。カウンタ６８には、行アドレ
ス制御論理回路７２からリード線７０を介してリフレッ
シュ制御信号を入力する。
ス６９を介して複数の信号を行デコーダ及びアドレスラ
ッチ回路５２に入力する。カウンタ６８には、行アドレ
ス制御論理回路７２からリード線７０を介してリフレッ
シュ制御信号を入力する。
【００７１】アドレスバス７１は、行デコーダ５２、行
アドレス制御論理回路７２、列デコーダ６０、及び下記
に説明する他の回路を含む図３に示した幾つかのブロッ
クに結合されている。アドレスバス７１は、例えば１１
ビットのアドレスデータＡ0−Ａ10を入力する。このア
ドレスデータは、１１ビットの行データ及びそれに続く
１１ビットの列データ、或いはその逆から成ることが好
ましい。また、好適とはいえないが、バスはより低ビッ
トの行及び列アドレスデータを同時に伝送するようにし
てもよい。さらに、好適とはいえないが、行アドレス専
用と列アドレス専用の２つのアドレスバスを別個に設け
てもよい。
アドレス制御論理回路７２、列デコーダ６０、及び下記
に説明する他の回路を含む図３に示した幾つかのブロッ
クに結合されている。アドレスバス７１は、例えば１１
ビットのアドレスデータＡ0−Ａ10を入力する。このア
ドレスデータは、１１ビットの行データ及びそれに続く
１１ビットの列データ、或いはその逆から成ることが好
ましい。また、好適とはいえないが、バスはより低ビッ
トの行及び列アドレスデータを同時に伝送するようにし
てもよい。さらに、好適とはいえないが、行アドレス専
用と列アドレス専用の２つのアドレスバスを別個に設け
てもよい。
【００７２】バス７１上のアドレスデータは、列アドレ
ス制御論理回路７６にも与えられる。「４から１（ワン
−オブ−フォー：ｏｎｅ−ｏｆ−ｆｏｕｒ）」デコーダ
８２には、バス７１からアドレスデータビットＡ9 及び
Ａ10を、更には列アドレスラッチ信号／ＣＡＬを入力す
ることが好ましい。バス７１は、時分割多重化により、
行アドレスと列アドレスとをそれぞれの時間に伝送する
ことが望ましい。列アドレスラッチ信号／ＣＡＬ、チッ
プ選定信号／Ｓ、リフレッシュ信号／Ｆ、行イネーブル
信号／ＲＥ、書込み／読出し信号Ｗ／Ｒ、及び書込みイ
ネーブル信号／ＷＥは、列アドレス制御論理回路７２に
入力される。
ス制御論理回路７６にも与えられる。「４から１（ワン
−オブ−フォー：ｏｎｅ−ｏｆ−ｆｏｕｒ）」デコーダ
８２には、バス７１からアドレスデータビットＡ9 及び
Ａ10を、更には列アドレスラッチ信号／ＣＡＬを入力す
ることが好ましい。バス７１は、時分割多重化により、
行アドレスと列アドレスとをそれぞれの時間に伝送する
ことが望ましい。列アドレスラッチ信号／ＣＡＬ、チッ
プ選定信号／Ｓ、リフレッシュ信号／Ｆ、行イネーブル
信号／ＲＥ、書込み／読出し信号Ｗ／Ｒ、及び書込みイ
ネーブル信号／ＷＥは、列アドレス制御論理回路７２に
入力される。
【００７３】行デコーダ５２は、他の入力として、行ア
ドレス制御論理回路７２から出力された行アドレスイネ
ーブル信号及びリフレッシュアドレスイネーブル信号を
受信することが望ましい。行アドレスイネーブル信号及
びリフレッシュアドレスイネーブル信号は、それぞれリ
ード線７３及び７４を介して伝送される。行デコーダ５
２は、周知のようにその語線（ワードライン：ｗｏｒｄ
ｌｉｎｅｓ）等を介してＤＲＡＭサブアレイ４０に結
合されている。語線（図示せず）は、サブアレイを任意
に含むＤＲＡＭサブアレイ４０内の列（ビット線）に対
して直交していることが望ましい。
ドレス制御論理回路７２から出力された行アドレスイネ
ーブル信号及びリフレッシュアドレスイネーブル信号を
受信することが望ましい。行アドレスイネーブル信号及
びリフレッシュアドレスイネーブル信号は、それぞれリ
ード線７３及び７４を介して伝送される。行デコーダ５
２は、周知のようにその語線（ワードライン：ｗｏｒｄ
ｌｉｎｅｓ）等を介してＤＲＡＭサブアレイ４０に結
合されている。語線（図示せず）は、サブアレイを任意
に含むＤＲＡＭサブアレイ４０内の列（ビット線）に対
して直交していることが望ましい。
【００７４】さらに、図３から分かるように、ＤＲＡＭ
サブアレイ４０は、従来技術で周知のようにリード線４
５を介してセンス増幅器４４に、さらにはリード線４１
を介して書込み／ロードマルチプレクサ４８に結合され
ていることが望ましい。マルチプレクサ４８は好ましく
は行レジスタ５６に結合され、行レジスタ５６はセンス
増幅器４４に対しビット線４１の反対の端部側に位置す
ることが好ましい。
サブアレイ４０は、従来技術で周知のようにリード線４
５を介してセンス増幅器４４に、さらにはリード線４１
を介して書込み／ロードマルチプレクサ４８に結合され
ていることが望ましい。マルチプレクサ４８は好ましく
は行レジスタ５６に結合され、行レジスタ５６はセンス
増幅器４４に対しビット線４１の反対の端部側に位置す
ることが好ましい。
【００７５】好ましくは、行レジスタ５６をサブアレイ
４０のビット線対（図示せず）の端部に埋設することに
より、好ましい実施例のダイ寸法の増加を最小限に留め
ている。さらに、図６に示したように、２組のビット線
対ＢＩＴ０と／ＢＩＴ０、及びＢＩＴ１と／ＢＩＴ１
は、行レジスタ５６のクロス結合された（ｃｒｏｓｓ−
ｃｏｕｐｌｅｄ）インバータ１４２及び１４４に結合さ
れている。上記クロス結合されたインバータがスタティ
ックＲＡＭフリップフロップセルより成ることは理解さ
れよう。インバータ対例えばインバータ１４２及び１４
４がそれぞれ好ましくは２組のビット線対に選択的に接
続されているので、行レジスタ５６はこの回路により極
めて迅速に充填される。
４０のビット線対（図示せず）の端部に埋設することに
より、好ましい実施例のダイ寸法の増加を最小限に留め
ている。さらに、図６に示したように、２組のビット線
対ＢＩＴ０と／ＢＩＴ０、及びＢＩＴ１と／ＢＩＴ１
は、行レジスタ５６のクロス結合された（ｃｒｏｓｓ−
ｃｏｕｐｌｅｄ）インバータ１４２及び１４４に結合さ
れている。上記クロス結合されたインバータがスタティ
ックＲＡＭフリップフロップセルより成ることは理解さ
れよう。インバータ対例えばインバータ１４２及び１４
４がそれぞれ好ましくは２組のビット線対に選択的に接
続されているので、行レジスタ５６はこの回路により極
めて迅速に充填される。
【００７６】ＤＲＡＭアレイ（即ちサブアレイ）のそれ
ぞれの対向端に行レジスタ５６とセンス増幅器４４を埋
設する際には、ビット線対の特性インピーダンスを考慮
して行うことが望ましい。不変書込み操作を行う場合、
このインピーダンスに基づいてセンス増幅器４４の状態
の維持を容易にしている。不変書込み操作は、メモリビ
ットが高水準同相（ｃｏｍｍｏｎ ｍｏｄｅ）電圧で書
き込まれる場合に行われる。ビット線上のこの電圧によ
りセンス増幅器４４がトグルすることはないので、高水
準同相電圧が当該不変ビット線から除去されると、セン
ス増幅器はビット線を元の状態に回復させる。
ぞれの対向端に行レジスタ５６とセンス増幅器４４を埋
設する際には、ビット線対の特性インピーダンスを考慮
して行うことが望ましい。不変書込み操作を行う場合、
このインピーダンスに基づいてセンス増幅器４４の状態
の維持を容易にしている。不変書込み操作は、メモリビ
ットが高水準同相（ｃｏｍｍｏｎ ｍｏｄｅ）電圧で書
き込まれる場合に行われる。ビット線上のこの電圧によ
りセンス増幅器４４がトグルすることはないので、高水
準同相電圧が当該不変ビット線から除去されると、セン
ス増幅器はビット線を元の状態に回復させる。
【００７７】記号Ｙが列又は数種類の列信号（書込み、
書込みイネーブル、読出し、読出しイネーブル）を表す
ことは理解されよう。マルチプレクサ４８は、列デコー
ダ６０に結合されていて、このマルチプレクサには書込
みイネーブル信号ＹＷを入力することが好ましい。行レ
ジスタ５６は、列デコーダ６０からリード線６１を介し
て伝送される列読出し信号Ｙｒを入力として有すること
が好ましい。行レジスタ５６はバス５７を介して出力デ
ータバッファ６４にｄOUT を出力する。バッファ６４は
また、好ましくは入力として、出力イネーブル信号／Ｇ
及び選定バス８１を受容する。バッファ６４は、好まし
くは４ビット幅のバス６５を介して、出力データＱを出
力することが望ましい。
書込みイネーブル、読出し、読出しイネーブル）を表す
ことは理解されよう。マルチプレクサ４８は、列デコー
ダ６０に結合されていて、このマルチプレクサには書込
みイネーブル信号ＹＷを入力することが好ましい。行レ
ジスタ５６は、列デコーダ６０からリード線６１を介し
て伝送される列読出し信号Ｙｒを入力として有すること
が好ましい。行レジスタ５６はバス５７を介して出力デ
ータバッファ６４にｄOUT を出力する。バッファ６４は
また、好ましくは入力として、出力イネーブル信号／Ｇ
及び選定バス８１を受容する。バッファ６４は、好まし
くは４ビット幅のバス６５を介して、出力データＱを出
力することが望ましい。
【００７８】列アドレス制御論理回路７６はさらに、好
ましくは入力として行アドレス制御論理回路７２からリ
ード線７５を介して伝送されるヒット／ミス信号を受信
する。図示したように、列アドレス制御論理回路７６
は、バス８０を介してマルチプレクサ４８にＬＯＡＤ１
／ＬＯＡＤ２信号を出力する。列アドレス制御論理回路
７６は又、それぞれリード線７９、７７、７８を介して
列読出しイネーブル信号Ｙre、列書込みイネーブル信号
Ｙwe、及び列アドレスデコードイネーブル信号をデコー
ダ６０に出力することが望ましい。列アドレス制御論理
回路７６への入力はさらに、書込みイネーブル信号／Ｗ
Ｅ，列アドレスラッチ信号／ＣＡＬ、行イネーブル信号
／ＲＥ、書込み／読出し信号Ｗ／Ｅ及び好ましくは列ア
ドレスデータのアドレスビットＡ10を含むことが望まし
い。
ましくは入力として行アドレス制御論理回路７２からリ
ード線７５を介して伝送されるヒット／ミス信号を受信
する。図示したように、列アドレス制御論理回路７６
は、バス８０を介してマルチプレクサ４８にＬＯＡＤ１
／ＬＯＡＤ２信号を出力する。列アドレス制御論理回路
７６は又、それぞれリード線７９、７７、７８を介して
列読出しイネーブル信号Ｙre、列書込みイネーブル信号
Ｙwe、及び列アドレスデコードイネーブル信号をデコー
ダ６０に出力することが望ましい。列アドレス制御論理
回路７６への入力はさらに、書込みイネーブル信号／Ｗ
Ｅ，列アドレスラッチ信号／ＣＡＬ、行イネーブル信号
／ＲＥ、書込み／読出し信号Ｗ／Ｅ及び好ましくは列ア
ドレスデータのアドレスビットＡ10を含むことが望まし
い。
【００７９】バス８３を介して伝送される入力データＤ
は、図示したように、マスクラッチ回路８４及びデータ
ラッチ回路８８へ出力される。バス８３は、４ビット幅
であることが好ましいが、限定されるものではない。好
ましくは、マスクラッチ回路８４は入力ラッチイネーブ
ル信号として行イネーブル信号／ＲＥを受信し、データ
ラッチ回路８８は入力ラッチイネーブル信号として書込
みイネーブル信号／ＷＥを受信する。ラッチ回路８４及
び８８の出力は、書込みイネーブル信号／ＷＥ及び列ア
ドレスラッチ信号／ＣＡＬと共に、データマスク回路９
２に入力されることが望ましい。図３に示したように、
データマスク回路９２は又、バス８１を介してデコーダ
８２に結合されてその出力を入力する。バス８１は好ま
しくは４ビット幅である。データマスク回路９２の出力
は、バス９４を介してデータ選定回路９６に入力され
る。バス９４も又、４ビット幅であることが好ましい。
データ選定回路９６は、好ましくは４ビット幅のバス９
７を介して、マルチプレクサ４８に結合されている。
は、図示したように、マスクラッチ回路８４及びデータ
ラッチ回路８８へ出力される。バス８３は、４ビット幅
であることが好ましいが、限定されるものではない。好
ましくは、マスクラッチ回路８４は入力ラッチイネーブ
ル信号として行イネーブル信号／ＲＥを受信し、データ
ラッチ回路８８は入力ラッチイネーブル信号として書込
みイネーブル信号／ＷＥを受信する。ラッチ回路８４及
び８８の出力は、書込みイネーブル信号／ＷＥ及び列ア
ドレスラッチ信号／ＣＡＬと共に、データマスク回路９
２に入力されることが望ましい。図３に示したように、
データマスク回路９２は又、バス８１を介してデコーダ
８２に結合されてその出力を入力する。バス８１は好ま
しくは４ビット幅である。データマスク回路９２の出力
は、バス９４を介してデータ選定回路９６に入力され
る。バス９４も又、４ビット幅であることが好ましい。
データ選定回路９６は、好ましくは４ビット幅のバス９
７を介して、マルチプレクサ４８に結合されている。
【００８０】図４を参照すると、最近（最後に）読出さ
れた行アドレスラッチ制御回路１００は、入力として好
ましくは、リフレッシュ信号／Ｆ、列アドレスラッチ信
号／ＣＡＬ、チップ選定信号／Ｓ、書込み／読出し信号
Ｗ／Ｒ、及び行イネーブル信号／ＲＥを受信するように
結合されている。行アドレスラッチ制御回路１００の出
力は、例示したように、最近読出された行アドレスラッ
チ回路１０４に接続されている。このラッチ回路１０４
の出力は、バス１０６を介して、比較器１０８に入力さ
れることが望ましい。比較器１０８は、好ましくは、一
方がラッチ回路により付与される２つの１１ビットアド
レス入力を比較する。他方の１１ビットアドレス入力
は、バス１０９を介して入力されることが好ましい。比
較器１０８のヒット／ミス信号出力は、リード線７５を
介して、行キル回路１１２及び列アドレス制御論理回路
７６に伝送される。
れた行アドレスラッチ制御回路１００は、入力として好
ましくは、リフレッシュ信号／Ｆ、列アドレスラッチ信
号／ＣＡＬ、チップ選定信号／Ｓ、書込み／読出し信号
Ｗ／Ｒ、及び行イネーブル信号／ＲＥを受信するように
結合されている。行アドレスラッチ制御回路１００の出
力は、例示したように、最近読出された行アドレスラッ
チ回路１０４に接続されている。このラッチ回路１０４
の出力は、バス１０６を介して、比較器１０８に入力さ
れることが望ましい。比較器１０８は、好ましくは、一
方がラッチ回路により付与される２つの１１ビットアド
レス入力を比較する。他方の１１ビットアドレス入力
は、バス１０９を介して入力されることが好ましい。比
較器１０８のヒット／ミス信号出力は、リード線７５を
介して、行キル回路１１２及び列アドレス制御論理回路
７６に伝送される。
【００８１】行キル回路１１２は、入力として好ましく
は、書込みイネーブル信号Ｗ／Ｅ、チップ選定信号／
Ｓ、書込み／読出し信号Ｗ／Ｒ、及び列アドレスラッチ
信号／ＣＡＬを受信する。行キル回路１１２は、各入力
をチェックして、有効読出し又は書込みサイクルが開始
されたかどうかを決定する。そうした有効サイクルが開
始されていなければ、行キル回路１１２は中断し、リー
ド線１１３を介して行キル出力信号を行キル制御論理回
路１１６に出力する。
は、書込みイネーブル信号Ｗ／Ｅ、チップ選定信号／
Ｓ、書込み／読出し信号Ｗ／Ｒ、及び列アドレスラッチ
信号／ＣＡＬを受信する。行キル回路１１２は、各入力
をチェックして、有効読出し又は書込みサイクルが開始
されたかどうかを決定する。そうした有効サイクルが開
始されていなければ、行キル回路１１２は中断し、リー
ド線１１３を介して行キル出力信号を行キル制御論理回
路１１６に出力する。
【００８２】制御論理回路１１６は、行キル信号に加え
て、行イネーブル信号／ＲＥとリフレッシュ信号／Ｆを
受信すべく結合されている。これらの入力に基づいて、
制御論理回路１１６は、アドレスバス７１からの行アド
レスか或いはリフレッシュアドレスカウンタ６８からの
リフレッシュアドレスかのいずれを行デコーダ５２（図
３）にラッチさせるべきかを決定する。一般に、行イネ
ーブル信号／ＲＥは、アクティブ状態で、ＤＲＡＭアレ
イ４０に対して読出し又は書込みアクセスがあるという
ことを意味する。リフレッシュ信号／Ｆは、アクティブ
状態で、アレイ４０をリフレッシュすべきであり従って
行デコーダ５２が行リフレッシュアドレスデータをラッ
チしなければならないということを意味する。しかしな
がら、行キル信号がアクティブであるならば、制御論理
回路１１６からの上記２つの出力は非アクティブ状態に
あり、行デコーダ５２がいずれのアドレスをもラッチし
ないようにしている。行がラッチ又はデコードされない
ので、ＤＲＡＭサブアレイ４０はアクセスされず、破壊
読出しもなく、プレチャージ又はリフレッシュを開始す
る必要はない。制御論理回路１１６の「行アドレスイネ
ーブル」及び「リフレッシュアドレスイネーブル」の各
出力は、それぞれリード線７３及び７４を介して、行デ
コーダ５２に結合されている。
て、行イネーブル信号／ＲＥとリフレッシュ信号／Ｆを
受信すべく結合されている。これらの入力に基づいて、
制御論理回路１１６は、アドレスバス７１からの行アド
レスか或いはリフレッシュアドレスカウンタ６８からの
リフレッシュアドレスかのいずれを行デコーダ５２（図
３）にラッチさせるべきかを決定する。一般に、行イネ
ーブル信号／ＲＥは、アクティブ状態で、ＤＲＡＭアレ
イ４０に対して読出し又は書込みアクセスがあるという
ことを意味する。リフレッシュ信号／Ｆは、アクティブ
状態で、アレイ４０をリフレッシュすべきであり従って
行デコーダ５２が行リフレッシュアドレスデータをラッ
チしなければならないということを意味する。しかしな
がら、行キル信号がアクティブであるならば、制御論理
回路１１６からの上記２つの出力は非アクティブ状態に
あり、行デコーダ５２がいずれのアドレスをもラッチし
ないようにしている。行がラッチ又はデコードされない
ので、ＤＲＡＭサブアレイ４０はアクセスされず、破壊
読出しもなく、プレチャージ又はリフレッシュを開始す
る必要はない。制御論理回路１１６の「行アドレスイネ
ーブル」及び「リフレッシュアドレスイネーブル」の各
出力は、それぞれリード線７３及び７４を介して、行デ
コーダ５２に結合されている。
【００８３】図５は、好ましくは、列キル検出回路１２
０を含み、好ましくは以下の入力信号、即ち、行イネー
ブル信号／ＲＥ、書込み／読出し信号Ｗ／Ｒ、列アドレ
スラッチ信号／ＣＡＬ、及び書込みイネーブル信号／Ｗ
Ｅを受信する。検出回路１２０は、好ましくは、列アド
レス制御回路１２４に結合されて、これにその出力を付
与し、行キル回路１１２と同様に作動する。検出回路１
２０は、有効列アドレスが受信されたかどうかを検出す
る。
０を含み、好ましくは以下の入力信号、即ち、行イネー
ブル信号／ＲＥ、書込み／読出し信号Ｗ／Ｒ、列アドレ
スラッチ信号／ＣＡＬ、及び書込みイネーブル信号／Ｗ
Ｅを受信する。検出回路１２０は、好ましくは、列アド
レス制御回路１２４に結合されて、これにその出力を付
与し、行キル回路１１２と同様に作動する。検出回路１
２０は、有効列アドレスが受信されたかどうかを検出す
る。
【００８４】列アドレス制御回路１２４は又、好ましく
は以下の入力信号、即ち、「ヒット／ミス」信号、書込
み／読出し信号Ｗ／Ｒ、行イネーブル信号／ＲＥ、及び
列キル信号を入力する。これらの入力に基づいて、制御
回路１２４は列読出し又は列書込みのいずれを行うべき
かを決定する。制御回路１２４は、４つの出力を生成す
るが、そのうちＲＯＫ（「読出しＯＫ」）信号、ロード
イネーブル信号、及びＷＯＫ（「書込みＯＫ」）信号
は、図５に示したように、それぞれリード線１２６、１
２７、１２８を介して、列読出し／書込み制御装置１３
０に出力される。さらに、リード線１２７は、ロードマ
ルチプレクサ制御装置１３４にも結合されていることが
望ましい。制御装置１２４の第四の出力（列アドレスイ
ネーブル信号）は、リード線７８を介して、列デコーダ
６０に入力される。
は以下の入力信号、即ち、「ヒット／ミス」信号、書込
み／読出し信号Ｗ／Ｒ、行イネーブル信号／ＲＥ、及び
列キル信号を入力する。これらの入力に基づいて、制御
回路１２４は列読出し又は列書込みのいずれを行うべき
かを決定する。制御回路１２４は、４つの出力を生成す
るが、そのうちＲＯＫ（「読出しＯＫ」）信号、ロード
イネーブル信号、及びＷＯＫ（「書込みＯＫ」）信号
は、図５に示したように、それぞれリード線１２６、１
２７、１２８を介して、列読出し／書込み制御装置１３
０に出力される。さらに、リード線１２７は、ロードマ
ルチプレクサ制御装置１３４にも結合されていることが
望ましい。制御装置１２４の第四の出力（列アドレスイ
ネーブル信号）は、リード線７８を介して、列デコーダ
６０に入力される。
【００８５】列読出し／書込み制御装置１３０は又、別
の入力として書込みイネーブル信号／ＷＥ及び列アドレ
スラッチ信号／ＣＡＬを受信する。制御装置１３０は、
それぞれリード線７９及び７７を介して、出力Ｙre及び
Ｙweを列デコーダ６０に出力することが望ましい。
の入力として書込みイネーブル信号／ＷＥ及び列アドレ
スラッチ信号／ＣＡＬを受信する。制御装置１３０は、
それぞれリード線７９及び７７を介して、出力Ｙre及び
Ｙweを列デコーダ６０に出力することが望ましい。
【００８６】ロードマルチプレクサ制御装置１３４は、
入力として好ましくは、アドレスビットＡ10及びＲＥ／
を受信する。制御装置１３４の出力、即ちＬＯＡＤ１及
びＬＯＡＤ２は、例示したようにそれぞれリード線８０
を介して、マルチプレクサ４８に結合されている。
入力として好ましくは、アドレスビットＡ10及びＲＥ／
を受信する。制御装置１３４の出力、即ちＬＯＡＤ１及
びＬＯＡＤ２は、例示したようにそれぞれリード線８０
を介して、マルチプレクサ４８に結合されている。
【００８７】図６を参照すると、電界効果トランジスタ
が例示されているが、他の型のトランジスタ又はスイッ
チ素子を使用してもよい。図６において、第一の相補的
なビット線対ＢＩＴ０と／ＢＩＴ０及び第二の相補的な
ビット線対ＢＩＴ１と／ＢＩＴ１は、図３のＤＲＡＭサ
ブアレイ４０（ここでは図示せず）に結合されると共
に、それぞれ書込み（入力）トランジスタＴIN2 、Ｔ
IN1 、ＴIN3 、ＴIN4 のソース−ドレン間通路の一方の
側に結合されている。トランジスタＴIN1 、ＴIN2、Ｔ
IN3 、ＴIN4 のソース−ドレン間通路の他方の側は、選
定回路出力バス９７に結合されている。バス９７は、例
示的にＤIN0 、／ＤIN0 ，ＤIN1 、／ＤIN1より成る。
トランジスタＴIN1 、ＴIN2 、ＴIN3 、ＴIN4 のゲート
電極は、ＹＷバス６２に結合されている。
が例示されているが、他の型のトランジスタ又はスイッ
チ素子を使用してもよい。図６において、第一の相補的
なビット線対ＢＩＴ０と／ＢＩＴ０及び第二の相補的な
ビット線対ＢＩＴ１と／ＢＩＴ１は、図３のＤＲＡＭサ
ブアレイ４０（ここでは図示せず）に結合されると共
に、それぞれ書込み（入力）トランジスタＴIN2 、Ｔ
IN1 、ＴIN3 、ＴIN4 のソース−ドレン間通路の一方の
側に結合されている。トランジスタＴIN1 、ＴIN2、Ｔ
IN3 、ＴIN4 のソース−ドレン間通路の他方の側は、選
定回路出力バス９７に結合されている。バス９７は、例
示的にＤIN0 、／ＤIN0 ，ＤIN1 、／ＤIN1より成る。
トランジスタＴIN1 、ＴIN2 、ＴIN3 、ＴIN4 のゲート
電極は、ＹＷバス６２に結合されている。
【００８８】各ビット線は、電界効果トランジスタ或い
は他のスイッチ素子により、行レジスタのスタティック
ＲＡＭセルに選択的に結合されているので、選択的にデ
カップル（ｄｅｃｏｕｐｌｅ）することができる。かく
して、ビット線対ＢＩＴ０と／ＢＩＴ０及びＢＩＴ１と
／ＢＩＴ１、及びＤＲＡＭアレイの列を表すビット線
も、ロードトランジスタＴLOAD1 、ＴLOAD2 、
ＴLOAD3 、ＴLOAD4 のソース−ドレン間通路のより近い
側に結合されることが望ましい。ＴLOAD2 とＴLOAD1 の
ゲート電極は、ＴLOAD3 とＴLOAD4 のゲート電極のよう
に結合されることが好ましい。図６のＤＲＡＭアレイか
らより離隔したＴLOAD1 及びＴLOAD4 の側部に位置する
ソース−ドレン通路は、インバータ１４２の入力部に結
合されると共に互いに結合され、更には出力トランジス
タＴOUT2のゲート電極にも結合されている。同様に位置
するトランジスタＴLOAD2 及びＴLOAD3 の電極は、イン
バータ１４２の出力部及びインバータ１４４の入力部に
結合されると共に互いに結合され、更には出力トランジ
スタのゲート電極にも結合されている。出力トランジス
タＴOUT2及びＴOUT4の各ソース−ドレン間通路は、接地
電位に結合されている。ＴOUT2及びＴOUT4の他方の各電
極は、ＴOUT1及びＴOUT3の各電極にそれぞれ結合されて
いる。出力トランジスタＴOUT1及びＴOUT3の一方の各電
極は、互いに結合されると共に、好ましくはＹｒを伝導
するリード線６１に結合されている。ＴOUT1及びＴOUT3
の他方の各電極は、バス５７にそれぞれ結合されてい
る。
は他のスイッチ素子により、行レジスタのスタティック
ＲＡＭセルに選択的に結合されているので、選択的にデ
カップル（ｄｅｃｏｕｐｌｅ）することができる。かく
して、ビット線対ＢＩＴ０と／ＢＩＴ０及びＢＩＴ１と
／ＢＩＴ１、及びＤＲＡＭアレイの列を表すビット線
も、ロードトランジスタＴLOAD1 、ＴLOAD2 、
ＴLOAD3 、ＴLOAD4 のソース−ドレン間通路のより近い
側に結合されることが望ましい。ＴLOAD2 とＴLOAD1 の
ゲート電極は、ＴLOAD3 とＴLOAD4 のゲート電極のよう
に結合されることが好ましい。図６のＤＲＡＭアレイか
らより離隔したＴLOAD1 及びＴLOAD4 の側部に位置する
ソース−ドレン通路は、インバータ１４２の入力部に結
合されると共に互いに結合され、更には出力トランジス
タＴOUT2のゲート電極にも結合されている。同様に位置
するトランジスタＴLOAD2 及びＴLOAD3 の電極は、イン
バータ１４２の出力部及びインバータ１４４の入力部に
結合されると共に互いに結合され、更には出力トランジ
スタのゲート電極にも結合されている。出力トランジス
タＴOUT2及びＴOUT4の各ソース−ドレン間通路は、接地
電位に結合されている。ＴOUT2及びＴOUT4の他方の各電
極は、ＴOUT1及びＴOUT3の各電極にそれぞれ結合されて
いる。出力トランジスタＴOUT1及びＴOUT3の一方の各電
極は、互いに結合されると共に、好ましくはＹｒを伝導
するリード線６１に結合されている。ＴOUT1及びＴOUT3
の他方の各電極は、バス５７にそれぞれ結合されてい
る。
【００８９】回路の動作 以下、好ましい実施例の動作をより詳細に説明する。行
イネーブル信号／ＲＥが主選定入力信号であることが望
ましい。チップ選定信号／Ｓが低レベルにある間に行イ
ネーブル信号ＲＥが送出されると、好ましくは、チップ
上の全ての回路（ａｌｌ ｏｎ−ｃｈｉｐ ｃｉｒｃｕ
ｉｔｒｙ）が起動される。チップ選定信号／Ｓが高レベ
ルにあるとき、ＥＤＲＡＭ３４は好適なスタンドバイモ
ードにある。しかしながら、チップがスタンドバイモー
ドにある間に、リフレッシュ信号／Ｆを送出してもよ
い。
イネーブル信号／ＲＥが主選定入力信号であることが望
ましい。チップ選定信号／Ｓが低レベルにある間に行イ
ネーブル信号ＲＥが送出されると、好ましくは、チップ
上の全ての回路（ａｌｌ ｏｎ−ｃｈｉｐ ｃｉｒｃｕ
ｉｔｒｙ）が起動される。チップ選定信号／Ｓが高レベ
ルにあるとき、ＥＤＲＡＭ３４は好適なスタンドバイモ
ードにある。しかしながら、チップがスタンドバイモー
ドにある間に、リフレッシュ信号／Ｆを送出してもよ
い。
【００９０】本発明の速度の高速化（ｓｐｅｅｄ ｇａ
ｉｎ ）を実現するために、行アドレス比較段階にルッ
クアヘッド手法を適用することが望ましい。これは、比
較前に開始されるアクセスサイクルにより生じる時間遅
延を除去するために行われる。ルックアヘッド手法に
は、正の行アドレスセットアップ時間が必要となる。直
前の行アドレスと現在の行アドレスとの間の実際の比較
は、短いセットアップ時間の間に行われる。これによ
り、比較器１０８は、アドレスのヒット（一致）が生じ
たかどうかを、行イネーブル信号／ＲＥの立ち下がり点
の近くで判定することができる。各アドレスがＥＤＲＡ
Ｍ３４に入力される前に緩衝（ｂｕｆｆｅｒ）される場
合には、最近読出された行アドレスと比較される現在の
行アドレスは緩衝されないことが望ましい。各アドレス
がチップ上に存在する場合、従来の緩衝法が使用され
る。しかしながら、好ましい実施例の比較器経路は、緩
衝することなくアドレスピンから直接にその信号を取り
出す。このアプローチにより、行イネーブル／ＲＥ信号
の高レベルから低レベルへの遷移前に、高速アドレス比
較が可能となる。
ｉｎ ）を実現するために、行アドレス比較段階にルッ
クアヘッド手法を適用することが望ましい。これは、比
較前に開始されるアクセスサイクルにより生じる時間遅
延を除去するために行われる。ルックアヘッド手法に
は、正の行アドレスセットアップ時間が必要となる。直
前の行アドレスと現在の行アドレスとの間の実際の比較
は、短いセットアップ時間の間に行われる。これによ
り、比較器１０８は、アドレスのヒット（一致）が生じ
たかどうかを、行イネーブル信号／ＲＥの立ち下がり点
の近くで判定することができる。各アドレスがＥＤＲＡ
Ｍ３４に入力される前に緩衝（ｂｕｆｆｅｒ）される場
合には、最近読出された行アドレスと比較される現在の
行アドレスは緩衝されないことが望ましい。各アドレス
がチップ上に存在する場合、従来の緩衝法が使用され
る。しかしながら、好ましい実施例の比較器経路は、緩
衝することなくアドレスピンから直接にその信号を取り
出す。このアプローチにより、行イネーブル／ＲＥ信号
の高レベルから低レベルへの遷移前に、高速アドレス比
較が可能となる。
【００９１】アドレス多重化ＤＲＡＭは、通常、ゼロナ
ノ秒のセットアップ時間とゼロでないホールド時間を有
する。ここに説明する好ましい実施例は、好ましくはゼ
ロナノ秒のホールド時間を有する。行イネーブル信号／
ＲＥをゼロナノ秒のホールド時間で実行することによ
り、好ましくは当該信号をアドレス多重化信号として用
いることができる。ユーザ又はシステムは、当該データ
がＥＤＲＡＭから読出された正確な時間を知るために、
各アドレスを比較することが望ましい。
ノ秒のセットアップ時間とゼロでないホールド時間を有
する。ここに説明する好ましい実施例は、好ましくはゼ
ロナノ秒のホールド時間を有する。行イネーブル信号／
ＲＥをゼロナノ秒のホールド時間で実行することによ
り、好ましくは当該信号をアドレス多重化信号として用
いることができる。ユーザ又はシステムは、当該データ
がＥＤＲＡＭから読出された正確な時間を知るために、
各アドレスを比較することが望ましい。
【００９２】図３を参照すると、行アドレス制御論理回
路７２は、バス７１と結合されると共に、書込みイネー
ブル信号／ＷＥ、書込み／読出し信号Ｗ／Ｒ、行イネー
ブル信号／ＲＥ、リフレッシュ信号／Ｆ、チップ選定信
号／Ｓ、及び列アドレスラッチ信号／ＣＡＬを受信す
る。これらの入力は、図４に示すように、行アドレス制
御論理回路７２の内部で処理（カップル：ｃｏｕｐｌ
ｅ）される。行アドレスラッチ制御回路１００は、有効
読出しサイクルが開始された場合にのみ、行アドレスラ
ッチ回路１０４にイネーブル信号を送出する。行アドレ
スラッチ制御回路１００は、行イネーブル信号／ＲＥが
高レベルから低レベルへ移行するとき、リフレッシュ信
号／Ｆ及び列アドレスラッチ信号／ＣＡＬが高レベルに
あり且つチップ選定信号及び書込み／読出し信号Ｗ／Ｒ
が低レベルにある場合に、このイネーブル信号を送出す
ることが好ましい。リード線１０１を介して伝送される
このイネーブル信号により、行アドレスラッチ回路１０
４は、好ましくはバス７１を介して入力され、最近（最
後に）読出された行アドレスをラッチすることができ
る。最近読出された行アドレスのラッチは、有効読出し
サイクル中に行われることが望ましい。
路７２は、バス７１と結合されると共に、書込みイネー
ブル信号／ＷＥ、書込み／読出し信号Ｗ／Ｒ、行イネー
ブル信号／ＲＥ、リフレッシュ信号／Ｆ、チップ選定信
号／Ｓ、及び列アドレスラッチ信号／ＣＡＬを受信す
る。これらの入力は、図４に示すように、行アドレス制
御論理回路７２の内部で処理（カップル：ｃｏｕｐｌ
ｅ）される。行アドレスラッチ制御回路１００は、有効
読出しサイクルが開始された場合にのみ、行アドレスラ
ッチ回路１０４にイネーブル信号を送出する。行アドレ
スラッチ制御回路１００は、行イネーブル信号／ＲＥが
高レベルから低レベルへ移行するとき、リフレッシュ信
号／Ｆ及び列アドレスラッチ信号／ＣＡＬが高レベルに
あり且つチップ選定信号及び書込み／読出し信号Ｗ／Ｒ
が低レベルにある場合に、このイネーブル信号を送出す
ることが好ましい。リード線１０１を介して伝送される
このイネーブル信号により、行アドレスラッチ回路１０
４は、好ましくはバス７１を介して入力され、最近（最
後に）読出された行アドレスをラッチすることができ
る。最近読出された行アドレスのラッチは、有効読出し
サイクル中に行われることが望ましい。
【００９３】行アドレスラッチ回路１０４は、好ましく
は、ラッチされたアドレスを比較器１０８に出力する。
比較器１０８は、行アドレスラッチ回路１０４から付与
される最近読出された行アドレスを、バス１０９を介し
て入力される現在の緩衝されていない（ｕｎｂｕｆｆｅ
ｒｅｄ）アドレスと比較することが好ましい。比較器１
０８から出力されるヒット／ミス信号の状態は、好まし
くは、比較されるアドレスの同等性によって決定され
る。
は、ラッチされたアドレスを比較器１０８に出力する。
比較器１０８は、行アドレスラッチ回路１０４から付与
される最近読出された行アドレスを、バス１０９を介し
て入力される現在の緩衝されていない（ｕｎｂｕｆｆｅ
ｒｅｄ）アドレスと比較することが好ましい。比較器１
０８から出力されるヒット／ミス信号の状態は、好まし
くは、比較されるアドレスの同等性によって決定され
る。
【００９４】ヒット／ミス信号は、リード線７５を介し
て行キル回路１１２に供給される。書込みイネーブル信
号／ＷＥ、チップ選定信号／Ｓ、書込み／読出し信号Ｗ
／Ｒ及び列アドレスラッチ信号／ＣＡＬが有効な入力組
み合わせ状態にない場合、或いはヒット／ミス信号が活
動状態にある場合、行キル制御論理回路１１６は、他の
入力の状態に係わりなく、リード線１１３を介して非活
動状態となる。しかしながら、リード線７３又は７４
は、行イネーブル信号／ＲＥ及びリフレッシュ信号／Ｆ
の状態に応じて、更にはリード線１１３が非活動状態に
ある場合に、活動状態となる。リード線７３及び７４は
図３の行デコーダ５２に結合され、好ましくは行デコー
ダ内へのアドレスのラッチを制御する。
て行キル回路１１２に供給される。書込みイネーブル信
号／ＷＥ、チップ選定信号／Ｓ、書込み／読出し信号Ｗ
／Ｒ及び列アドレスラッチ信号／ＣＡＬが有効な入力組
み合わせ状態にない場合、或いはヒット／ミス信号が活
動状態にある場合、行キル制御論理回路１１６は、他の
入力の状態に係わりなく、リード線１１３を介して非活
動状態となる。しかしながら、リード線７３又は７４
は、行イネーブル信号／ＲＥ及びリフレッシュ信号／Ｆ
の状態に応じて、更にはリード線１１３が非活動状態に
ある場合に、活動状態となる。リード線７３及び７４は
図３の行デコーダ５２に結合され、好ましくは行デコー
ダ内へのアドレスのラッチを制御する。
【００９５】メモリアレイ４０をリフレッシュするため
に、リフレッシュ信号／Ｆは行イネーブル信号／ＲＥに
応じてポーリングされることが好ましい。リフレッシュ
信号／Ｆが行イネーブル信号／ＲＥの立ち下がり縁部に
より低レベルとして検出されると、好ましくは、内部リ
フレッシュサイクルが実行される。リフレッシュアドレ
スカウンタ６８は、デコーダ５２に行アドレスフィール
ドを供給する。リフレッシュアドレスカウンタ６８は、
次のリフレッシュ信号／Ｆ型のリフレッシュサイクルに
備えて、行イネーブル信号／ＲＥサイクルの終わりに増
分されることが望ましい。アドレスＡ0 −Ａ10の全ての
二値組み合わせは、１６ミリ秒毎にリフレッシュされる
ことが望ましい。また、アドレスビットＡ10は、好まし
くは循環する必要はないが、行アドレスのセットアップ
時間及びホールド時間を通じて有効でなくてはならな
い。
に、リフレッシュ信号／Ｆは行イネーブル信号／ＲＥに
応じてポーリングされることが好ましい。リフレッシュ
信号／Ｆが行イネーブル信号／ＲＥの立ち下がり縁部に
より低レベルとして検出されると、好ましくは、内部リ
フレッシュサイクルが実行される。リフレッシュアドレ
スカウンタ６８は、デコーダ５２に行アドレスフィール
ドを供給する。リフレッシュアドレスカウンタ６８は、
次のリフレッシュ信号／Ｆ型のリフレッシュサイクルに
備えて、行イネーブル信号／ＲＥサイクルの終わりに増
分されることが望ましい。アドレスＡ0 −Ａ10の全ての
二値組み合わせは、１６ミリ秒毎にリフレッシュされる
ことが望ましい。また、アドレスビットＡ10は、好まし
くは循環する必要はないが、行アドレスのセットアップ
時間及びホールド時間を通じて有効でなくてはならな
い。
【００９６】図４に示したように、リフレッシュ信号発
生器１５０には、好ましくは、リフレッシュ信号／Ｆ及
び行イネーブル信号ＲＥを入力する。行イネーブル信号
／ＲＥが高レベルから低レベルへと移行する時、リフレ
ッシュ信号／Ｆは活動状態にあることが望ましい。活動
状態にある場合のリフレッシュ信号発生器１５０の出力
は、装置が行リフレッシュを行っているとき、図３のリ
フレッシュアドレスカウンタ６８に与えられて、これを
インクリメントする。カウンタ６８の値は、好ましく
は、デコーダ５２に連続的に供給される。
生器１５０には、好ましくは、リフレッシュ信号／Ｆ及
び行イネーブル信号ＲＥを入力する。行イネーブル信号
／ＲＥが高レベルから低レベルへと移行する時、リフレ
ッシュ信号／Ｆは活動状態にあることが望ましい。活動
状態にある場合のリフレッシュ信号発生器１５０の出力
は、装置が行リフレッシュを行っているとき、図３のリ
フレッシュアドレスカウンタ６８に与えられて、これを
インクリメントする。カウンタ６８の値は、好ましく
は、デコーダ５２に連続的に供給される。
【００９７】デコーダ５２は、リード線７３及び７４の
状態に応じて、リード線６９により供給されるリフレッ
シュアドレスか、バス７１により供給される現在の行ア
ドレスのいずれかを、ラッチ及びデコードする。デコー
ダ５２及びセンス増幅器４４は、従来技術で公知のよう
にＤＲＡＭサブアレイ４０と連通し、複数のリード線４
１を介してビット値を入出力する。
状態に応じて、リード線６９により供給されるリフレッ
シュアドレスか、バス７１により供給される現在の行ア
ドレスのいずれかを、ラッチ及びデコードする。デコー
ダ５２及びセンス増幅器４４は、従来技術で公知のよう
にＤＲＡＭサブアレイ４０と連通し、複数のリード線４
１を介してビット値を入出力する。
【００９８】図６に示したように、別のアクセスサイク
ルを以下説明する。読出しサイクル中にヒットが存在す
る場合、ロード信号ＬＯＡＤ１及びＬＯＡＤ２は活動状
態にないことが望ましい。これにより、ロードトランジ
スタＴLOAD1 、ＴLOAD2 、ＴLOAD3 、ＴLOAD4 をオフに
することができるので、ビット線対ＢＩＴ０と／ＢＩＴ
０及びＢＩＴ１ ／ＢＩＴ１からインバータ１４２及び
１４４をデカップリング（ｄｅｃｏｕｐｌｉｎｇ）する
ことができる。図６には、リード線４１から構成されて
インバータ１４２及び１４４に結合された２組のビット
線対が示されている。本発明の範囲は、２組のビット線
対に対する一対のインバータという構成比に限定される
ものではない。
ルを以下説明する。読出しサイクル中にヒットが存在す
る場合、ロード信号ＬＯＡＤ１及びＬＯＡＤ２は活動状
態にないことが望ましい。これにより、ロードトランジ
スタＴLOAD1 、ＴLOAD2 、ＴLOAD3 、ＴLOAD4 をオフに
することができるので、ビット線対ＢＩＴ０と／ＢＩＴ
０及びＢＩＴ１ ／ＢＩＴ１からインバータ１４２及び
１４４をデカップリング（ｄｅｃｏｕｐｌｉｎｇ）する
ことができる。図６には、リード線４１から構成されて
インバータ１４２及び１４４に結合された２組のビット
線対が示されている。本発明の範囲は、２組のビット線
対に対する一対のインバータという構成比に限定される
ものではない。
【００９９】列書込みアドレス信号ＹＷは、非活動状態
のままであり、入力トランジスタＴIN1 、ＴIN2 、Ｔ
IN3 、ＴIN4 をオフに維持している。かくして、ＤＲＡ
Ｍサブアレイ４０（図６には図示せず）は、読出しから
分離される。この分離によりサブアレイ４０は破壊的に
放電し、サブアレイ４０への別のアクセスが通常の場合
より迅速に生じる。列読出しアドレス信号ＹＲは活動状
態にあり、好ましくは出力トランジスタＴOUT1及びＴ
OUT3を励起して、ゲート（ベース）におけるデータをリ
ード線ｄOUT 及び／ｄOUT 上で転置させる。サブアレイ
４０への書込みは、インバータ１４２及び１４４がデカ
ップリングされ且つ読出されている時に行われる。
のままであり、入力トランジスタＴIN1 、ＴIN2 、Ｔ
IN3 、ＴIN4 をオフに維持している。かくして、ＤＲＡ
Ｍサブアレイ４０（図６には図示せず）は、読出しから
分離される。この分離によりサブアレイ４０は破壊的に
放電し、サブアレイ４０への別のアクセスが通常の場合
より迅速に生じる。列読出しアドレス信号ＹＲは活動状
態にあり、好ましくは出力トランジスタＴOUT1及びＴ
OUT3を励起して、ゲート（ベース）におけるデータをリ
ード線ｄOUT 及び／ｄOUT 上で転置させる。サブアレイ
４０への書込みは、インバータ１４２及び１４４がデカ
ップリングされ且つ読出されている時に行われる。
【０１００】読み出しがミスヒットの場合には、ロード
トランジスタＴLOAD1 、ＴLOAD2 、ＴLOAD3 、ＴLOAD4
は、活動状態にあるロード信号ＬＯＡＤ１及びＬＯＡＤ
２によりオンとなる。これにより、リード線４１のいず
れかのビット線対を介して伝送されたデータを、インバ
ータ対１４２及び１４４に書き込む。この場合、読出し
サイクルは上述したように進行する。
トランジスタＴLOAD1 、ＴLOAD2 、ＴLOAD3 、ＴLOAD4
は、活動状態にあるロード信号ＬＯＡＤ１及びＬＯＡＤ
２によりオンとなる。これにより、リード線４１のいず
れかのビット線対を介して伝送されたデータを、インバ
ータ対１４２及び１４４に書き込む。この場合、読出し
サイクルは上述したように進行する。
【０１０１】書込みサイクルにミスヒットがある場合に
は、ロード信号ＬＯＡＤ１及びＬＯＡＤ２はロードトラ
ンジスタＴLOAD1 、ＴLOAD2 、ＴLOAD3 、ＴLOAD4 を励
起しないことが望ましい。代わりに、列書込みイネーブ
ル信号ＹＷが、入力トランジスタＴIN1 、ＴIN2 、Ｔ
IN3 、ＴIN4 を励起する。これにより、バス９７を介し
て供給されたデータをＤＲＡＭサブアレイ４０に入力す
ることができる。この書込みが生じると、デカップリン
グされたインバータ１４２及び１４４の読出しが行われ
る。
は、ロード信号ＬＯＡＤ１及びＬＯＡＤ２はロードトラ
ンジスタＴLOAD1 、ＴLOAD2 、ＴLOAD3 、ＴLOAD4 を励
起しないことが望ましい。代わりに、列書込みイネーブ
ル信号ＹＷが、入力トランジスタＴIN1 、ＴIN2 、Ｔ
IN3 、ＴIN4 を励起する。これにより、バス９７を介し
て供給されたデータをＤＲＡＭサブアレイ４０に入力す
ることができる。この書込みが生じると、デカップリン
グされたインバータ１４２及び１４４の読出しが行われ
る。
【０１０２】書込みサイクルにヒット信号がある場合に
は、ロード信号ＬＯＡＤ１及びＬＯＡＤ２がロードトラ
ンジスタＴLOAD1 、ＴLOAD2 、ＴLOAD3 、ＴLOAD4 を励
起する点を除いて、上述した書込みミスヒット信号の工
程と同様である。バス９７を介して供給されたデータ
は、次に、サブアレイ４０とインバータ１４２及び１４
４の両方に書き込まれる。インバータ１４２及び１４４
の読み取りは、このサイクルの間に行われる。
は、ロード信号ＬＯＡＤ１及びＬＯＡＤ２がロードトラ
ンジスタＴLOAD1 、ＴLOAD2 、ＴLOAD3 、ＴLOAD4 を励
起する点を除いて、上述した書込みミスヒット信号の工
程と同様である。バス９７を介して供給されたデータ
は、次に、サブアレイ４０とインバータ１４２及び１４
４の両方に書き込まれる。インバータ１４２及び１４４
の読み取りは、このサイクルの間に行われる。
【０１０３】ユーザが、読み取るべきデータをインバー
タ１４２及び１４４により維持することを決定すると、
これらのインバータの読み取りは、行イネーブル／ＲＥ
型のサイクルを開始することなく達成することができ
る。後述するように、ユーザはチップ選定信号／Ｓと出
力イネーブル信号／Ｇを励起すると共に、有効列アドレ
スを提供する必要がある。このように、インバータ１４
２及び１４４上に維持されたデータは、単に列読出しア
ドレス信号ＹＲで出力トランジスタＴOUT1及びＴOUT3を
励起するだけで、読出すことができる。
タ１４２及び１４４により維持することを決定すると、
これらのインバータの読み取りは、行イネーブル／ＲＥ
型のサイクルを開始することなく達成することができ
る。後述するように、ユーザはチップ選定信号／Ｓと出
力イネーブル信号／Ｇを励起すると共に、有効列アドレ
スを提供する必要がある。このように、インバータ１４
２及び１４４上に維持されたデータは、単に列読出しア
ドレス信号ＹＲで出力トランジスタＴOUT1及びＴOUT3を
励起するだけで、読出すことができる。
【０１０４】更に、この非／ＲＥ型のサイクルが進行す
る場合、ＤＲＡＭが／Ｆ型リフレッシュを行っている
間、或いはＤＲＡＭが読出し／書込みサイクルに続いて
プレチャージ段階にある間に、ＤＲＡＭサブアレイ４０
は同時に且つ非同期的にアクセスされることが望まし
い。これは、ロードトランジスタＴLOAD1 、ＴLOAD2 、
ＴLOAD3 、ＴLOAD4 が非活動状態にあり、インバータ１
４２及び１４４をリード線４１のビット線対からデカッ
プリングしている故に、可能である。
る場合、ＤＲＡＭが／Ｆ型リフレッシュを行っている
間、或いはＤＲＡＭが読出し／書込みサイクルに続いて
プレチャージ段階にある間に、ＤＲＡＭサブアレイ４０
は同時に且つ非同期的にアクセスされることが望まし
い。これは、ロードトランジスタＴLOAD1 、ＴLOAD2 、
ＴLOAD3 、ＴLOAD4 が非活動状態にあり、インバータ１
４２及び１４４をリード線４１のビット線対からデカッ
プリングしている故に、可能である。
【０１０５】ここで図３を参照すると、データがリード
線５７（図示例では４ビット線対の幅を有する）を介し
て供給されると、出力データバッファ６４はバス８１及
び出力イネーブル信号／Ｇによりイネーブルされること
ができる。データは更に、バス６５（図示例では４ビッ
ト幅）に送出される。バッファ６４は又、出力データを
送出することが好ましい。
線５７（図示例では４ビット線対の幅を有する）を介し
て供給されると、出力データバッファ６４はバス８１及
び出力イネーブル信号／Ｇによりイネーブルされること
ができる。データは更に、バス６５（図示例では４ビッ
ト幅）に送出される。バッファ６４は又、出力データを
送出することが好ましい。
【０１０６】ここで、図３の列アドレス制御論理回路７
６と図５を参照して、列アドレス制御論理回路７６の好
ましい動作をより詳細に説明する。列キル検出器１２０
は、行イネーブル信号／ＲＥ、書込み／読出し信号Ｗ／
Ｒ、列アドレスラッチ信号／ＣＡＬ、書込みイネーブル
信号／ＷＥの各入力の状態が無効書込みサイクルにある
とき、活動状態になる。列キル検出器１２０により生成
された信号は、最終的に、図３の列検出器６０における
列アドレスのラッチを不能にする。
６と図５を参照して、列アドレス制御論理回路７６の好
ましい動作をより詳細に説明する。列キル検出器１２０
は、行イネーブル信号／ＲＥ、書込み／読出し信号Ｗ／
Ｒ、列アドレスラッチ信号／ＣＡＬ、書込みイネーブル
信号／ＷＥの各入力の状態が無効書込みサイクルにある
とき、活動状態になる。列キル検出器１２０により生成
された信号は、最終的に、図３の列検出器６０における
列アドレスのラッチを不能にする。
【０１０７】列アドレス制御回路１２４は、リード線１
２６上に読出しイネーブル信号を、リード線７８上に列
アドレスイネーブル信号を、リード線１２７上にロード
イネーブル信号を、リード線１２８上に書込みイネーブ
ル信号を生成する。これらの信号の生成は、行イネーブ
ル信号／ＲＥが移行するとき、ヒット／ミス信号、読出
し／書込みＷ／Ｒ信号の状態、及び検出器１２０の出力
に応答することが望ましい。列キル検出器１２０へのト
グル入力即ち列アドレスラッチ信号／ＣＡＬがリード線
７８上の列アドレスイネーブル信号をトグルさせること
に留意されたい。トグルリード線７８を介して、図３の
列検出器６０内のラッチ回路（図示せず）をイネーブル
する。このラッチ回路をイネーブルすることにより、図
３の行レジスタ５６への高速ページモード或いはスタテ
ィックカラムモードのアクセスが可能となる。スタティ
ックカラムモードにおける動作では、行アドレスが前の
サイクルと同じままであっても、アクセス時間のペナル
ティなしに、次の行イネーブル信号／ＲＥサイクルに移
行できる。
２６上に読出しイネーブル信号を、リード線７８上に列
アドレスイネーブル信号を、リード線１２７上にロード
イネーブル信号を、リード線１２８上に書込みイネーブ
ル信号を生成する。これらの信号の生成は、行イネーブ
ル信号／ＲＥが移行するとき、ヒット／ミス信号、読出
し／書込みＷ／Ｒ信号の状態、及び検出器１２０の出力
に応答することが望ましい。列キル検出器１２０へのト
グル入力即ち列アドレスラッチ信号／ＣＡＬがリード線
７８上の列アドレスイネーブル信号をトグルさせること
に留意されたい。トグルリード線７８を介して、図３の
列検出器６０内のラッチ回路（図示せず）をイネーブル
する。このラッチ回路をイネーブルすることにより、図
３の行レジスタ５６への高速ページモード或いはスタテ
ィックカラムモードのアクセスが可能となる。スタティ
ックカラムモードにおける動作では、行アドレスが前の
サイクルと同じままであっても、アクセス時間のペナル
ティなしに、次の行イネーブル信号／ＲＥサイクルに移
行できる。
【０１０８】データラッチにより、システムがデータを
保持し続ける必要がなくなるので、外部に書込みデータ
ポストラッチ回路を設ける必要もなくなる。更に、デー
タラッチをキャッシュメモリのデカップリングと並行し
て行うことにより、多くの書込み／読出し状況におい
て、例えば奇偶語インターリーブ構成に対して連続的で
且つ待ち状態のない動作を達成できる。データラッチ回
路８８で入力データがラッチされると、装置はデータ入
力ピンＤの論理状態を無視することができる。これによ
り、内部物理書込みと並行してキャッシュ内容へのその
後のアクセスが可能となる。
保持し続ける必要がなくなるので、外部に書込みデータ
ポストラッチ回路を設ける必要もなくなる。更に、デー
タラッチをキャッシュメモリのデカップリングと並行し
て行うことにより、多くの書込み／読出し状況におい
て、例えば奇偶語インターリーブ構成に対して連続的で
且つ待ち状態のない動作を達成できる。データラッチ回
路８８で入力データがラッチされると、装置はデータ入
力ピンＤの論理状態を無視することができる。これによ
り、内部物理書込みと並行してキャッシュ内容へのその
後のアクセスが可能となる。
【０１０９】書込みサイクル中に列アドレスラッチ信号
／ＣＡＬを使用することにより、有効列アドレスが存在
する前に、書込みイネーブル信号／ＷＥによりラッチさ
れた入力データを早期に入力することができる。この結
果、システムが外部書込み入力を行う必要がなくなる。
その後の書込みは、別の列アドレス入力で行う必要があ
る。列読出し／書込み制御装置１３０は、リード線７７
及び７９を介して、図３の列デコーダ６０が読出し或い
は書込みのいずれかの列アドレスを図６の回路に付与す
ることを許可する出力を生成する。リード線７７及び７
９は、書込み／読出し信号Ｗ／Ｒにより制御される入力
リード線１２６及び１２８が活動状態にあり、且つ入力
／ＣＡＬ及び／ＷＥが活動状態にある場合、活動状態と
なる。
／ＣＡＬを使用することにより、有効列アドレスが存在
する前に、書込みイネーブル信号／ＷＥによりラッチさ
れた入力データを早期に入力することができる。この結
果、システムが外部書込み入力を行う必要がなくなる。
その後の書込みは、別の列アドレス入力で行う必要があ
る。列読出し／書込み制御装置１３０は、リード線７７
及び７９を介して、図３の列デコーダ６０が読出し或い
は書込みのいずれかの列アドレスを図６の回路に付与す
ることを許可する出力を生成する。リード線７７及び７
９は、書込み／読出し信号Ｗ／Ｒにより制御される入力
リード線１２６及び１２８が活動状態にあり、且つ入力
／ＣＡＬ及び／ＷＥが活動状態にある場合、活動状態と
なる。
【０１１０】列アドレス制御装置１２４からのリード線
１２７上の出力即ちロードイネーブル信号により、列読
出し／書込み制御装置１３４は、図３のマルチプレクサ
４８へ付与されるＬＯＡＤ１又はＬＯＡＤ２信号を生成
することを許可される。ＬＯＡＤ１又はＬＯＡＤ２信号
は、行イネーブル信号／ＲＥが移行するとき、入力Ａ10
の状態により決定される。
１２７上の出力即ちロードイネーブル信号により、列読
出し／書込み制御装置１３４は、図３のマルチプレクサ
４８へ付与されるＬＯＡＤ１又はＬＯＡＤ２信号を生成
することを許可される。ＬＯＡＤ１又はＬＯＡＤ２信号
は、行イネーブル信号／ＲＥが移行するとき、入力Ａ10
の状態により決定される。
【０１１１】ここで図３を参照すると、列デコーダ６０
は、リード線７８が活動状態にあるとき、バス７１によ
り付与されるアドレスをラッチするが、このアドレスは
その後デコードされる。列デコーダ６０は、メモリ読出
しを反映して、リード線７９が活動状態にあるとき、複
数のリード線６１を介して活動信号を行レジスタ５６に
伝送する。好ましくは、行デコーダ６０は、メモリ書込
みを反映して、リード線７７が活動状態にあるとき、リ
ード線６２を介して活動信号をマルチプレクサ４８に送
出する。
は、リード線７８が活動状態にあるとき、バス７１によ
り付与されるアドレスをラッチするが、このアドレスは
その後デコードされる。列デコーダ６０は、メモリ読出
しを反映して、リード線７９が活動状態にあるとき、複
数のリード線６１を介して活動信号を行レジスタ５６に
伝送する。好ましくは、行デコーダ６０は、メモリ書込
みを反映して、リード線７７が活動状態にあるとき、リ
ード線６２を介して活動信号をマルチプレクサ４８に送
出する。
【０１１２】ここでデータ入力経路について説明する
と、バス８３上の入力データは、マスクラッチ回路８４
とデータラッチ回路８８に供給される。バス８３の幅
は、好ましくは４ビットである。マスクラッチ回路８４
は、行イネーブル信号／ＲＥが移行するとき、マスク入
力データを捕捉する。マスク入力データは、アドレスさ
れた４メモリビット以下でユーザが書き込む必要がある
ときに使用される。ラッチデータ回路８８は、書込みイ
ネーブル信号／ＷＥが活動状態になると、入力データを
捕捉する。ラッチ回路８４及び８８の出力は、列アドレ
スラッチ信号／ＣＡＬ及び書込みイネーブル信号／ＷＥ
と共に、データマスク回路９２に入力される。データマ
スク回路９２は又、好ましくは幅４ビットのバス８１と
結合されている。データマスク回路９２は、マスクラッ
チ回路８４によりマスクされていないデータラッチ回路
８８からのデータを出力する。マスクされたビットは、
所定の状態でデータ選定回路９６に出力される。
と、バス８３上の入力データは、マスクラッチ回路８４
とデータラッチ回路８８に供給される。バス８３の幅
は、好ましくは４ビットである。マスクラッチ回路８４
は、行イネーブル信号／ＲＥが移行するとき、マスク入
力データを捕捉する。マスク入力データは、アドレスさ
れた４メモリビット以下でユーザが書き込む必要がある
ときに使用される。ラッチデータ回路８８は、書込みイ
ネーブル信号／ＷＥが活動状態になると、入力データを
捕捉する。ラッチ回路８４及び８８の出力は、列アドレ
スラッチ信号／ＣＡＬ及び書込みイネーブル信号／ＷＥ
と共に、データマスク回路９２に入力される。データマ
スク回路９２は又、好ましくは幅４ビットのバス８１と
結合されている。データマスク回路９２は、マスクラッ
チ回路８４によりマスクされていないデータラッチ回路
８８からのデータを出力する。マスクされたビットは、
所定の状態でデータ選定回路９６に出力される。
【０１１３】装置が１ビット幅のメモリとして使用され
る場合には、「４から１」デコーダ８２は、好ましくは
行アドレスビットＡ9 及びＡ10により決定される選定信
号をバス８１を介して出力する。この時、データマスク
回路９２は、バス８１の状態により決定される選定ビッ
トを出力する。バス９４を介して伝送された４つの入力
ビットのうち、２つが好ましくは行アドレスビットＡ10
の状態に基づいて選定される。これらの選定されたビッ
ト及び選定されないビットは、書込み及びロードマルチ
プレクサ４８に出力されることが望ましい。
る場合には、「４から１」デコーダ８２は、好ましくは
行アドレスビットＡ9 及びＡ10により決定される選定信
号をバス８１を介して出力する。この時、データマスク
回路９２は、バス８１の状態により決定される選定ビッ
トを出力する。バス９４を介して伝送された４つの入力
ビットのうち、２つが好ましくは行アドレスビットＡ10
の状態に基づいて選定される。これらの選定されたビッ
ト及び選定されないビットは、書込み及びロードマルチ
プレクサ４８に出力されることが望ましい。
【０１１４】行及び列アドレスが多重化されていない場
合には、アドレスされた行及び列は同時に提示されても
よい。ヒットが生じる行イネーブル信号／ＲＥの読出し
アクセスにかかるアクセス時間は、行イネーブル信号／
ＲＥが表明されない行レジスタアクセスの場合と同じで
ある。行イネーブル信号／ＲＥが内部的に終端でヒット
する場合は、行レジスタ５６はＤＲＡＭアレイ４０に連
結されず、列アドレスが利用可能となると直ちにアクセ
スされ得る。
合には、アドレスされた行及び列は同時に提示されても
よい。ヒットが生じる行イネーブル信号／ＲＥの読出し
アクセスにかかるアクセス時間は、行イネーブル信号／
ＲＥが表明されない行レジスタアクセスの場合と同じで
ある。行イネーブル信号／ＲＥが内部的に終端でヒット
する場合は、行レジスタ５６はＤＲＡＭアレイ４０に連
結されず、列アドレスが利用可能となると直ちにアクセ
スされ得る。
【０１１５】前述の説明が本発明の好ましい実施例に関
するものであり、本発明の精神及び範囲を逸脱すること
なく種々の変形或いは変更が可能であることは理解され
よう。
するものであり、本発明の精神及び範囲を逸脱すること
なく種々の変形或いは変更が可能であることは理解され
よう。
【図１】従来技術に係るキャッシュ回路のブロック図で
ある。
ある。
【図２】本発明に係る回路の実施例を示すブロック図で
ある。
ある。
【図３】図２の実施例の詳細図である。
【図４】好ましくは図３に含まれる行アドレス制御論理
回路の詳細図である。
回路の詳細図である。
【図５】図３に含まれる列アドレス制御論理回路の詳細
図である。
図である。
【図６】図２の実施例のメモリアレイと行レジスタのイ
ンタフェースの詳細図である。
ンタフェースの詳細図である。
１２：キャッシュ制御装置 １４：キャッシュメモ
リ １６：マルチプレクサ ２０，２２，２４，２
６：ＤＲＡＭ ３０：ＣＰＵ ３２：制御論理回路 ３４：ＥＤＲＡＭ ４０：センス増幅器 ４１，４５，５３，５７，６１，６９，７０，７３，７
４，７５，７７，７８，７９，１０１，１１３，１２
６，１２７，１２８：リード線 ４８：書込み／ロードマルチプレクサ ４９：出力リード線 ５２：行デコーダ／ア
ドレスラッチ回路 ５６：行レジスタ ６０：列レコーダ ６４：出力データバッファ ６５：出力バス ６８：リフレッシュアドレスカウンタ ６９，８０，８３，９４，９７，１０９：バス ７１：アドレスバス ７２：行アドレス制御
論理回路 ７６：列アドレス制御論理回路 ８１：選定バス ８２：ワン−オブ−フォーデコーダ １４０，１４２：インバータ ８４：マスクラッチ回
路 ８８：データラッチ回路 ９２：データマスク回
路 ９６：データ選定回路 １００：行アドレスラ
ッチ制御回路 １０４：行アドレスラッチ回路 １０８：比較器 １１２：行キル回路 １１６：行キル制御論
理回路 １２０：検出回路 １２４：列アドレス制
御回路 １３０：列読出し／書込み制御装置 １３４：ロードマルチプレクサ制御装置 １５０：リフレッシュ信号発生器
リ １６：マルチプレクサ ２０，２２，２４，２
６：ＤＲＡＭ ３０：ＣＰＵ ３２：制御論理回路 ３４：ＥＤＲＡＭ ４０：センス増幅器 ４１，４５，５３，５７，６１，６９，７０，７３，７
４，７５，７７，７８，７９，１０１，１１３，１２
６，１２７，１２８：リード線 ４８：書込み／ロードマルチプレクサ ４９：出力リード線 ５２：行デコーダ／ア
ドレスラッチ回路 ５６：行レジスタ ６０：列レコーダ ６４：出力データバッファ ６５：出力バス ６８：リフレッシュアドレスカウンタ ６９，８０，８３，９４，９７，１０９：バス ７１：アドレスバス ７２：行アドレス制御
論理回路 ７６：列アドレス制御論理回路 ８１：選定バス ８２：ワン−オブ−フォーデコーダ １４０，１４２：インバータ ８４：マスクラッチ回
路 ８８：データラッチ回路 ９２：データマスク回
路 ９６：データ選定回路 １００：行アドレスラ
ッチ制御回路 １０４：行アドレスラッチ回路 １０８：比較器 １１２：行キル回路 １１６：行キル制御論
理回路 １２０：検出回路 １２４：列アドレス制
御回路 １３０：列読出し／書込み制御装置 １３４：ロードマルチプレクサ制御装置 １５０：リフレッシュ信号発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・エイチ・サルトーレ アメリカ合衆国，コロラド州 80132，コ ロラド・スプリングス，ワー・イーグル・ ドライブ 1165 (72)発明者 ドナルド・ジー・キャリガン アメリカ合衆国，コロラド州 80132，モ ニュメント，スクラブ・オーク・サークル 425 (72)発明者 オスカー・フレデリック・ジョーンズ・ジ ュニア アメリカ合衆国，コロラド州 80919，コ ロラド・スプリングス，サンタイド・プレ イス 7235 (72)発明者 ケネス・ジェイ・モブレイ アメリカ合衆国，コロラド州 80908，コ ロラド・スプリングス，レミントン・ロー ド 17070
Claims (20)
- 【請求項１】 集積回路上に形成されたダイナミックＲ
ＡＭメモリセルのアレイと、 前記集積回路上に形成されて前記アレイと結合されたラ
ンダムアクセスキャッシュメモリとを備えたことを特徴
とする記憶装置。 - 【請求項２】 前記キャッシュメモリが、前記アレイ内
に埋設され或いは前記アレイと共に埋設された複数のス
タティックＲＡＭセルを含み、前記スタティックＲＡＭ
セルが前記アレイに選択的に結合されていることを特徴
とする請求項１記載の記憶装置。 - 【請求項３】 さらに、前記スタティックＲＡＭセルと
前記ダイナミックＲＡＭアレイとの間に結合されたデカ
ップリング（ｄｅｃｏｕｐｌｉｎｇ）回路を有し、それ
により前記スタティックＲＡＭセルを、前記ダイナミッ
クＲＡＭアレイ内の動作とは実質的に独立に、アクセス
可能であることを特徴とする請求項２記載の記憶装置。 - 【請求項４】 前記デカップリング回路が、複数のトラ
ンジスタを含み、 各トランジスタが、前記スタティックＲＡＭセルのそれ
ぞれと前記アレイからの対応するビット線との間に形成
されて導電率が制御可能な経路を有し、 さらに、対応する制御信号を受信するために、前記各ト
ランジスタにそれぞれ制御電極を結合したことを特徴と
する請求項３記載の記憶装置。 - 【請求項５】 さらに、前記複数のトランジスタに前記
制御信号を付与するための、これらトランジスタに結合
したロード制御回路を備えたことを特徴とする請求項４
記載の記憶装置。 - 【請求項６】 前記スタティックＲＡＭセルが、前記ダ
イナミックＲＡＭアレイのビット線の少なくとも幾つか
に対応する少なくとも１つの行レジスタを含むことを特
徴とする請求項３記載の記憶装置。 - 【請求項７】 前記ダイナミックＲＡＭセルのアレイ
が、複数のダイナミックＲＡＭサブアレイとして配設さ
れ、 前記スタティックＲＡＭセルが複数の行レジスタとして
配設され、 前記行レジスタの少なくとも幾つかが、隣接したダイナ
ミックＲＡＭサブアレイの間に配設されていることを特
徴とする請求項６記載の記憶装置。 - 【請求項８】 前記行レジスタが、その対応するダイナ
ミックＲＡＭアレイに隣接して位置決めされていること
を特徴とする請求項６記載の記憶装置。 - 【請求項９】 前記アレイをアクセスすることなく前記
キャッシュをアクセスするために、キャッシュアクセス
回路を備えたことを特徴とする請求項１記載の記憶装
置。 - 【請求項１０】 最近読み出された行アドレスラッチ回
路を備えたことを特徴とする請求項１記載の記憶装置。 - 【請求項１１】 前記アレイがアクセスされている間、
前記ランダムアクセスキャッシュメモリをアクセス可能
であることを特徴とする請求項１記載の記憶装置。 - 【請求項１２】 メモリアレイと、 前記メモリアレイ内に集積され且つ前記メモリアレイに
結合されたキャッシュと、 前記メモリアレイに結合された列アドレスラッチ回路
と、 前記列アドレスラッチ回路に結合されたアドレス入力部
と、 前記キャッシュ及び前記アドレス入力部とに結合された
最近読み出された行アドレスラッチ回路と、 前記最近読み出された行アドレスラッチ回路と前記アド
レス入力部とに結合された比較器と、 前記メモリアレイと前記アドレス入力部とに結合された
行アドレスラッチ回路と、 前記メモリアレイに結合されたリフレッシュカウンタ
と、 前記メモリアレイと前記キャッシュとに接続された入出
力制御回路と、 前記入出力回路に結合された出力部とを備えたことを特
徴とする記憶装置。 - 【請求項１３】 さらに、マスク可能な複数の入出力デ
ータラインを備えたことを特徴とする請求項１２記載の
記憶装置。 - 【請求項１４】 ランダムアクセス形式で集積回路のキ
ャッシュメモリから読出す工程と、 前記読出し工程と同時に、前記キャッシュメモリから集
積回路メモリアレイをデカップリングする工程と、 前記読出し工程と同時的に且つ非同期的に前記メモリア
レイを動作させる工程とを備えたことを特徴とする記憶
装置にアクセスする方法。 - 【請求項１５】 前記非同期的にメモリアレイを動作さ
せる工程が、前記キャッシュメモリから前記読出しを行
う間に、前記メモリアレイをプレチャージする工程を含
むことを特徴とする請求項１４記載の方法。 - 【請求項１６】 前記非同期的にメモリアレイを動作さ
せる工程が、前記キャッシュメモリから前記読出しを行
う間に、前記メモリアレイをリフレッシュする工程を含
むことを特徴とする請求項１４記載の方法。 - 【請求項１７】 行アドレスを入力する工程と、 前記行アドレスを最近読出された行アドレスと比較する
工程と、 前記行アドレスと前記最近読み出された行アドレスが等
しい場合に、主選定入力信号を内部的に終端させ、キャ
ッシュから読出し、更に、前記キャッシュから出力する
工程とを備えたことを特徴とする記憶装置にアクセスす
る方法。 - 【請求項１８】 さらに、前記行アドレスと前記最近読
み出された行アドレスとが等しくない場合に、メインメ
モリから前記キャッシュにデータを伝送する工程と、 最近読み出された行アドレスの記憶位置に前記行アドレ
スを格納する工程と、 前記キャッシュを読出す工程と、 前記キャッシュからデータを出力する工程と、を備えた
ことを特徴とする請求項１５記載の方法。 - 【請求項１９】 さらに、前記行アドレスが前記最近読
み出された行アドレスに等しくない場合に、デ−タをメ
インメモリに書き込む工程を備えたことを特徴とする請
求項１５記載の方法。 - 【請求項２０】 さらに、前記行アドレスが前記最近読
み出された行アドレスに等しい場合に、データをあるメ
インメモリとあるキャッシュとに書込む工程を備えたこ
とを特徴とする請求項１５記載の方法。
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