JPH05274859A - 記憶装置及びこれにアクセスする方法 - Google Patents

記憶装置及びこれにアクセスする方法

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JPH05274859A
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Abstract

(57)【要約】 【目的】 記憶装置のデータへのアクセスの高速化を図
ること。 【構成】 エンハンスメント型ダイナミックRAMは、
スタティックRAMセルより成る埋込み型行レジスタを
含む。各行レジスタはダイナミックRAMアレイに隣接
し、ダイナミックRAMが一群のサブアレイより成ると
き、行レジスタはダイナミックRAMサブアレイの間に
位置する。オン−チップダイナミックRAMキャッシュ
を使用する場合、これらのレジスタは頻繁にアクセスさ
れるデータを保持する。このデータは、特定のアドレス
でダイナミックRAM内に格納されたデータに対応す
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、記憶装置及びデータが
記憶された記憶装置をアクセスする方法に関する。この
記憶装置としてダイナミックランダムアクセスメモリ
(DRAM)があり、特に、本発明は、DRAMをデー
タ処理動作から切り離しつつ(デカップリング:dec
oupling)DRAMへの高速ランダムアクセスを
可能とした埋込み型レジスタ付きエンハンスメント型
(エンハンスト:Enhanced)DRAM(EDR
AM)に関する。
【0002】
【従来技術及び発明が解決しようとする課題】パーソナ
ルコンピュータ(PC)が発展するにつれ、処理装置メ
モリ(プロセッサメモリ:processor mem
ory)に対する諸要求は、入手可能な記憶装置(メモ
リデバイス:memory devices)の技術を
上回ってきた。これらの要求の一つが、高速メモリの互
換性である。その結果、メモリのサブシステムは、PC
システム全体の性能に大きな影響を及ぼす要素となっ
た。現在では、記憶装置を改善して待ち状態がゼロの記
憶装置を実現することに重点が置かれている。
【0003】メモリ速度に関しては、ダイナミックRA
Mがセルの差動性を有するので、スタティックRAMは
ダイナミックRAMより速い。スタティックRAMにお
いては、差動回路(ディファレンシャルサーキット:d
ifferential circuit)が直接採用
されており、差動センシング(differentia
l sensing)が使用されている。ダイナミック
RAMにおいては、差動技術は使用されているが、ダミ
ーセル又は基準信号が使用されている。通常、相補的な
データは存しない。ダイナミックRAMはそのメモリセ
ルをリフレッシュ及びプレチャージする必要があるが、
スタティックRAMはその必要がないということが一因
である。ダイナミックRAMのリフレッシュ及びプレチ
ャージの間、メモリセルへのアクセスは禁止される。こ
の結果、アクセス時間が増大するが、この欠点をスタテ
ィックRAMは免れている。一方、少なくとも部分的に
はダイナミックRAMのメモリセルが小型で単純なた
め、ダイナミックRAMはスタティックRAMより安価
であり且つ高密度を実現できる。例えば、従来、スタテ
ィックRAMのセル数は、同じ技術を使用したダイナミ
ックRAMのセル数の最大1/4である。
【0004】しかしながら、現在のダイナミックRAM
の速度と機能性は、メモリサイズ(memory si
ze)(記憶容量)とコストと比較して強調されること
が少ない。これは、ダイナミックRAMの記憶容量密度
(storage capacity deusit
y)がその速度以上に大きさを増大させたという事実か
ら明らかである。アクセス時間に多少の改善は見られた
ものの、ダイナミックRAMを使用したシステムは、一
般に、他のところでその速度を速める必要があった。
【0005】システム処理速度を速めるため、近年、キ
ャッシュメモリ技術がDRAMメインメモリに適用され
てきた。キャッシュメモリは、処理装置(プロセッサ:
processor)とメインメモリとの間の配設され
た高速バッファである。
【0006】図1は、処理装置10がキャッシュ制御装
置12とキャッシュメモリ14とを備えた従来技術の構
成を示す。キャッシュメモリの主目的は、頻繁にアクセ
スされるデータを維持してシステムの高速アクセスを実
現することにある。キャッシュメモリ14(「二次キャ
ッシュスタティックRAM」と呼ばれることもある)
は、マルチプレクサ16を介して、DRAM20、2
2、24、26からロードされる。その後、データは、
キャッシュメモリ14内に格納(ストアード:stor
ed)されているならば、高速でアクセスされる。デー
タがキャッシュメモリ内に格納されていない場合は、D
RAM20、22、24及び/又は26が、探している
データ(sought data)をキャッシュメモリ
14内にロードする。図1から分かるように、キャッシ
ュメモリ14は、一般にダイナミックRAM20乃至2
6より高速のスタティックRAMを具えていても良い。
【0007】キャッシュメモリの実施のために、種々の
アプローチが提案されている。これらのアプローチに
は、図1のキャッシュメモリ14とキャッシュ制御装置
12のように制御装置により、或いは別個の論理回路に
より、外部キャッシュメモリを制御する方法が含まれ
る。
【0008】その利点にも拘わらず、キャッシュメモリ
技術は、システム設計に係る別の主要な問題を提起す
る。メモリの構成成分及びマイクロプロセッサは、一般
には、異なる会社で製造される。この結果、システムの
設計者は、図1のキャッシュ制御装置12やマルチプレ
クサ16等の装置を使用して、これらの素子を効果的に
橋絡(ブリッジ:bridge)する必要がある。これ
らのブリッジ構成成分は、通常、別の会社により製造さ
れる。これらの構成成分のピン形態及びタイミング要求
はそれぞれ異なるので、それらを別の装置でインタフェ
ースすることは困難である。さらに別の会社で製造され
たキャッシュメモリを付加することは、特にキャッシュ
実施の基準が存在しない故、新たな設計上の問題を生じ
る。
【0009】システム設計上の問題を悪化させること
は、(キャッシュメモリ14等の)外部キャッシュメモ
リの使用がメインメモリのアクセス速度の低下につなが
るという意味で不都合である。このアクセス速度の低下
には主として2つの理由がある。第一に、最も重要なこ
とは、メインメモリのアクセスが、「キャッシュミス
(cache miss)」が実現されるまで保留され
ることである。このミスに係るペナルティとして、50
Mhzシステムに対して2クロックサイクル(トゥー
ウエイト ステイト:two wait state
s)までの待ち状態が必要となる。これが、メインメモ
リのアクセスに必要な時間に加わる。第二に、外部キャ
ッシュに付与された物理的なルーティング(routi
ng)とバッファの優先処理は、通常、メインメモリデ
ータとアドレスアクセス経路を介して行われる。図1に
示したように、ダイナミックRAM20、22、24、
26からのデータは、キャッシュメモリ14のみを介し
てアクセスされる。従って、実際の遅延は小さいもの
の、確実にアクセス時間を増加させる。
【0010】別個に設けたキャッシュ及びメインメモリ
に係る第三の問題は、メインメモリからキャッシュメモ
リをロードする(「キャッシュ充填(cache fi
ll)」)時間が、メインメモリからキャッシュメモリ
への入力の数によって決まるということである。メイン
メモリからキャッシュメモリへの入力の数は、キャッシ
ュメモリに含まれるビット数より通常実質的に少ないの
で、キャッシュの充填には、多くのクロックサイクルを
要する。この結果、システムのアクセス速度は低下す
る。
【0011】ビデオRAM(VRAM)のために使用さ
れ且つ提示されてきたメモリアーキテクチャは、直列レ
ジスタをメインメモリと一体化している。ビデオRAM
は、特にビデオグラフィック分野で使用される。ビデオ
RAMは、直列式の高速レジスタを備えたダイナミック
RAMを具えていて、ディジタルビデオデータ線に対し
て別のアクセスポートを提供している。ここで使用され
る別のメモリは、SAM(逐次アドレスメモリ:ser
ially addressed memory)とし
て知られており、トランスファサイクルを用いてロード
される。SAMのデータは、直列クロックを用いて出力
される。従って、レジスタへのアクセスは、シリアルで
ありランダムではない。また、他のダイナミックRAM
に適用する場合のようにリフレッシュが問題とならない
ように、ダイナミックRAMへの連続アクセスを行って
いる。
【0012】1992年に市販されると思われる別のオ
ン−チップキャッシュメモリは、チップ上に別個に設け
られたキャッシュとキャッシュ制御装置のサブシステム
を用いて構成されている。これは、外部的にチップ即ち
システムへのアプローチが行われる場合に実施されるよ
うなフルキャッシュ制御装置とキャッシュメモリを備え
ている。このアプローチはかなり複雑であり、チップ寸
法を相当大きくする必要がある。更に、メインメモリか
らキャッシュメモリへのロード時間は、キャッシュメモ
リセルの数よりかなり少ない入力/出力キャッシュアク
セスポートの使用により、制約される。そのようなキャ
ッシュの充填は多くのクロックサイクルを要するので、
システムのアクセス速度は影響を受ける。上記アプロー
チは、本発明者の見解では、本発明よりやや煩雑で効率
が悪い。その一例が、米国特許第4,894,770号
に開示されており、その例ではデータ列を受け取りおよ
びストアするために複数のデータバッファを用いてい
る。
【0013】システム設計における更に別の問題は、外
部キャッシュメモリと併用する際に記憶装置をインター
リーブすることである。インターリーブにより、物理的
に異なる記憶装置に連続的なメモリ位置を割り当て、デ
ータ処理速度を増加させる。そうしたインターリーブ
は、バーストモード等の高速システムアクセスの場合に
行われる。外部キャッシュメモリにより通常必要とされ
るキャッシュ制御用の付加回路とメインメモリマルチプ
レクサを設けたため、効果的にインターリーブされた記
憶装置も設計上の問題を包含することになる。
【0014】従来技術に係る別の問題は、メモリシステ
ムの市場性の欠如にある。メモリを更に追加すること
は、更に別の外部スタティックRAMキャッシュメモリ
とキャッシュ制御論理回路とを要することになる。例え
ば、図1のメモリサイズを倍にするためには、ダイナミ
ックRAM装置の数を増やすのみならず、別のマルチプ
レクサと場合によっては別のキャッシュ制御装置を要す
る。この結果、システムの電力消費が増大し、システム
信頼性を損ない、システム密度を低減させ、製造コスト
を増加し、システム設計を複雑にすることは明らかであ
る。
【0015】システムの商品性に係る別の問題は、シス
テムの製造面からも生じる。外部キャッシュメモリを使
用する場合、製造業者は一定量の基板面積(ボードエリ
ア:board area)をメインメモリに割り当て
る。更に、外部キャッシュに対しては、より小さい面積
が割当てられる。許容キャッシュヒット確率を維持しつ
つ、メインメモリと外部キャッシュメモリを増加させる
ことには限界がある。この限界は、外部キャッシュより
メインメモリに要する基板面積に起因する。従って、商
品性は、許容キャッシュメモリヒット確率を考慮する
と、限定されたものになる。
【0016】システムのアクセス速度に係る更に別の問
題は、「ポスト」データを書込むためにメインメモリの
外部に回路を接続しなければならないことである。ポス
トされたデータ(post data)は、必要とされ
るまで装置にラッチされたデータと参照される。これ
は、データを要する素子のタイミング要求が、データを
ラッチする構成成分又はシステムと同期していないため
に、行われる。この回路は、通常、データをラッチする
構成成分又はシステムに対して時間遅延を引き起こす。
【0017】前述したように、プレチャージ及びリフレ
ッシュサイクル中のダイナミックRAMへのアクセス
は、従来技術では禁止されていた。ある従来技術では、
ダイナミックRAMデータへのアクセスを可能とするた
めに、リフレッシュを隠す(ハイド:hide)ことを
試みている。また、あるダイナミックRAM装置では、
リフレッシュサイクル中もデータ出力を維持していた。
この装置の欠点は、リフレッシュの間のみ最近読み出さ
れたデータが利用可能であるということである。新たな
データ読出しサイクルは、リフレッシュサイクル中には
実行することができない。
【0018】疑似スタティックRAMは、リフレッシュ
サイクルを隠す(hide)ようにした別の装置であ
る。この装置は、内部リフレッシュサイクルを実行する
ことができた。しかしながら、リフレッシュサイクル中
に行われたデータアクセスでは、最悪の場合には、デー
タアクセス時間が1リフレッシュサイクル時間分も延長
された(即ち、リフレッシュサイクル時間+読出しアク
セス時間)。この装置は、真の同時アクセス及びリフレ
ッシュを可能とせず、また、リフレッシュサイクルを隠
す(hide)ために時分割多重化構成を使用してい
た。
【0019】リフレッシュサイクルを隠す(hide)
ための別の方法は、チップ上にRAMメモリをインタリ
ーブすることである。偶数アドレスのRAMメモリブロ
ックがアクセスされると、奇数アドレスのメモリブロッ
クがリフレッシュされ、この逆もまた行われる。このタ
イプの装置は、タイミング制御に多くの制約を要し、こ
れがアクセス時間における損失となる。
【0020】別の種類の問題は、メインメモリへのアク
セスモードの型(タイプ:type)を考慮するときに
生じる。アクセスの1つの型は、ページモードであり、
各アドレスは行アドレスが入力された後、同期してメモ
リアレイに入力される。この場合、出力データのアクセ
ス時間は、(列アドレスが有効な)タイミングクロック
縁部から出力部におけるデータの出現までに要する時間
である。別の型は、列アドレスが非同期的に入力される
スタティックカラムモード(static colum
n mode)である。これらのモードにおいては、ア
クセスは、RAS(行アドレスストローブ:Row A
ddress Strobe(DRAMメモリデバイス
に用いる共通信号))が活動的(低レベル)である場合
にのみ行われ、従来技術においては、時間の延長が必要
とされていた。
【0021】これらのアクセス型を有するチップを製造
する場合、これらのアクセスタイプの一方のみが装置に
実現される。通常、メモリチップを製造する最終工程の
一つで、いずれのアクセス型を支持するかを決定する。
従って、このように形成されたメモリチップは、両方の
アクセスモードを提供することはない。この結果、製造
業者が二つの型のチップを製造する場合、二つの異なる
工程を要するのでコストが増加する。
【0022】これらの問題を解決するために、ダイナミ
ックRAM等の構成成分に小さな変更を加えることによ
り、システム性能の向上が図れ及び橋渡しするための構
成成分(bridging conponents)の
必要性の除去を実現し得よう。しかしながら、この変更
を構成成分にうまく一体化するためには、その利点が比
較的大きく、しかも必要なチップスペースが小さいもの
でなくてはならない。例えば、ダイナミックRAMの歩
留りは、50%以上と見込まれなければならない。歩留
りはチップ寸法と密接に関連しているので、ダイナミッ
クRAMの変更に際しては、チップ寸法の変更を考慮す
る必要がある。
【0023】これらの問題を解決するために、新たなダ
イナミックRAMの設計が重要となった。ダイナミック
RAM内のキャッシュの最大の欠点は、ダイナミックR
AMのアクセス速度が余りに遅いということであった。
本発明は、現在入手可能な高速キャッシュの長所を十分
に生かしてダイナミックRAMの構造を変更することを
試みている。
【0024】この試みに適合する1つの方法は、メイン
メモリとキャッシュの機能を一体化することである。局
部的に配設したダイナミックRAMセル群内にキャッシ
ュメモリを埋設することにより、チップ構造(チップレ
イアウト:chip’s layout)の改善を図っ
ている。この構造により、チップ内で使用されるリード
線(導線)の量を減らし、更にはデータアクセス時間並
びにチップ寸法を低減している。
【0025】従って、上述した問題を解決することが本
発明の一般的な目的である。
【0026】この発明の目的は、従来の記憶装置及びア
クセス方法よりもアクセス時間を短くした記憶装置及び
その記憶装置のアクセス方法を提供することにある。
【0027】本発明の別の目的は、キャッシュメモリの
データアクセス動作を、リフレッシュ及びプレチャージ
等の好ましくないダイナミックRAMタイミングのオー
バヘッド動作から分離(アイソレート:isolat
e)することである。
【0028】本発明の更なる目的は、高速アクセスシス
テムにおいて、外部のスタティックRAMキャッシュメ
モリを設ける必要性を除去することである。
【0029】本発明の更に別の目的は、キャッシュとメ
インメモリ間におけるデータの一貫性(コヒーレンシ
ー:coherency)を保証することである。
【課題を解決するための手段及び作用】本発明は、高速
プロセッサベースシステムでの使用に適したハイブリッ
ド構造の高速記憶装置を提供する。本発明の好ましい実
施例は、スタティックRAMを密結合行レジスタとして
高密度ダイナミックRAM内に埋設しており、好ましく
は、同一のチップ上にダイナミックRAMアレイを配設
している。好ましくは、行レジスタをダイナミックRA
M内に位置させ、もしダイナミックRAMをサブアレイ
で形成する場合は、多数のスタティックRAM行レジス
タは多数のサブアレイを備えている。好ましくは、行レ
ジスタは、ダイナミックRAMの行(語線)に平行に且
つダイナミックRAMの列(ビット線)に垂直に位置す
る。スタティックRAMセルは、ダイナミックRAMに
比して高速で動作する。
【0030】この集積記憶装置は、好ましくは、最近読
み出された行アドレスのラッチ回路とアドレス比較器と
を有するオン−チップアドレス比較回路を備えている。
チップ上には、複数のアドレス及びデータラッチ回路、
リフレッシュカウンタ、及び集積記憶装置を制御するた
めの種々の論理回路も含むことが望ましい。
【0031】メモリの読出しは、行レジスタから行われ
ることが望ましい。記憶装置がアドレスを受容すると、
アドレス比較器は、当該アドレスが最近読み出された行
のアドレスに対応するかどうかを決定する。アドレス比
較器が「対応する(ヒット:hit)」と判断すると、
行レジスタのみがアクセスされ、データは列アドレスに
続いてスタティックRAMの速度で利用可能となる。行
内でのその後の読出し(バースト読出し、ローカル命令
又はデータ)は、同じ高速で続行される。読出しが「ミ
ス(miss)」であると検出されると、ダイナミック
RAMのメインメモリがアドレスされ、アドレスされた
データは行レジスタに書込まれる。「ミス」の場合に
は、ヒットの場合より僅かに遅い速度で出力部で利用可
能である。行レジスタからのその後の読出しは、ヒット
の場合と同一の極めて高速のアクセスで行われる。
【0032】いずれの場合でも行レジスタから読出しが
行われると共に行レジスタはダイナミックRAMから分
離(デカップル:decouple)されているので、
ダイナミックRAMのプレチャージは、性能を損なうこ
となく、同時に且つ非同期的に行われる。リフレッシュ
カウンタ及び独立したリフレッシュバスは、行レジスタ
の読出し中にメインメモリがリフレッシュされ得るよう
に配設されている。
【0033】メモリの書込みは、好ましくは、メインメ
モリに対して行われる。書き込みが適当な場合、オン−
チップアドレス比較器も、行レジスタへの同時書込みを
励起する。行レジスタ内のデータ及びメインメモリ内の
データは、同一のアドレスに対して可干渉性を有する。
メモリ書込み中の行の変更は、書込みが「ヒット」であ
る場合、行アドレスが行レジスタのアドレスと同一にな
らない限り、行レジスタの内容に影響することはない。
これにより、システムは直ちに、書込み動作の直前にア
クセスされた行レジスタに復帰することができる。書込
み入力(ライトポスティング:write posti
ng)は、外部のデータラッチを要することなく実施さ
れる。ぺージモードメモリの書込みは、単一の列アドレ
スサイクル時間内に行われる。
【0034】主読出し又は書込みサイクルを開始するこ
となく、行レジスタは、列アドレス制御装置の下で読出
されることが可能である。チップが励起されると共に、
出力はイネーブルされることが望ましい。
【0035】ユーザによるオン−チップラッチ回路の切
り換えにより、本発明の好ましい実施例をぺージカラム
モードかスタティックカラムモードのいずれかで動作さ
せることができる。更に、ゼロナノ秒のホールド時間に
より、行イネーブル信号/REを、行及び列アドレスを
多重化するために使用することができる。
【0036】行イネーブル信号/REで開始されたサイ
クルにおいて読出しヒットが生じると、内部行イネーブ
ル信号はイネーブルされず、ダイナミックRAMのアク
セスは生じないので、必要なサイクル時間及びプレチャ
ージを短縮することができる。
【0037】埋込み型キャッシュメモリを備えた上記ダ
イナミックRAMの動作の新規且つ重要な観点は、ダイ
ナミックRAMがリフレッシュ又はプレチャージされつ
つ或いは非同期的に作動しつつ、キャッシュメモリから
の待ち状態がゼロのデータランダムアクセスを提供した
ことにあることを理解されたい。
【0038】本発明の別の有益な観点は、アレイ構造内
にキャッシュメモリを埋設し、それによりキャッシュメ
モリの迅速な充填及びチップ密度の最適化を実現したこ
とにある。
【0039】本発明は又、埋込み型キャッシュメモリを
備えたダイナミックRAMを動作させる方法を含む。記
憶装置を動作させる第一の方法は、(1)主読出し又は
書込みサイクルを開始し、(2)行アドレスを直前の行
アドレスと比較することにより、探しているデータがキ
ャッシュメモリ内にあるかどうかを決定し、(3)読出
しサイクルの場合、データがキャッシュメモリに格納さ
れているときはキャッシュメモリからデータを読出し、
或いはデータがキャッシュメモリに格納されてないとき
はメインメモリからキャッシュメモリ内にデータをロー
ドした後データをキャッシュメモリから読出し、(4)
書込みサイクルの場合、データがキャッシュメモリにな
いときメインメモリにのみ書込み、或いはデータがキャ
ッシュメモリ内にあるときはメインメモリ及びキャッシ
ュメモリの両方に書込む、諸工程より成る。
【0040】記憶装置を動作させる第二の方法は、
(1)メインメモリの行をリフレッシュし、(2)キャ
ッシュメモリを同時に且つ非同期的に読出す、各工程よ
り成る。
【0041】
【実施例】以下、図面を参照して、本発明の実施例につ
き説明するが、この実施例の説明に先立ち、本発明の構
成上の特徴を図面に照らして説明する。
【0042】この発明の記憶装置の一例によれば、集積
回路上に形成されたダイナミックRAMメモリセルのア
レイ40と、この集積回路上に形成されてこのアレイ4
0と結合されたランダムアクセスキャッシュメモリ48
とを備えている。
【0043】この場合、好ましくは、このキャッシュメ
モリ48が、アレイ40内に埋設され或いはこのアレイ
40と共に埋設された複数のスタティックRAMセル
(142,144)を含み、このスタティックRAMセ
ル(142,144)がアレイ40に選択的に結合され
ている構成とするのが良い。
【0044】さらに、好ましくは、スタティックRAM
セル(142,144)とダイナミックRAMアレイ4
0との間に結合されたデカップリング(decoupl
ing)回路(TIN1 ,TIN2 ,TIN3 ,TIN4 )を有
し、それによりスタティックRAMセル(142,14
4)を、ダイナミックRAMアレイ40内の動作とは実
質的に独立に、アクセス可能であるように構成するのが
良い。
【0045】また、好ましくは、このデカップリング回
路が、複数のトランジスタ(TIN1,TIN2 ,TIN3
IN4 )を含み、各トランジスタが、スタティックRA
Mセル(142,144)のそれぞれとアレイ40から
の対応するビット線(BIT0,/BIT0,BIT
1,/BIT1)との間に形成されて導電率が制御可能
な経路を有し、さらに、対応する制御信号YWを受信す
るために、各トランジスタ(TIN1 ,TIN2 ,TIN3
IN4 )にそれぞれ制御電極を結合する構成とするのが
良い。
【0046】さらに、好ましくは、複数のトランジスタ
(TIN1 ,TIN2 ,TIN3 ,TIN4)に制御信号YWを
付与するための、これらトランジスタに結合したロード
制御回路60を備える構成とするのが良い。
【0047】また、好ましくは、スタティックRAMセ
ル(142,144)が、ダイナミックRAMアレイ4
0のビット線(BIT0,/BIT0,BIT1,/B
IT1)の少なくとも幾つかに対応する少なくとも1つ
の行レジスタ(142,144)を含む構成とすること
もできる。
【0048】また、好ましくは、ダイナミックRAMセ
ルのアレイ40が、複数のダイナミックRAMサブアレ
イとして配設され、スタティックRAMセル(142,
144)が複数の行レジスタ48として配設され、行レ
ジスタ48の少なくとも幾つかが、隣接したダイナミッ
クRAMサブアレイ40の間に配設されている構成とす
ることもできる。
【0049】また、好ましくは、行レジスタ(142,
144)が、その対応するダイナミックRAMアレイ4
0に隣接して位置決めされている構成とすることもでき
る。
【0050】また、好ましくは、アレイ40をアクセス
することなくランダムアクセスキャッシュメモリ48を
アクセスするために、キャッシュアクセス回路
(TIN1 ,TIN2 ,TIN3 ,TIN4 )を備えた構成とす
ることもできる。
【0051】また、好ましくは、最近読み出された行ア
ドレスラッチ回路104を備えた構成とすることもでき
る。
【0052】また、好ましくは、アレイ40がアクセス
されている間、ランダムアクセスキャッシュメモリ48
をアクセス可能である構成とするのが良い。
【0053】この発明の記憶装置の他の例では、メモリ
アレイ40と、メモリアレイ内に集積され且つメモリア
レイに結合されたキャッシュ48と、メモリアレイ40
に結合された列アドレスラッチ回路60と、列アドレス
ラッチ回路60に結合されたアドレス入力部と、キャッ
シュ48及びアドレス入力部とに結合された最近読み出
された行アドレスラッチ回路104と、最近読み出され
た行アドレスラッチ回路60とアドレス入力部とに結合
された比較器108と、メモリアレイ40とアドレス入
力部とに結合された行アドレスラッチ回路52と、メモ
リアレイ40に結合されたリフレッシュカウンタ68
と、メモリアレイ40とキャッシュ48とに接続された
入出力制御回路(TOUT1,TOUT2,TOUT3,TOUT4
と、入出力回路に結合された出力部とを備えた構成とす
る。
【0054】この場合さらに、好ましくは、マスク可能
な複数の入出力データライン(Q(OUT),D(I
N))を備えた構成とすることもできる。
【0055】この発明のデータ記憶装置へのアクセス方
法の一例によれば、ランダムアクセス形式で集積回路の
キャッシュメモリ48から読出す工程と、読出し工程と
同時に、前記キャッシュメモリ48から集積回路のメモ
リアレイ40をデカップリングする工程と、読出し工程
と同時的に且つ非同期的に前記メモリアレイ40を動作
させる工程とを備えている。
【0056】この場合、好ましくは、非同期的にメモリ
アレイ40を動作させる工程が、キャッシュメモリ48
から読出しを行う間に、メモリアレイ40をプレチャー
ジする工程を含むように構成しても良い。
【0057】さらに、好ましくは、非同期的にメモリア
レイを動作させる工程が、キャッシュメモリ48から読
出しを行う間に、メモリアレイ40をリフレッシュする
工程を含む構成としても良い。
【0058】また、この発明のデータ記憶装置へのアク
セス方法の他の例では、行アドレスを入力する工程と、
行アドレスを最近読出された行アドレスと比較する工程
と、行アドレスと最近読み出された行アドレスが等しい
場合に、主選定入力信号(/RE)を内部的に終端さ
せ、キャッシュ48から読出し、更に、キャッシュ48
から出力する工程とを備える構成とする。
【0059】その場合さらに、好ましくは、行アドレス
と最近読み出された行アドレスとが等しくない場合に、
メインメモリ40からキャッシュ48にデータを伝送す
る工程と、最近読み出された行アドレスの記憶位置10
4に行アドレスを格納する工程と、キャッシュ48を読
出す工程と、キャッシュ48からデータを出力する工程
とを備えた構成とすることもできる。
【0060】さらに、好ましくは、行アドレスが前記最
近読み出された行アドレスに等しくない場合に、デ−タ
をメインメモリ40に書き込む工程を備えた構成として
も良い。
【0061】さらに、好ましくは、行アドレスが最近読
み出された行アドレスに等しい場合に、データをあるメ
インメモリ40とあるキャッシュ48とに書込む工程を
備える構成としても良い以下、各図を参照して実施例を
詳述する。尚、図3〜図6において、信号を表わす記号
のうち、本文中で記号の前にスラッシュ「/」を付した
記号は、図中では記号の上側にバー「−」を付して示し
てある。
【0062】図2は、本発明に係る好ましい実施例のブ
ロック図である。CPU(中央処理装置)30は、制御
論理回路32とEDRAM(エンハンスメント型ダイナ
ミックRAM)34とに接続されていることが望まし
い。図1と比較して明らかなように、図2の好ましい実
施例は、図1の8個のチップに対して3個のチップのみ
使用している。この図2の配列により、システム性能を
向上させる一方でシステムコストとシステム電力要求を
低減させ、更には、システム信頼性とシステム密度の向
上、システム設計の単純化及びメモリシステムの容易な
商品化を実現している。
【0063】図1の二次キャッシュSRAM(スタティ
ックRAM)14、キャッシュ制御装置12、マルチプ
レクサ16、低速DRAM20、22、24、26の代
わりに、図2では、制御論理回路32に含まれる外部制
御論理回路と共に、EDRAM34を設けている。この
場合、4個の低速DRAMチップ20、22、24、2
6の記憶容量全体がインタリーブを要することなく1個
のチップ上に集約されているので、マルチプレクサ16
を設ける必要が無くなる。更に、EDRAM34は内部
キャッシュとキャッシュ制御論理回路とを含むことが望
ましく、これにより二次キャッシュSRAM14とキャ
ッシュ制御装置12を設ける必要性がなくなる。
【0064】そうした従来技術の各種チップ機能の一体
化により、キャッシュメモリ内のデータへのアクセス
は、待ち時間が実質的にゼロとなる。この短いアクセス
時間により、インタリーブ或いは高価な外部キャッシュ
メモリを要することなく(バーストモードにおけるよう
に)データ搬送を高速で行うことができる。加えて、E
DRAMへのアクセスは、アドレスシーケンスに対して
独立であることが望ましい。これにより、アドレスシー
ケンス従属モードで使用した場合、インータリーブが容
易となる。
【0065】図3を参照して、EDRAM34をより詳
細に説明する。EDRAM34は、好ましくは以下の信
号を入力する。
【0066】チップ選定信号 /S リフレッシュ信号 /F 書込み/読出し信号 W/R 行イネーブル信号 /RE 出力信号 /G データ信号 D 書込みイネーブル信号 /WE アドレスデータ A0 −A10 列アドレスラッチ信号 /CAL ここでは、例えば、幅4ビットの出力Qが生じる。
【0067】主要構成成分を介して、図3の回路は、D
RAMサブアレイ(メモリアレイ)40を有する。サブ
アレイ40には、リード線(ライン:line)45を
介してセンス増幅器44が結合されている。複数のリー
ド線(ライン)(ビット線)41を介して、サブアレイ
40から書込み及びロードマルチプレクサ48にデータ
ビットを結合している。マルチプレクサ48は、出力リ
ード線49を有する。
【0068】図3は又、複数のリード線53を介してD
RAMサブアレイ40に結合された行デコーダ及びアド
レスラッチ回路52を示している。
【0069】行レジスタ56も図3の回路の一部を構成
し、この行レジスタ56にリード線49を介して書込み
及びロードマルチプレクサ48から信号を入力する。行
レジスタ56は、複数のリード線61を介して列デコー
ダ60に結合されていて、これより信号が入力される。
行レジスタ56は、リード線57を介して出力データバ
ッファ64に信号を出力し、バッファ64は回路の出力
バス65を有する。
【0070】リフレッシュアドレスカウンタ68は、バ
ス69を介して複数の信号を行デコーダ及びアドレスラ
ッチ回路52に入力する。カウンタ68には、行アドレ
ス制御論理回路72からリード線70を介してリフレッ
シュ制御信号を入力する。
【0071】アドレスバス71は、行デコーダ52、行
アドレス制御論理回路72、列デコーダ60、及び下記
に説明する他の回路を含む図3に示した幾つかのブロッ
クに結合されている。アドレスバス71は、例えば11
ビットのアドレスデータA0−A10を入力する。このア
ドレスデータは、11ビットの行データ及びそれに続く
11ビットの列データ、或いはその逆から成ることが好
ましい。また、好適とはいえないが、バスはより低ビッ
トの行及び列アドレスデータを同時に伝送するようにし
てもよい。さらに、好適とはいえないが、行アドレス専
用と列アドレス専用の2つのアドレスバスを別個に設け
てもよい。
【0072】バス71上のアドレスデータは、列アドレ
ス制御論理回路76にも与えられる。「4から1(ワン
−オブ−フォー:one−of−four)」デコーダ
82には、バス71からアドレスデータビットA9 及び
10を、更には列アドレスラッチ信号/CALを入力す
ることが好ましい。バス71は、時分割多重化により、
行アドレスと列アドレスとをそれぞれの時間に伝送する
ことが望ましい。列アドレスラッチ信号/CAL、チッ
プ選定信号/S、リフレッシュ信号/F、行イネーブル
信号/RE、書込み/読出し信号W/R、及び書込みイ
ネーブル信号/WEは、列アドレス制御論理回路72に
入力される。
【0073】行デコーダ52は、他の入力として、行ア
ドレス制御論理回路72から出力された行アドレスイネ
ーブル信号及びリフレッシュアドレスイネーブル信号を
受信することが望ましい。行アドレスイネーブル信号及
びリフレッシュアドレスイネーブル信号は、それぞれリ
ード線73及び74を介して伝送される。行デコーダ5
2は、周知のようにその語線(ワードライン:word
lines)等を介してDRAMサブアレイ40に結
合されている。語線(図示せず)は、サブアレイを任意
に含むDRAMサブアレイ40内の列(ビット線)に対
して直交していることが望ましい。
【0074】さらに、図3から分かるように、DRAM
サブアレイ40は、従来技術で周知のようにリード線4
5を介してセンス増幅器44に、さらにはリード線41
を介して書込み/ロードマルチプレクサ48に結合され
ていることが望ましい。マルチプレクサ48は好ましく
は行レジスタ56に結合され、行レジスタ56はセンス
増幅器44に対しビット線41の反対の端部側に位置す
ることが好ましい。
【0075】好ましくは、行レジスタ56をサブアレイ
40のビット線対(図示せず)の端部に埋設することに
より、好ましい実施例のダイ寸法の増加を最小限に留め
ている。さらに、図6に示したように、2組のビット線
対BIT0と/BIT0、及びBIT1と/BIT1
は、行レジスタ56のクロス結合された(cross−
coupled)インバータ142及び144に結合さ
れている。上記クロス結合されたインバータがスタティ
ックRAMフリップフロップセルより成ることは理解さ
れよう。インバータ対例えばインバータ142及び14
4がそれぞれ好ましくは2組のビット線対に選択的に接
続されているので、行レジスタ56はこの回路により極
めて迅速に充填される。
【0076】DRAMアレイ(即ちサブアレイ)のそれ
ぞれの対向端に行レジスタ56とセンス増幅器44を埋
設する際には、ビット線対の特性インピーダンスを考慮
して行うことが望ましい。不変書込み操作を行う場合、
このインピーダンスに基づいてセンス増幅器44の状態
の維持を容易にしている。不変書込み操作は、メモリビ
ットが高水準同相(common mode)電圧で書
き込まれる場合に行われる。ビット線上のこの電圧によ
りセンス増幅器44がトグルすることはないので、高水
準同相電圧が当該不変ビット線から除去されると、セン
ス増幅器はビット線を元の状態に回復させる。
【0077】記号Yが列又は数種類の列信号(書込み、
書込みイネーブル、読出し、読出しイネーブル)を表す
ことは理解されよう。マルチプレクサ48は、列デコー
ダ60に結合されていて、このマルチプレクサには書込
みイネーブル信号YWを入力することが好ましい。行レ
ジスタ56は、列デコーダ60からリード線61を介し
て伝送される列読出し信号Yrを入力として有すること
が好ましい。行レジスタ56はバス57を介して出力デ
ータバッファ64にdOUT を出力する。バッファ64は
また、好ましくは入力として、出力イネーブル信号/G
及び選定バス81を受容する。バッファ64は、好まし
くは4ビット幅のバス65を介して、出力データQを出
力することが望ましい。
【0078】列アドレス制御論理回路76はさらに、好
ましくは入力として行アドレス制御論理回路72からリ
ード線75を介して伝送されるヒット/ミス信号を受信
する。図示したように、列アドレス制御論理回路76
は、バス80を介してマルチプレクサ48にLOAD1
/LOAD2信号を出力する。列アドレス制御論理回路
76は又、それぞれリード線79、77、78を介して
列読出しイネーブル信号Yre、列書込みイネーブル信号
Ywe、及び列アドレスデコードイネーブル信号をデコー
ダ60に出力することが望ましい。列アドレス制御論理
回路76への入力はさらに、書込みイネーブル信号/W
E,列アドレスラッチ信号/CAL、行イネーブル信号
/RE、書込み/読出し信号W/E及び好ましくは列ア
ドレスデータのアドレスビットA10を含むことが望まし
い。
【0079】バス83を介して伝送される入力データD
は、図示したように、マスクラッチ回路84及びデータ
ラッチ回路88へ出力される。バス83は、4ビット幅
であることが好ましいが、限定されるものではない。好
ましくは、マスクラッチ回路84は入力ラッチイネーブ
ル信号として行イネーブル信号/REを受信し、データ
ラッチ回路88は入力ラッチイネーブル信号として書込
みイネーブル信号/WEを受信する。ラッチ回路84及
び88の出力は、書込みイネーブル信号/WE及び列ア
ドレスラッチ信号/CALと共に、データマスク回路9
2に入力されることが望ましい。図3に示したように、
データマスク回路92は又、バス81を介してデコーダ
82に結合されてその出力を入力する。バス81は好ま
しくは4ビット幅である。データマスク回路92の出力
は、バス94を介してデータ選定回路96に入力され
る。バス94も又、4ビット幅であることが好ましい。
データ選定回路96は、好ましくは4ビット幅のバス9
7を介して、マルチプレクサ48に結合されている。
【0080】図4を参照すると、最近(最後に)読出さ
れた行アドレスラッチ制御回路100は、入力として好
ましくは、リフレッシュ信号/F、列アドレスラッチ信
号/CAL、チップ選定信号/S、書込み/読出し信号
W/R、及び行イネーブル信号/REを受信するように
結合されている。行アドレスラッチ制御回路100の出
力は、例示したように、最近読出された行アドレスラッ
チ回路104に接続されている。このラッチ回路104
の出力は、バス106を介して、比較器108に入力さ
れることが望ましい。比較器108は、好ましくは、一
方がラッチ回路により付与される2つの11ビットアド
レス入力を比較する。他方の11ビットアドレス入力
は、バス109を介して入力されることが好ましい。比
較器108のヒット/ミス信号出力は、リード線75を
介して、行キル回路112及び列アドレス制御論理回路
76に伝送される。
【0081】行キル回路112は、入力として好ましく
は、書込みイネーブル信号W/E、チップ選定信号/
S、書込み/読出し信号W/R、及び列アドレスラッチ
信号/CALを受信する。行キル回路112は、各入力
をチェックして、有効読出し又は書込みサイクルが開始
されたかどうかを決定する。そうした有効サイクルが開
始されていなければ、行キル回路112は中断し、リー
ド線113を介して行キル出力信号を行キル制御論理回
路116に出力する。
【0082】制御論理回路116は、行キル信号に加え
て、行イネーブル信号/REとリフレッシュ信号/Fを
受信すべく結合されている。これらの入力に基づいて、
制御論理回路116は、アドレスバス71からの行アド
レスか或いはリフレッシュアドレスカウンタ68からの
リフレッシュアドレスかのいずれを行デコーダ52(図
3)にラッチさせるべきかを決定する。一般に、行イネ
ーブル信号/REは、アクティブ状態で、DRAMアレ
イ40に対して読出し又は書込みアクセスがあるという
ことを意味する。リフレッシュ信号/Fは、アクティブ
状態で、アレイ40をリフレッシュすべきであり従って
行デコーダ52が行リフレッシュアドレスデータをラッ
チしなければならないということを意味する。しかしな
がら、行キル信号がアクティブであるならば、制御論理
回路116からの上記2つの出力は非アクティブ状態に
あり、行デコーダ52がいずれのアドレスをもラッチし
ないようにしている。行がラッチ又はデコードされない
ので、DRAMサブアレイ40はアクセスされず、破壊
読出しもなく、プレチャージ又はリフレッシュを開始す
る必要はない。制御論理回路116の「行アドレスイネ
ーブル」及び「リフレッシュアドレスイネーブル」の各
出力は、それぞれリード線73及び74を介して、行デ
コーダ52に結合されている。
【0083】図5は、好ましくは、列キル検出回路12
0を含み、好ましくは以下の入力信号、即ち、行イネー
ブル信号/RE、書込み/読出し信号W/R、列アドレ
スラッチ信号/CAL、及び書込みイネーブル信号/W
Eを受信する。検出回路120は、好ましくは、列アド
レス制御回路124に結合されて、これにその出力を付
与し、行キル回路112と同様に作動する。検出回路1
20は、有効列アドレスが受信されたかどうかを検出す
る。
【0084】列アドレス制御回路124は又、好ましく
は以下の入力信号、即ち、「ヒット/ミス」信号、書込
み/読出し信号W/R、行イネーブル信号/RE、及び
列キル信号を入力する。これらの入力に基づいて、制御
回路124は列読出し又は列書込みのいずれを行うべき
かを決定する。制御回路124は、4つの出力を生成す
るが、そのうちROK(「読出しOK」)信号、ロード
イネーブル信号、及びWOK(「書込みOK」)信号
は、図5に示したように、それぞれリード線126、1
27、128を介して、列読出し/書込み制御装置13
0に出力される。さらに、リード線127は、ロードマ
ルチプレクサ制御装置134にも結合されていることが
望ましい。制御装置124の第四の出力(列アドレスイ
ネーブル信号)は、リード線78を介して、列デコーダ
60に入力される。
【0085】列読出し/書込み制御装置130は又、別
の入力として書込みイネーブル信号/WE及び列アドレ
スラッチ信号/CALを受信する。制御装置130は、
それぞれリード線79及び77を介して、出力Yre及び
Yweを列デコーダ60に出力することが望ましい。
【0086】ロードマルチプレクサ制御装置134は、
入力として好ましくは、アドレスビットA10及びRE/
を受信する。制御装置134の出力、即ちLOAD1及
びLOAD2は、例示したようにそれぞれリード線80
を介して、マルチプレクサ48に結合されている。
【0087】図6を参照すると、電界効果トランジスタ
が例示されているが、他の型のトランジスタ又はスイッ
チ素子を使用してもよい。図6において、第一の相補的
なビット線対BIT0と/BIT0及び第二の相補的な
ビット線対BIT1と/BIT1は、図3のDRAMサ
ブアレイ40(ここでは図示せず)に結合されると共
に、それぞれ書込み(入力)トランジスタTIN2 、T
IN1 、TIN3 、TIN4 のソース−ドレン間通路の一方の
側に結合されている。トランジスタTIN1 、TIN2、T
IN3 、TIN4 のソース−ドレン間通路の他方の側は、選
定回路出力バス97に結合されている。バス97は、例
示的にDIN0 、/DIN0 ,DIN1 、/DIN1より成る。
トランジスタTIN1 、TIN2 、TIN3 、TIN4 のゲート
電極は、YWバス62に結合されている。
【0088】各ビット線は、電界効果トランジスタ或い
は他のスイッチ素子により、行レジスタのスタティック
RAMセルに選択的に結合されているので、選択的にデ
カップル(decouple)することができる。かく
して、ビット線対BIT0と/BIT0及びBIT1と
/BIT1、及びDRAMアレイの列を表すビット線
も、ロードトランジスタTLOAD1 、TLOAD2
LOAD3 、TLOAD4 のソース−ドレン間通路のより近い
側に結合されることが望ましい。TLOAD2 とTLOAD1
ゲート電極は、TLOAD3 とTLOAD4 のゲート電極のよう
に結合されることが好ましい。図6のDRAMアレイか
らより離隔したTLOAD1 及びTLOAD4 の側部に位置する
ソース−ドレン通路は、インバータ142の入力部に結
合されると共に互いに結合され、更には出力トランジス
タTOUT2のゲート電極にも結合されている。同様に位置
するトランジスタTLOAD2 及びTLOAD3 の電極は、イン
バータ142の出力部及びインバータ144の入力部に
結合されると共に互いに結合され、更には出力トランジ
スタのゲート電極にも結合されている。出力トランジス
タTOUT2及びTOUT4の各ソース−ドレン間通路は、接地
電位に結合されている。TOUT2及びTOUT4の他方の各電
極は、TOUT1及びTOUT3の各電極にそれぞれ結合されて
いる。出力トランジスタTOUT1及びTOUT3の一方の各電
極は、互いに結合されると共に、好ましくはYrを伝導
するリード線61に結合されている。TOUT1及びTOUT3
の他方の各電極は、バス57にそれぞれ結合されてい
る。
【0089】回路の動作 以下、好ましい実施例の動作をより詳細に説明する。行
イネーブル信号/REが主選定入力信号であることが望
ましい。チップ選定信号/Sが低レベルにある間に行イ
ネーブル信号REが送出されると、好ましくは、チップ
上の全ての回路(all on−chip circu
itry)が起動される。チップ選定信号/Sが高レベ
ルにあるとき、EDRAM34は好適なスタンドバイモ
ードにある。しかしながら、チップがスタンドバイモー
ドにある間に、リフレッシュ信号/Fを送出してもよ
い。
【0090】本発明の速度の高速化(speed ga
in )を実現するために、行アドレス比較段階にルッ
クアヘッド手法を適用することが望ましい。これは、比
較前に開始されるアクセスサイクルにより生じる時間遅
延を除去するために行われる。ルックアヘッド手法に
は、正の行アドレスセットアップ時間が必要となる。直
前の行アドレスと現在の行アドレスとの間の実際の比較
は、短いセットアップ時間の間に行われる。これによ
り、比較器108は、アドレスのヒット(一致)が生じ
たかどうかを、行イネーブル信号/REの立ち下がり点
の近くで判定することができる。各アドレスがEDRA
M34に入力される前に緩衝(buffer)される場
合には、最近読出された行アドレスと比較される現在の
行アドレスは緩衝されないことが望ましい。各アドレス
がチップ上に存在する場合、従来の緩衝法が使用され
る。しかしながら、好ましい実施例の比較器経路は、緩
衝することなくアドレスピンから直接にその信号を取り
出す。このアプローチにより、行イネーブル/RE信号
の高レベルから低レベルへの遷移前に、高速アドレス比
較が可能となる。
【0091】アドレス多重化DRAMは、通常、ゼロナ
ノ秒のセットアップ時間とゼロでないホールド時間を有
する。ここに説明する好ましい実施例は、好ましくはゼ
ロナノ秒のホールド時間を有する。行イネーブル信号/
REをゼロナノ秒のホールド時間で実行することによ
り、好ましくは当該信号をアドレス多重化信号として用
いることができる。ユーザ又はシステムは、当該データ
がEDRAMから読出された正確な時間を知るために、
各アドレスを比較することが望ましい。
【0092】図3を参照すると、行アドレス制御論理回
路72は、バス71と結合されると共に、書込みイネー
ブル信号/WE、書込み/読出し信号W/R、行イネー
ブル信号/RE、リフレッシュ信号/F、チップ選定信
号/S、及び列アドレスラッチ信号/CALを受信す
る。これらの入力は、図4に示すように、行アドレス制
御論理回路72の内部で処理(カップル:coupl
e)される。行アドレスラッチ制御回路100は、有効
読出しサイクルが開始された場合にのみ、行アドレスラ
ッチ回路104にイネーブル信号を送出する。行アドレ
スラッチ制御回路100は、行イネーブル信号/REが
高レベルから低レベルへ移行するとき、リフレッシュ信
号/F及び列アドレスラッチ信号/CALが高レベルに
あり且つチップ選定信号及び書込み/読出し信号W/R
が低レベルにある場合に、このイネーブル信号を送出す
ることが好ましい。リード線101を介して伝送される
このイネーブル信号により、行アドレスラッチ回路10
4は、好ましくはバス71を介して入力され、最近(最
後に)読出された行アドレスをラッチすることができ
る。最近読出された行アドレスのラッチは、有効読出し
サイクル中に行われることが望ましい。
【0093】行アドレスラッチ回路104は、好ましく
は、ラッチされたアドレスを比較器108に出力する。
比較器108は、行アドレスラッチ回路104から付与
される最近読出された行アドレスを、バス109を介し
て入力される現在の緩衝されていない(unbuffe
red)アドレスと比較することが好ましい。比較器1
08から出力されるヒット/ミス信号の状態は、好まし
くは、比較されるアドレスの同等性によって決定され
る。
【0094】ヒット/ミス信号は、リード線75を介し
て行キル回路112に供給される。書込みイネーブル信
号/WE、チップ選定信号/S、書込み/読出し信号W
/R及び列アドレスラッチ信号/CALが有効な入力組
み合わせ状態にない場合、或いはヒット/ミス信号が活
動状態にある場合、行キル制御論理回路116は、他の
入力の状態に係わりなく、リード線113を介して非活
動状態となる。しかしながら、リード線73又は74
は、行イネーブル信号/RE及びリフレッシュ信号/F
の状態に応じて、更にはリード線113が非活動状態に
ある場合に、活動状態となる。リード線73及び74は
図3の行デコーダ52に結合され、好ましくは行デコー
ダ内へのアドレスのラッチを制御する。
【0095】メモリアレイ40をリフレッシュするため
に、リフレッシュ信号/Fは行イネーブル信号/REに
応じてポーリングされることが好ましい。リフレッシュ
信号/Fが行イネーブル信号/REの立ち下がり縁部に
より低レベルとして検出されると、好ましくは、内部リ
フレッシュサイクルが実行される。リフレッシュアドレ
スカウンタ68は、デコーダ52に行アドレスフィール
ドを供給する。リフレッシュアドレスカウンタ68は、
次のリフレッシュ信号/F型のリフレッシュサイクルに
備えて、行イネーブル信号/REサイクルの終わりに増
分されることが望ましい。アドレスA0 −A10の全ての
二値組み合わせは、16ミリ秒毎にリフレッシュされる
ことが望ましい。また、アドレスビットA10は、好まし
くは循環する必要はないが、行アドレスのセットアップ
時間及びホールド時間を通じて有効でなくてはならな
い。
【0096】図4に示したように、リフレッシュ信号発
生器150には、好ましくは、リフレッシュ信号/F及
び行イネーブル信号REを入力する。行イネーブル信号
/REが高レベルから低レベルへと移行する時、リフレ
ッシュ信号/Fは活動状態にあることが望ましい。活動
状態にある場合のリフレッシュ信号発生器150の出力
は、装置が行リフレッシュを行っているとき、図3のリ
フレッシュアドレスカウンタ68に与えられて、これを
インクリメントする。カウンタ68の値は、好ましく
は、デコーダ52に連続的に供給される。
【0097】デコーダ52は、リード線73及び74の
状態に応じて、リード線69により供給されるリフレッ
シュアドレスか、バス71により供給される現在の行ア
ドレスのいずれかを、ラッチ及びデコードする。デコー
ダ52及びセンス増幅器44は、従来技術で公知のよう
にDRAMサブアレイ40と連通し、複数のリード線4
1を介してビット値を入出力する。
【0098】図6に示したように、別のアクセスサイク
ルを以下説明する。読出しサイクル中にヒットが存在す
る場合、ロード信号LOAD1及びLOAD2は活動状
態にないことが望ましい。これにより、ロードトランジ
スタTLOAD1 、TLOAD2 、TLOAD3 、TLOAD4 をオフに
することができるので、ビット線対BIT0と/BIT
0及びBIT1 /BIT1からインバータ142及び
144をデカップリング(decoupling)する
ことができる。図6には、リード線41から構成されて
インバータ142及び144に結合された2組のビット
線対が示されている。本発明の範囲は、2組のビット線
対に対する一対のインバータという構成比に限定される
ものではない。
【0099】列書込みアドレス信号YWは、非活動状態
のままであり、入力トランジスタTIN1 、TIN2 、T
IN3 、TIN4 をオフに維持している。かくして、DRA
Mサブアレイ40(図6には図示せず)は、読出しから
分離される。この分離によりサブアレイ40は破壊的に
放電し、サブアレイ40への別のアクセスが通常の場合
より迅速に生じる。列読出しアドレス信号YRは活動状
態にあり、好ましくは出力トランジスタTOUT1及びT
OUT3を励起して、ゲート(ベース)におけるデータをリ
ード線dOUT 及び/dOUT 上で転置させる。サブアレイ
40への書込みは、インバータ142及び144がデカ
ップリングされ且つ読出されている時に行われる。
【0100】読み出しがミスヒットの場合には、ロード
トランジスタTLOAD1 、TLOAD2 、TLOAD3 、TLOAD4
は、活動状態にあるロード信号LOAD1及びLOAD
2によりオンとなる。これにより、リード線41のいず
れかのビット線対を介して伝送されたデータを、インバ
ータ対142及び144に書き込む。この場合、読出し
サイクルは上述したように進行する。
【0101】書込みサイクルにミスヒットがある場合に
は、ロード信号LOAD1及びLOAD2はロードトラ
ンジスタTLOAD1 、TLOAD2 、TLOAD3 、TLOAD4 を励
起しないことが望ましい。代わりに、列書込みイネーブ
ル信号YWが、入力トランジスタTIN1 、TIN2 、T
IN3 、TIN4 を励起する。これにより、バス97を介し
て供給されたデータをDRAMサブアレイ40に入力す
ることができる。この書込みが生じると、デカップリン
グされたインバータ142及び144の読出しが行われ
る。
【0102】書込みサイクルにヒット信号がある場合に
は、ロード信号LOAD1及びLOAD2がロードトラ
ンジスタTLOAD1 、TLOAD2 、TLOAD3 、TLOAD4 を励
起する点を除いて、上述した書込みミスヒット信号の工
程と同様である。バス97を介して供給されたデータ
は、次に、サブアレイ40とインバータ142及び14
4の両方に書き込まれる。インバータ142及び144
の読み取りは、このサイクルの間に行われる。
【0103】ユーザが、読み取るべきデータをインバー
タ142及び144により維持することを決定すると、
これらのインバータの読み取りは、行イネーブル/RE
型のサイクルを開始することなく達成することができ
る。後述するように、ユーザはチップ選定信号/Sと出
力イネーブル信号/Gを励起すると共に、有効列アドレ
スを提供する必要がある。このように、インバータ14
2及び144上に維持されたデータは、単に列読出しア
ドレス信号YRで出力トランジスタTOUT1及びTOUT3
励起するだけで、読出すことができる。
【0104】更に、この非/RE型のサイクルが進行す
る場合、DRAMが/F型リフレッシュを行っている
間、或いはDRAMが読出し/書込みサイクルに続いて
プレチャージ段階にある間に、DRAMサブアレイ40
は同時に且つ非同期的にアクセスされることが望まし
い。これは、ロードトランジスタTLOAD1 、TLOAD2
LOAD3 、TLOAD4 が非活動状態にあり、インバータ1
42及び144をリード線41のビット線対からデカッ
プリングしている故に、可能である。
【0105】ここで図3を参照すると、データがリード
線57(図示例では4ビット線対の幅を有する)を介し
て供給されると、出力データバッファ64はバス81及
び出力イネーブル信号/Gによりイネーブルされること
ができる。データは更に、バス65(図示例では4ビッ
ト幅)に送出される。バッファ64は又、出力データを
送出することが好ましい。
【0106】ここで、図3の列アドレス制御論理回路7
6と図5を参照して、列アドレス制御論理回路76の好
ましい動作をより詳細に説明する。列キル検出器120
は、行イネーブル信号/RE、書込み/読出し信号W/
R、列アドレスラッチ信号/CAL、書込みイネーブル
信号/WEの各入力の状態が無効書込みサイクルにある
とき、活動状態になる。列キル検出器120により生成
された信号は、最終的に、図3の列検出器60における
列アドレスのラッチを不能にする。
【0107】列アドレス制御回路124は、リード線1
26上に読出しイネーブル信号を、リード線78上に列
アドレスイネーブル信号を、リード線127上にロード
イネーブル信号を、リード線128上に書込みイネーブ
ル信号を生成する。これらの信号の生成は、行イネーブ
ル信号/REが移行するとき、ヒット/ミス信号、読出
し/書込みW/R信号の状態、及び検出器120の出力
に応答することが望ましい。列キル検出器120へのト
グル入力即ち列アドレスラッチ信号/CALがリード線
78上の列アドレスイネーブル信号をトグルさせること
に留意されたい。トグルリード線78を介して、図3の
列検出器60内のラッチ回路(図示せず)をイネーブル
する。このラッチ回路をイネーブルすることにより、図
3の行レジスタ56への高速ページモード或いはスタテ
ィックカラムモードのアクセスが可能となる。スタティ
ックカラムモードにおける動作では、行アドレスが前の
サイクルと同じままであっても、アクセス時間のペナル
ティなしに、次の行イネーブル信号/REサイクルに移
行できる。
【0108】データラッチにより、システムがデータを
保持し続ける必要がなくなるので、外部に書込みデータ
ポストラッチ回路を設ける必要もなくなる。更に、デー
タラッチをキャッシュメモリのデカップリングと並行し
て行うことにより、多くの書込み/読出し状況におい
て、例えば奇偶語インターリーブ構成に対して連続的で
且つ待ち状態のない動作を達成できる。データラッチ回
路88で入力データがラッチされると、装置はデータ入
力ピンDの論理状態を無視することができる。これによ
り、内部物理書込みと並行してキャッシュ内容へのその
後のアクセスが可能となる。
【0109】書込みサイクル中に列アドレスラッチ信号
/CALを使用することにより、有効列アドレスが存在
する前に、書込みイネーブル信号/WEによりラッチさ
れた入力データを早期に入力することができる。この結
果、システムが外部書込み入力を行う必要がなくなる。
その後の書込みは、別の列アドレス入力で行う必要があ
る。列読出し/書込み制御装置130は、リード線77
及び79を介して、図3の列デコーダ60が読出し或い
は書込みのいずれかの列アドレスを図6の回路に付与す
ることを許可する出力を生成する。リード線77及び7
9は、書込み/読出し信号W/Rにより制御される入力
リード線126及び128が活動状態にあり、且つ入力
/CAL及び/WEが活動状態にある場合、活動状態と
なる。
【0110】列アドレス制御装置124からのリード線
127上の出力即ちロードイネーブル信号により、列読
出し/書込み制御装置134は、図3のマルチプレクサ
48へ付与されるLOAD1又はLOAD2信号を生成
することを許可される。LOAD1又はLOAD2信号
は、行イネーブル信号/REが移行するとき、入力A10
の状態により決定される。
【0111】ここで図3を参照すると、列デコーダ60
は、リード線78が活動状態にあるとき、バス71によ
り付与されるアドレスをラッチするが、このアドレスは
その後デコードされる。列デコーダ60は、メモリ読出
しを反映して、リード線79が活動状態にあるとき、複
数のリード線61を介して活動信号を行レジスタ56に
伝送する。好ましくは、行デコーダ60は、メモリ書込
みを反映して、リード線77が活動状態にあるとき、リ
ード線62を介して活動信号をマルチプレクサ48に送
出する。
【0112】ここでデータ入力経路について説明する
と、バス83上の入力データは、マスクラッチ回路84
とデータラッチ回路88に供給される。バス83の幅
は、好ましくは4ビットである。マスクラッチ回路84
は、行イネーブル信号/REが移行するとき、マスク入
力データを捕捉する。マスク入力データは、アドレスさ
れた4メモリビット以下でユーザが書き込む必要がある
ときに使用される。ラッチデータ回路88は、書込みイ
ネーブル信号/WEが活動状態になると、入力データを
捕捉する。ラッチ回路84及び88の出力は、列アドレ
スラッチ信号/CAL及び書込みイネーブル信号/WE
と共に、データマスク回路92に入力される。データマ
スク回路92は又、好ましくは幅4ビットのバス81と
結合されている。データマスク回路92は、マスクラッ
チ回路84によりマスクされていないデータラッチ回路
88からのデータを出力する。マスクされたビットは、
所定の状態でデータ選定回路96に出力される。
【0113】装置が1ビット幅のメモリとして使用され
る場合には、「4から1」デコーダ82は、好ましくは
行アドレスビットA9 及びA10により決定される選定信
号をバス81を介して出力する。この時、データマスク
回路92は、バス81の状態により決定される選定ビッ
トを出力する。バス94を介して伝送された4つの入力
ビットのうち、2つが好ましくは行アドレスビットA10
の状態に基づいて選定される。これらの選定されたビッ
ト及び選定されないビットは、書込み及びロードマルチ
プレクサ48に出力されることが望ましい。
【0114】行及び列アドレスが多重化されていない場
合には、アドレスされた行及び列は同時に提示されても
よい。ヒットが生じる行イネーブル信号/REの読出し
アクセスにかかるアクセス時間は、行イネーブル信号/
REが表明されない行レジスタアクセスの場合と同じで
ある。行イネーブル信号/REが内部的に終端でヒット
する場合は、行レジスタ56はDRAMアレイ40に連
結されず、列アドレスが利用可能となると直ちにアクセ
スされ得る。
【0115】前述の説明が本発明の好ましい実施例に関
するものであり、本発明の精神及び範囲を逸脱すること
なく種々の変形或いは変更が可能であることは理解され
よう。
【図面の簡単な説明】
【図1】従来技術に係るキャッシュ回路のブロック図で
ある。
【図2】本発明に係る回路の実施例を示すブロック図で
ある。
【図3】図2の実施例の詳細図である。
【図4】好ましくは図3に含まれる行アドレス制御論理
回路の詳細図である。
【図5】図3に含まれる列アドレス制御論理回路の詳細
図である。
【図6】図2の実施例のメモリアレイと行レジスタのイ
ンタフェースの詳細図である。
【符号の説明】
12:キャッシュ制御装置 14:キャッシュメモ
リ 16:マルチプレクサ 20,22,24,2
6:DRAM 30:CPU 32:制御論理回路 34:EDRAM 40:センス増幅器 41,45,53,57,61,69,70,73,7
4,75,77,78,79,101,113,12
6,127,128:リード線 48:書込み/ロードマルチプレクサ 49:出力リード線 52:行デコーダ/ア
ドレスラッチ回路 56:行レジスタ 60:列レコーダ 64:出力データバッファ 65:出力バス 68:リフレッシュアドレスカウンタ 69,80,83,94,97,109:バス 71:アドレスバス 72:行アドレス制御
論理回路 76:列アドレス制御論理回路 81:選定バス 82:ワン−オブ−フォーデコーダ 140,142:インバータ 84:マスクラッチ回
路 88:データラッチ回路 92:データマスク回
路 96:データ選定回路 100:行アドレスラ
ッチ制御回路 104:行アドレスラッチ回路 108:比較器 112:行キル回路 116:行キル制御論
理回路 120:検出回路 124:列アドレス制
御回路 130:列読出し/書込み制御装置 134:ロードマルチプレクサ制御装置 150:リフレッシュ信号発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・エイチ・サルトーレ アメリカ合衆国,コロラド州 80132,コ ロラド・スプリングス,ワー・イーグル・ ドライブ 1165 (72)発明者 ドナルド・ジー・キャリガン アメリカ合衆国,コロラド州 80132,モ ニュメント,スクラブ・オーク・サークル 425 (72)発明者 オスカー・フレデリック・ジョーンズ・ジ ュニア アメリカ合衆国,コロラド州 80919,コ ロラド・スプリングス,サンタイド・プレ イス 7235 (72)発明者 ケネス・ジェイ・モブレイ アメリカ合衆国,コロラド州 80908,コ ロラド・スプリングス,レミントン・ロー ド 17070

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 集積回路上に形成されたダイナミックR
    AMメモリセルのアレイと、 前記集積回路上に形成されて前記アレイと結合されたラ
    ンダムアクセスキャッシュメモリとを備えたことを特徴
    とする記憶装置。
  2. 【請求項2】 前記キャッシュメモリが、前記アレイ内
    に埋設され或いは前記アレイと共に埋設された複数のス
    タティックRAMセルを含み、前記スタティックRAM
    セルが前記アレイに選択的に結合されていることを特徴
    とする請求項1記載の記憶装置。
  3. 【請求項3】 さらに、前記スタティックRAMセルと
    前記ダイナミックRAMアレイとの間に結合されたデカ
    ップリング(decoupling)回路を有し、それ
    により前記スタティックRAMセルを、前記ダイナミッ
    クRAMアレイ内の動作とは実質的に独立に、アクセス
    可能であることを特徴とする請求項2記載の記憶装置。
  4. 【請求項4】 前記デカップリング回路が、複数のトラ
    ンジスタを含み、 各トランジスタが、前記スタティックRAMセルのそれ
    ぞれと前記アレイからの対応するビット線との間に形成
    されて導電率が制御可能な経路を有し、 さらに、対応する制御信号を受信するために、前記各ト
    ランジスタにそれぞれ制御電極を結合したことを特徴と
    する請求項3記載の記憶装置。
  5. 【請求項5】 さらに、前記複数のトランジスタに前記
    制御信号を付与するための、これらトランジスタに結合
    したロード制御回路を備えたことを特徴とする請求項4
    記載の記憶装置。
  6. 【請求項6】 前記スタティックRAMセルが、前記ダ
    イナミックRAMアレイのビット線の少なくとも幾つか
    に対応する少なくとも1つの行レジスタを含むことを特
    徴とする請求項3記載の記憶装置。
  7. 【請求項7】 前記ダイナミックRAMセルのアレイ
    が、複数のダイナミックRAMサブアレイとして配設さ
    れ、 前記スタティックRAMセルが複数の行レジスタとして
    配設され、 前記行レジスタの少なくとも幾つかが、隣接したダイナ
    ミックRAMサブアレイの間に配設されていることを特
    徴とする請求項6記載の記憶装置。
  8. 【請求項8】 前記行レジスタが、その対応するダイナ
    ミックRAMアレイに隣接して位置決めされていること
    を特徴とする請求項6記載の記憶装置。
  9. 【請求項9】 前記アレイをアクセスすることなく前記
    キャッシュをアクセスするために、キャッシュアクセス
    回路を備えたことを特徴とする請求項1記載の記憶装
    置。
  10. 【請求項10】 最近読み出された行アドレスラッチ回
    路を備えたことを特徴とする請求項1記載の記憶装置。
  11. 【請求項11】 前記アレイがアクセスされている間、
    前記ランダムアクセスキャッシュメモリをアクセス可能
    であることを特徴とする請求項1記載の記憶装置。
  12. 【請求項12】 メモリアレイと、 前記メモリアレイ内に集積され且つ前記メモリアレイに
    結合されたキャッシュと、 前記メモリアレイに結合された列アドレスラッチ回路
    と、 前記列アドレスラッチ回路に結合されたアドレス入力部
    と、 前記キャッシュ及び前記アドレス入力部とに結合された
    最近読み出された行アドレスラッチ回路と、 前記最近読み出された行アドレスラッチ回路と前記アド
    レス入力部とに結合された比較器と、 前記メモリアレイと前記アドレス入力部とに結合された
    行アドレスラッチ回路と、 前記メモリアレイに結合されたリフレッシュカウンタ
    と、 前記メモリアレイと前記キャッシュとに接続された入出
    力制御回路と、 前記入出力回路に結合された出力部とを備えたことを特
    徴とする記憶装置。
  13. 【請求項13】 さらに、マスク可能な複数の入出力デ
    ータラインを備えたことを特徴とする請求項12記載の
    記憶装置。
  14. 【請求項14】 ランダムアクセス形式で集積回路のキ
    ャッシュメモリから読出す工程と、 前記読出し工程と同時に、前記キャッシュメモリから集
    積回路メモリアレイをデカップリングする工程と、 前記読出し工程と同時的に且つ非同期的に前記メモリア
    レイを動作させる工程とを備えたことを特徴とする記憶
    装置にアクセスする方法。
  15. 【請求項15】 前記非同期的にメモリアレイを動作さ
    せる工程が、前記キャッシュメモリから前記読出しを行
    う間に、前記メモリアレイをプレチャージする工程を含
    むことを特徴とする請求項14記載の方法。
  16. 【請求項16】 前記非同期的にメモリアレイを動作さ
    せる工程が、前記キャッシュメモリから前記読出しを行
    う間に、前記メモリアレイをリフレッシュする工程を含
    むことを特徴とする請求項14記載の方法。
  17. 【請求項17】 行アドレスを入力する工程と、 前記行アドレスを最近読出された行アドレスと比較する
    工程と、 前記行アドレスと前記最近読み出された行アドレスが等
    しい場合に、主選定入力信号を内部的に終端させ、キャ
    ッシュから読出し、更に、前記キャッシュから出力する
    工程とを備えたことを特徴とする記憶装置にアクセスす
    る方法。
  18. 【請求項18】 さらに、前記行アドレスと前記最近読
    み出された行アドレスとが等しくない場合に、メインメ
    モリから前記キャッシュにデータを伝送する工程と、 最近読み出された行アドレスの記憶位置に前記行アドレ
    スを格納する工程と、 前記キャッシュを読出す工程と、 前記キャッシュからデータを出力する工程と、を備えた
    ことを特徴とする請求項15記載の方法。
  19. 【請求項19】 さらに、前記行アドレスが前記最近読
    み出された行アドレスに等しくない場合に、デ−タをメ
    インメモリに書き込む工程を備えたことを特徴とする請
    求項15記載の方法。
  20. 【請求項20】 さらに、前記行アドレスが前記最近読
    み出された行アドレスに等しい場合に、データをあるメ
    インメモリとあるキャッシュとに書込む工程を備えたこ
    とを特徴とする請求項15記載の方法。
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