KR100384056B1 - 반도체 메모리 장치 및 그 장치의 데이터 출력버퍼 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 그 장치의 데이터 출력버퍼를 공개한다. 그 장치는 복수개의 메모리 셀 어레이 블록들, 복수개의 메모리 셀 어레이 블록들의 평면상부(또는, 하부)에 배치되어 복수개의 메모리 셀 어레이 블록들 각각으로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 복수개의 센스 증폭기들 각각에 인접하여 배치되고, 복수개의 센스 증폭기들 각각으로 부터의 센스 출력신호쌍을 저장하고 제1데이터 출력신호를 발생하기 위한 복수개의 제1레지스터들, 복수개의 메모리 셀 어레이 블록들의 평면하부(또는, 상부)에 배치되고 클럭 제어신호 및 출력 인에이블 신호에 응답하여 복수개의 제1레지스터들 각각으로부터 출력되는 제1데이터 출력신호를 입력하여 제2데이터 출력신호쌍을 발생하기 위한 복수개의 제2레지스터들, 복수개의 메모리 셀 어레이 블록들의 하부(또는, 상부)에 배치되고 복수개의 제2레지스터들 각각으로부터의 제2데이터 출력신호쌍을 입력으로 하여 구동되는 복수개의 출력 드라이버들, 및 복수개의 출력 드라이버들 각각에 연결된 복수개의 입출력 패드들로 구성되어 있다. 따라서, 반도체 메모리 장치의 레이아웃면적을 최적화할 수 있다.

Description

반도체 메모리 장치 및 그 장치의 데이터 출력버퍼{Semiconductor memory device and data output buffer thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 레이아웃 면적을 최적화할 수 있는 반도체 메모리 장치 및 그 장치의 데이터 출력버퍼에 관한 것이다.
종래의 반도체 메모리 장치는 메모리 셀 어레이를 중심으로 입출력 패드들 및 주변회로가 메모리 셀 어레이 주위에 배치되어 있었다. 그리고, 종래의 반도체 메모리 장치는 입/출력 패드들 및 출력 드라이버들과 데이터 출력버퍼들이 상하로 분리되어 배치되고, 데이터 출력버퍼로부터 출력 드라이버로 두 개의 신호 라인이 연결됨으로 인해서 레이아웃에 효율적이지 못하다는 문제점이 있었다. 이는 두 개의 신호 라인이 메모리 셀 어레이 블록과 블록사이를 통과하게 되기 때문이다.
도1은 종래의 일반적인 반도체 메모리 장치의 레이아웃을 나타내는 블록도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-(n-1), 10-n), 센스 증폭기들(12-1, 12-2, ..., 12-(n-1), 12-n), 제1, 2레지스터들(14-1, 14-2, ..., 14-(n-1), 14-n)과 출력 드라이버들(16-1, 16-2, ..., 16-(n-1), 16-n)로 구성된 데이터 출력 버퍼들(20-1, 20-2, ..., 20-(n-1), 20-n), 및 입/출력 패드들(18-1, 18-2, ..., 18-(n-1), 18-n)로 구성되어 있다.
도1에 나타낸 종래의 반도체 메모리 장치의 레이아웃을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-(n-1), 10-n)은 가운데에 배치되어 있고, 센스 증폭기들(12-1, 12-2, ..., 12-(n-1), 12-n) 및 제1, 2레지스터들(14-1, 14-2, ..., 14-(n-1), 14-n)이 메모리 셀 어레이 블록들의 아래쪽에 배치되어 있고, 입/출력 패드들(18-1, 18-2, ..., 18-(n-1), 18-n), 및 출력 드라이버들(16-1, 16-2, ..., 16-(n-1), 16-n)이 메모리 셀 어레이 블록들의 위쪽에 배치되어 있고, 데이터 라인쌍들(DOU, DOD)이 메모리 셀 어레이 블록과 블록사이에 배치되어 있다.
즉, 도1에 나타낸 종래의 반도체 메모리 장치는 센스 증폭기(12-1, 12-2, ..., 12-(n-1), 12-n)과 제1, 2레지스터들(14-1, 14-2, ..., 14-(n-1), 14-n)사이의 신호 라인의 길이 및 출력 드라이버(16-1, 16-2, ..., 16-(n-1), 16-n)와 입/출력 패드(18-1, 18-2, ..., 18-(n-1), 18-n)사이의 신호 라인의 길이를 최소화하기 위하여 제1, 2레지스터들(14-1, 14-2, ..., 14-(n-1), 14-n)은 센스 증폭기(12-1, 12-2, ..., 12-(n-1), 12-n)쪽에 인접하여 배치되고 출력 드라이버(16-1, 16-2, ..., 16-(n-1), 16-n)는 패드(18-1, 18-2, ..., 18-(n-1), 18-n)쪽에 인접하여 배치되어 있다. 물론, 제1, 2레지스터들(14-1, 14-2, ..., 14-(n-1), 14-n)과 출력 드라이버(16-1, 16-2, ..., 16-(n-1), 16-n)도 인접하여 배치되어야 하나, 제1, 2레지스터들(14-1, 14-2, ..., 14-(n-1), 14-n)과 출력 드라이버(16-1, 16-2, ..., 16-(n-1), 16-n)사이의 기생저항/캐패시턴스보다 출력 드라이버(16-1, 16-2, ..., 16-(n-1), 16-n)와 패드(18-1, 18-2, ..., 18-(n-1), 18-n)사이의 기생저항/캐패시턴스가 반도체 메모리 장치의 동작 속도에 영향을 미치기 때문에 출력 드라이버(16-1, 16-2, ..., 16-(n-1), 16-n)가 패드(18-1, 18-2, ..., 18-(n-1), 18-n)쪽에 인접하여 배치되어 있다.
도2는 도1에 나타낸 종래의 반도체 메모리 장치의 데이터 출력버퍼의 실시예의 회로도로서, 제1 및 제2레지스터들(100, 200), 및 출력 드라이버(300)로 구성되어 있다. 도면에서, 제1 및 제2레지스터들(100, 200), 및 출력 드라이버(300)의 부호는 도1의 부호와 다른 부호를 사용하여 나타내었다.
제1레지스터(100)는 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터(N1)로 구성된 멀티플렉서(MUX1), PMOS트랜지스터들(P3, P4) 및 NMOS트랜지스터(N2)로 구성된 멀티플렉서(MUX2), 인버터들(I3, I4)로 구성된 래치(L1)로 구성되고, 제2레지스터(200)는 PMOS트랜지스터들(P5, P6) 및 NMOS트랜지스터들(N3, N4)로 구성된 클럭드 CMOS 인버터(CI1), 인버터(I5), PMOS트랜지스터들(P7, P8) 및 NMOS트랜지스터들(N5, N6)로 구성된 클럭드 CMOS 인버터(CI2), 인버터들(I6, I7)로 구성된 래치(L2), NAND게이트들(NA1, NA2), 및 인버터들(I8, I9)로 구성되고, 출력 드라이버(300)는 NMOS트랜지스터들(N7, N8)로 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
제1레지스터(100)는 센스 증폭기로 부터의 센스 출력신호쌍(SASb, SAS)을 입력하여 데이터 출력신호쌍(DATAAb, DATAA)을 발생하고 래치한다.
멀티플렉서들(MUX1, MUX2)은 "하이"레벨과 "로우"레벨의 센스 출력신호쌍
(SASb, SAS)에 응답하여 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터(N2)가 온되어 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 발생하고, "로우"레벨과 "하이"레벨의 센스 출력신호쌍(SASb, SAS)에 응답하여 NM0S트랜지스터
(N1) 및 PMOS트랜지스터들(P3, P4)가 온되어 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 발생한다.
그리고, 인버터들(I3, I4)로 구성된 래치(L1)는 데이터 출력신호쌍(DATAAb, DATAA)을 래치하여 출력한다.
제2레지스터(200)는 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 데이터 출력신호쌍(DATAAb, DATAA)을 입력하고 반전하여 데이터 출력신호쌍(DATAC, DATACb)을 발생하고 래치한다.
클럭드 CMOS 인버터들(CI1, CI2)은 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 PMOS트랜지스터들(P5, P7) 및 NMOS트랜지스터들(N4, N6)을 온한다. 이 상태에서, "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATAAb, DATAA)이 입력되면 NMOS트랜지스터(N3) 및 PMOS트랜지스터(P8)가 온되어 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DATAC, DATACb)이 발생한다. 그리고, "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DATAAb, DATAA)이 입력되면 PMOS트랜지스터(P6) 및 NMOS트랜지스터(N5)가 온되어 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATAC, DATACb)이 발생한다. 그리고, 인버터들(I6, I7)로 구성된 래치는 데이터 출력신호쌍(DATAC, DATACb)을 래치한다. NAND게이트들(NA1, NA2) 및 인버터들(I8, I9)은 "하이"레벨의 출력 인에이블 신호(OE)에 응답하여 데이터 출력신호쌍(DATAC, DATACb)을 데이터 출력신호쌍(DOU, DOD)으로 발생하고, "로우"레벨의 출력 인에이블 신호(OE)에 응답하여 "로우"레벨의 데이터 출력신호쌍(DOU, DOD)을 발생한다.
출력 드라이버(300)는 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DOU, DOD)에 응답하여 NMOS트랜지스터(N7)가 온되어 "하이"레벨의 출력신호(XIO)를 발생하고, "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DOU, DOD)에 응답하여 NMOS트랜지스터(N8)가 온되어 "로우"레벨의 출력신호(XIO)를 발생한다. 그리고, "로우"레벨의 데이터 출력신호쌍(DOU, DOD)에 응답하여 NMOS트랜지스터들(N7, N8)이 모두 오프되어 출력신호(XIO)는 하이 임피이던스 상태로 된다.
도3은 도2에 나타낸 데이터 출력버퍼의 동작을 설명하기 위한 동작 타이밍도로서, 도3을 이용하여 도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
반도체 메모리 장치 내부로 클럭신호(XCLK)가 입력되면 클럭 제어신호(KDATA)가 발생된다. 그리고, 첫 번째, 두 번째, 네 번째 사이클(Ⅰ, Ⅱ, Ⅳ)에서 데이터 출력을 위한 "로우"레벨의 반전 데이터 출력 인에이블 신호(XOEb)가 반도체 메모리 장치 내부로 입력되면 이 신호를 반전하고 버퍼하여 "하이"레벨의 데이터 출력 인에이블 신호(OE)가 발생된다.
그러면, 데이터 출력버퍼가 동작을 수행하여 데이터 출력신호(XIO)를 발생한다.
첫 번째 사이클(Ⅰ)에서, 데이터 출력버퍼의 제1레지스터(100)는 센스 증폭기로 부터의 "하이"레벨과 "로우"레벨의 센스 출력신호쌍(SASb, SAS)을 입력하여 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 발생하고, 제2레지스터(200)는 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 반전하여 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DATAC, DATACb)을 발생하고, "하이"레벨의 출력 인에이블 신호(OE)에 응답하여 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DOU, DOD)을 발생한다. 그리고, 출력 드라이버(300)는 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DOU, DOD)을 구동하여 "로우"레벨의 출력 데이터 신호(XIO)를 발생한다.
두 번째, 네 번째 사이클(Ⅱ, Ⅳ)에서, 데이터 출력버퍼의 제1레지스터(100)는 센스 증폭기로 부터의 "로우"레벨과 "하이"레벨의 센스 출력신호쌍(SASb, SAS)을 입력하여 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 발생하고, 제2레지스터(200)는 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 반전하여 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATAC, DATACb)을 발생하고, "하이"레벨의 출력 인에이블 신호(OE)에 응답하여 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DOU, DOD)을 발생한다. 그리고, 출력 드라이버(300)는 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DOU, DOD)을 구동하여 "하이"레벨의 출력 데이터 신호(XIO)를 발생한다.
세 번째 사이클(Ⅲ)에서는 출력 인에이블 신호(OE)가 "로우"레벨이므로 데이터 출력신호쌍(DOU, DOD)이 모두 "로우"레벨이 되어 출력 데이터 신호(XIO)는 하이 임피이던스 상태를 나타낸다.
그런데, 도2에 나타낸 데이터 출력버퍼는 도1에 나타낸 바와 같이 출력 드라이버들이 메모리 셀 어레이의 위쪽에 배치되고 데이터 출력버퍼들이 메모리 셀 어레이의 아래쪽에 배치되어 있고, 메모리 셀 어레이의 블록사이로 두 개의 신호 라인이 배치됨으로 인해서 레이아웃을 효율적으로 할 수 없다는 문제점이 있었다.
그리고, 데이터 출력버퍼로부터 패드까지의 신호 라인이 길어짐으로 인해서 클럭 제어신호(KDATA)의 발생시점으로부터 데이터가 패드를 통하여 출력될 때까지의 시간이 길어지게 된다는 문제점이 있었다. 즉, 클럭신호(XCLK)의 발생으로부터 데이터 출력신호(XIO)가 발생되기까지의 시간이 길어지게됨으로써 반도체 메모리 장치의 동작 속도가 느려지게 된다는 문제점이 있었다.
본 발명의 목적은 레이아웃 면적을 최적화하고 동작 속도를 개선할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 회로 구성을 간단화하여 레이아웃 면적을 최적화할 수 있는 반도체 메모리 장치의 데이터 출력버퍼를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들의 평면상부(또는, 하부)에 배치되어 상기 복수개의 메모리 셀 어레이 블록들 각각으로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 상기 복수개의 센스 증폭기들 각각에 인접하여 배치되고, 상기 복수개의 센스 증폭기들 각각으로 부터의 센스 출력신호쌍을 저장하고 제1데이터 출력신호를 발생하기 위한 복수개의 제1레지스터들, 상기 복수개의 메모리 셀 어레이 블록들의 평면하부(또는, 상부)에 배치되고 상기 클럭 제어신호 및 출력 인에이블 신호에 응답하여 상기 복수개의 제1레지스터들 각각으로부터 출력되는 제1데이터 출력신호를 입력하여 제2데이터 출력신호쌍을 발생하기 위한 복수개의 제2레지스터들, 상기 복수개의 메모리 셀 어레이 블록들의 평면하부(또는, 상부)에 배치되고 상기 복수개의 제2레지스터들 각각으로부터의 제2데이터 출력신호쌍을 입력으로 하여 구동되는 복수개의 출력 드라이버들, 및 상기 복수개의 출력 드라이버들 각각에 연결된 복수개의 입출력 패드들을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력버퍼는 데이터 입력 신호쌍을 저장하고 단일라인을 통해 제1데이터 출력신호를 발생하기 위한 제1레지스터, 클럭 제어신호 및 출력 인에이블 신호에 응답하여 상기 제1레지스터로부터 출력되는 제1데이터 출력신호를 입력하여 제2데이터 출력신호쌍을 발생하기 위한 제2레지스터, 및 상기 제2레지스터로부터의 제2데이터 출력신호쌍을 입력으로 하여 구동되는 출력 드라이버를 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 레이아웃을 나타내는 블록도이다.
도2는 도1에 나타낸 반도체 메모리 장치의 데이터 출력버퍼의 실시예의 회로도이다.
도3은 도2에 나타낸 데이터 출력버퍼의 동작을 설명하기 위한 동작 타이밍도이다.
도4는 본 발명의 반도체 메모리 장치의 레이아웃을 나타내는 일 실시예의 블록도이다.
도5는 도4에 나타낸 반도체 메모리 장치의 데이터 출력버퍼의 실시예의 회로도이다.
도6은 도5에 나타낸 데이터 출력버퍼의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 출력버퍼를 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 레이아웃을 나타내는 블록도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-(n-1), 10-n), 센스 증폭기들(12-1, 12-2, ..., 12-(n-1), 12-n), 출력 드라이버들(16-1, 16-2, ..., 16-(n-1), 16-n), 및 패드들(18-1, 18-2, ..., 18-(n-1), 18-n)의 구성 및 배치는 도1에 나타낸 종래의 반도체 메모리 장치의 구성 및 배치와 동일하며, 데이터 출력버퍼들(30-1, 30-2, 30-(n-1), 30-n)을 구성하는 제1레지스터들(32-1, 32-2, ..., 32-(n-1), 32-n)과 제2레지스터들(34-1, 34-2, ..., 34-(n-1), 34-n)의 구성 및 배치가 상이하다.즉, 제1레지스터들(32-1, 32-2, ..., 32-(n-1), 32-n)이 센스 증폭기들(12-1, 12-2, ..., 12-(n-1), 12-n)에 인접하여 배치되고, 제2레지스터들(34-1, 34-2, ..., 34-(n-1), 34-n)이 출력 드라이버들(16-1, 16-2, ..., 16-(n-1), 16-n)에 인접하여 배치되고, 제1레지스터들(32-1, 32-2, ..., 32-(n-1), 32-n)로부터 제2레지스터들(34-1, 34-2, ..., 34-(n-1), 34-n)로 하나의 신호 라인이 배치되는 것이 상이하다.
도4에 나타낸 본 발명의 반도체 메모리 장치는 제2레지스터를 출력 드라이버쪽으로 배치하고, 제1레지스터에서 제2레지스터로 하나의 신호 라인을 배치함으로써 레이아웃을 효율적으로 할 수 있다.
도5는 본 발명의 반도체 메모리 장치의 데이터 출력버퍼의 실시예의 회로도로서, 제1레지스터(110), 제2레지스터(210), 및 출력 드라이버(300)로 구성되어 있다.
제1레지스터(110)는 도2에 나타낸 제1레지스터(100)의 구성에 인버터(I10)를 추가하여 구성되어 있다. 제1레지스터(110)의 구성을 상세하게 설명하면 다음과 같다.
멀티플렉서(MUX1)는 반전 센스 출력신호(SASB)를 반전하기 위한 인버터(I1), 내부 전원전압(VDDI)과 반전 데이터 출력신호(DATAAb) 발생라인사이에 직렬 연결되고 센스 출력신호(SAS) 및 인버터(I1)의 출력신호에 의해서 각각 제어되는 두 개의 PMOS트랜지스터들(P1, P2)와 반전 데이터 출력신호(DATAAb) 발생라인과 접지전압사이에 연결되고 센스 출력신호(SAS)에 의해서 제어되는 NMOS트랜지스터(N1)로 구성되어 있다. 멀티플렉서(MUX2)는 센스 출력신호(SAS)를 반전하기 위한 인버터(I2), 내부 전원전압(VDDI)과 데이터 출력신호(DATAA) 발생라인사이에 직렬 연결되고 반전 센스 출력신호(SASB) 및 인버터(I2)의 출력신호에 의해서 각각 제어되는 두 개의 PMOS트랜지스터들(P3, P4)와 데이터 출력신호(DATAA) 발생라인과 접지전압사이에 연결되고 반전 센스 출력신호(SASB)에 의해서 제어되는 NMOS트랜지스터(N2)로 구성되어 있다. 래치(L1)는 데이터 출력신호(DATAA) 발생라인으로부터의 신호를 반전하여 반전 데이터 출력신호(DATAAb) 발생라인으로 전송하기 위한 인버터(I3)와 반전 데이터 출력신호(DATAAb) 발생라인으로 부터의 신호를 반전하여 데이터 출력신호(DATAA) 발생라인으로 전송하기 위한 인버터(I4)로 구성되어 있다.
제2레지스터(210)는 인버터(I11), PMOS트랜지스터들(P9, P10), 및 NMOS트랜지스터들(N9, N10)로 구성된 클럭드 CMOS 인버터(CI3), 인버터들(I12, I13)로 구성된 래치(L3), 인버터(I14), 및 NOR게이트들(NOR1, NOR2)로 구성되어 있다.
클럭드 CMOS 인버터(CI3)는 클럭 제어신호(KDATA)를 반전하기 위한 인버터(I11), 내부 전원전압(VDDI)과 접지전압사이에 직렬 연결되고 인버터(I11)의 출력신호, 데이터 출력신호(DATABb), 데이터 출력신호(DATABb), 클럭 제어신호(KDATA)에 각각 제어되는 두 개의 PMOS트랜지스터들(P9, P10), 및 두 개의 NMOS트랜지스터들(N9, N10)로 구성되어 있다. 래치(L3)는 클럭드 CMOS 인버터(CI3)의 출력신호를 반전하여 반전 데이터 출력신호(DATACb)를 발생하는 인버터(I12)와 인버터(I12)의 출력신호를 반전하여 데이터 출력신호(DATAC)를 발생하고 인버터(I12)의 입력단자에 연결된 인버터(I13)로 구성되어 있다. 그리고, 출력 인에이블 신호(OE)를 반전하는 인버터(I14)와 인버터(I14)의 출력신호와 데이터 출력신호쌍(DATACb, DATAC)을 각각 비논리합하여 데이터 출력신호쌍(DOU, DOD)을 발생하는 NOR게이트들(NOR1, NOR2)로 구성되어 있다.
출력 드라이버(300)는 출력 전원전압과 접지전압사이에 직렬 연결되고 데이터 출력신호쌍(DOU, DOD)에 의해서 각각 제어되는 NMOS트랜지스터들(N7, N8)로 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
제1레지스터(110)는 센스 증폭기로 부터의 센스 출력신호쌍(SASb, SAS)을 입력하여 데이터 출력신호쌍(DATAAb, DATAA)을 발생하고 래치한다. 제1레지스터(110)에 대한 동작 설명은 도2에 나타낸 제1레지스터(100)의 동작 설명을 참고로 하면 쉽게 이해될 것이다. 인버터(I10)는 데이터 출력신호(DATAA)를 반전하여 데이터 출력신호(DATABb)를 발생한다. 즉, 이 데이터 출력신호(DATABb)가 도4에 나타낸 메모리 셀 어레이의 블록과 블록사이를 통과하게 된다.
제2레지스터(210)는 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 제1레지스터(110)로부터 전송되는 데이터 출력신호(DATABb)를 입력하여 제2데이터 출력신호쌍(DATACb, DATAC)을 발생하고, 출력 인에이블 신호(OE)에 응답하여 데이터 출력신호쌍(DOU, DOD)을 발생한다.
클럭드 CMOS 인버터(CI3)는 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 PMOS트랜지스터(P9) 및 NMOS트랜지스터(N10)가 온되어 "하이"레벨의 데이터 출력신호(DATABb)를 반전하여 "로우"레벨의 신호를 출력하고, "로우"레벨의 데이터 출력신호(DATABb)를 반전하여 "하이"레벨의 신호를 출력한다. 인버터들(I12, I13)로 구성된 래치(L3)는 클럭드 CMOS 인버터(CI3)의 출력신호를 반전하고 래치하여 데이터 출력신호쌍(DATACb, DATAC)을 발생한다. 인버터(I14)는 출력 인에이블 신호(OE)를 반전한다. NOR게이트들(NOR1, NOR2)은 "로우"레벨의 인버터(I14)의 출력신호에 응답하여 데이터 출력신호쌍(DATACb, DATAC)을 반전하여 데이터 출력신호쌍(DOU, DOD)을 발생하고, "하이"레벨의 인버터(I14)의 출력신호에 응답하여 데이터 입력신호쌍(DATACb, DATAC)에 무관하게 "로우"레벨의 데이터 출력신호쌍(DOU, DOD)을 발생한다.
출력 드라이버(300)는 도2에 나타낸 데이터 출력버퍼의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도5에 나타낸 데이터 출력버퍼는 도2에 나타낸 종래의 데이터 출력버퍼에 비해서 회로 구성 및 신호배선 구조가 간단해졌음을 알 수 있다.
따라서, 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 출력버퍼는 레이아웃을 효율적으로 할 수 있다.
도6은 도5에 나타낸 데이터 출력버퍼의 동작을 설명하기 위한 동작 타이밍도로서, 도6을 이용하여 도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
상술한 도3의 타이밍도에서 설명한 것과 마찬가지로, 반도체 메모리 장치 내부로 클럭신호(XCLK)가 입력되면 클럭 제어신호(KDATA)가 발생되고, 첫 번째, 두 번째, 네 번째 사이클(Ⅰ, Ⅱ, Ⅳ)에서, 데이터 출력을 위한 "로우"레벨의 반전 데이터 출력 인에이블 신호(XOEb)가 반도체 메모리 장치 내부로 입력되면 이 신호를반전하고 버퍼하여 "하이"레벨의 데이터 출력 인에이블 신호(OE)가 발생된다.
그러면, 데이터 출력버퍼가 동작을 수행하여 데이터 출력신호(XIO)를 발생한다.
첫 번째 사이클(Ⅰ)에서, 데이터 출력버퍼의 제1레지스터(110)는 센스 증폭기로 부터의 "하이"레벨과 "로우"레벨의 센스 출력신호쌍(SASb, SAS)을 입력하여 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 발생하고, 인버터(I10)는 "로우"레벨의 데이터 출력신호(DATAA)를 반전하여 "하이"레벨의 데이터 출력신호(DATABb)를 발생한다. 제2레지스터(210)는 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DATACb, DATAC)을 발생하고, "하이"레벨의 출력 인에이블 신호(OE)에 응답하여 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DOU, DOD)을 발생한다. 그리고, 출력 드라이버(300)는 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DOU, DOD)을 구동하여 "로우"레벨의 출력 데이터 신호(XIO)를 발생한다.
두 번째, 네 번째 사이클(Ⅱ, Ⅳ)에서, 데이터 출력버퍼의 제1레지스터(110)는 센스 증폭기로 부터의 "로우"레벨과 "하이"레벨의 센스 출력신호쌍(SASb, SAS)을 입력하여 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DATAAb, DATAA)을 발생하고, 인버터(I10)는 "하이"레벨의 데이터 출력신호(DATAA)를 반전하여 "로우"레벨의 데이터 출력신호(DATABb)를 발생한다. 제2레지스터(210)는 "하이"레벨의 클럭 제어신호(KDATA)에 응답하여 "로우"레벨과 "하이"레벨의 데이터 출력신호쌍(DATACb, DATAC)을 발생하고, "하이"레벨의 출력 인에이블 신호(OE)에응답하여 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DOU, DOD)을 발생한다. 그리고, 출력 드라이버(300)는 "하이"레벨과 "로우"레벨의 데이터 출력신호쌍(DOU, DOD)을 구동하여 "하이"레벨의 출력 데이터 신호(XIO)를 발생한다.
세 번째 사이클(Ⅲ)에서는 출력 인에이블 신호(OE)가 "로우"레벨이므로 데이터 출력신호쌍(DOU, DOD)이 모두 "로우"레벨이 되어 출력 데이터 신호(XIO)는 하이 임피이던스 상태를 나타낸다.
즉, 도5에 나타낸 반도체 메모리 장치의 데이터 출력버퍼는 제1레지스터와 제2레지스터사이의 신호 라인을 하나의 데이터 출력신호(DATABb) 라인으로 구성한 것이다.
따라서, 본 발명의 반도체 메모리 장치는 메모리 셀 어레이의 블록과 블록사이에 하나의 신호 라인이 통과하도록 배치함으로써 레이아웃을 효율적으로 할 수 있다.
그리고, 본 발명의 반도체 메모리 장치의 데이터 출력버퍼는 센스 증폭기쪽에 제1레지스터가 위치하도록 배치하고, 출력 드라이버쪽으로 제2레지스터가 위치하도록 배치함으로써 클럭신호의 발생시점으로부터 데이터 출력신호(XIO)가 발생될 때까지의 신호 지연이 줄어들게 되어 반도체 메모리 장치의 동작 속도를 개선할 수 있다.
또한, 본 발명의 반도체 메모리 장치의 데이터 출력버퍼는 회로 구성이 간단하여 레이아웃을 효율적으로 할 수 있다.

Claims (25)

  1. 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들의 평면상부(또는, 하부)에 배치되어 상기 복수개의 메모리 셀 어레이 블록들 각각으로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들;
    상기 복수개의 센스 증폭기들 각각에 인접하여 배치되고, 상기 복수개의 센스 증폭기들 각각으로 부터의 센스 출력신호쌍을 저장하고 제1데이터 출력신호를 단일라인을 통해 각기 제공하기 위한 복수개의 제1레지스터들;
    상기 복수개의 메모리 셀 어레이 블록들의 평면하부(또는, 상부)에 배치되고 클럭 제어신호 및 출력 인에이블 신호에 응답하여 상기 복수개의 제1레지스터들 각각으로부터 출력되는 제1데이터 출력신호를 상기 단일라인을 통해 각기 수신하여 제2데이터 출력신호쌍을 발생하기 위한 복수개의 제2레지스터들;
    상기 복수개의 메모리 셀 어레이 블록들의 평면하부(또는, 상부)에 배치되고 상기 복수개의 제2레지스터들 각각으로부터의 제2데이터 출력신호쌍을 입력으로 하여 구동되는 복수개의 출력 드라이버들; 및
    상기 복수개의 출력 드라이버들 각각에 연결된 복수개의 입출력 패드들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수개의 제1레지스터들 각각은
    상기 센스 출력신호쌍을 각각 입력하여 제3데이터 출력신호쌍을 발생하기 위한 제1, 2멀티플렉서들;
    상기 제1, 2멀티플렉서들로부터 출력되는 제3데이터 출력신호쌍사이에 연결되어 상기 제3데이터 출력신호쌍을 래치하기 위한 제1래치; 및
    상기 제3데이터 출력신호쌍중 제3데이터 출력신호를 반전하여 상기 제1데이터 출력신호를 발생하여 상기 단일라인을 통해 제공하기 위한 제1인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1멀티플렉서는
    상기 센스 출력신호쌍중 반전 센스 출력신호를 반전하기 위한 제2인버터;
    내부 전원전압과 상기 반전 제1데이터 출력신호 발생라인사이에 직렬 연결되고 상기 센스 출력신호 및 상기 제2인버터의 출력신호에 의해서 각각 제어되는 제1, 2PMOS트랜지스터들; 및
    상기 반전 제1데이터 출력신호 발생라인과 접지전압사이에 연결되고 상기 센스 출력신호에 의해서 제어되는 제1NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 제2멀티플렉서는
    상기 센스 출력신호쌍중 센스 출력신호를 반전하기 위한 제3인버터;
    내부 전원전압과 상기 제1데이터 출력신호 발생라인사이에 직렬 연결되고 상기 반전 센스 출력신호 및 상기 제3인버터의 출력신호에 의해서 각각 제어되는 제3, 4PMOS트랜지스터들; 및
    상기 제1데이터 출력신호 발생라인과 접지전압사이에 연결되고 상기 반전 센스 출력신호에 의해서 제어되는 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 제1래치는
    상기 반전 제3데이터 출력신호를 반전하여 상기 제3데이터 출력신호 발생라인으로 출력하기 위한 제4인버터; 및
    상기 제3데이터 출력신호를 반전하여 상기 반전 제3데이터 출력신호 발생라인으로 출력하기 위한 제5인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 제2레지스터는
    상기 클럭 제어신호에 응답하여 상기 제1인버터의 출력신호를 반전하여 출력하기 위한 클럭드 CMOS 인버터;
    상기 클럭드 CMOS 인버터의 출력신호를 반전하고 래치하여 제4데이터 출력신호쌍을 발생하기 위한 제2래치; 및
    상기 출력 인에이블 신호에 응답하여 상기 제2래치로부터의 제4데이터 출력신호쌍을 반전하여 상기 제2데이터 출력신호쌍으로 발생하기 위한 논리 게이트 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 클럭드 CMOS 인버터는
    상기 클럭 제어신호를 반전하기 위한 제6인버터; 및
    상기 내부 전원전압과 접지전압사이에 직렬 연결되고 상기 제6인버터의 출력신호, 상기 제1인버터의 출력신호, 상기 제1인버터의 출력신호, 및 상기 클럭 제어신호에 의해서 각각 제어되는 제5, 6PMOS트랜지스터들과 제3, 4NMOS트랜지스터들을 구비하여, 상기 제1인버터의 출력신호를 반전하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제2래치는
    상기 클럭드 CMOS 인버터의 출력신호를 반전하여 상기 반전 제4데이터 출력신호를 발생하기 위한 제7인버터; 및
    상기 제7인버터의 출력단자에 연결된 입력단자와 상기 제7인버터의 입력단자에 연결된 출력단자를 가지고 상기 제7인버터의 출력신호를 반전하여 상기 제4데이터 출력신호를 발생하기 위한 제8인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 논리 게이트 수단은
    상기 출력 인에이블 신호를 반전하기 위한 제9인버터;
    상기 반전 제4데이터 출력신호와 상기 제9인버터의 출력신호를 비논리합하여 상기 제2데이터 출력신호를 발생하기 위한 제1비논리합 게이트; 및
    상기 제4데이터 출력신호와 상기 제9인버터의 출력신호를 비논리합하여 상기 반전 제2데이터 출력신호를 발생하기 위한 제2비논리합 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 복수개의 출력 드라이버들 각각은
    출력 전원전압과 접지전압사이에 직렬 연결되고 상기 제1 및 제2비논리합 게이트들로 부터의 제2데이터 출력신호쌍에 의해서 각각 제어되는 제5, 및 6NMOS트랜지스터들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 데이터 입력 신호쌍을 저장하고 제1데이터 출력신호를 단일라인을 통해 발생하기 위한 제1레지스터;
    클럭 제어신호 및 출력 인에이블 신호에 응답하여 상기 제1레지스터로부터 출력되는 제1데이터 출력신호를 상기 단일라인을 통해 입력하여 제2데이터 출력신호쌍을 발생하기 위한 제2레지스터; 및
    상기 제2레지스터로부터의 제2데이터 출력신호쌍을 입력으로 하여 구동되는 출력 드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  12. 제11항에 있어서, 상기 제1레지스터는
    상기 데이터 입력신호쌍을 각각 입력하여 제3데이터 출력신호쌍을 발생하기 위한 제1, 2멀티플렉서들;
    상기 제1, 2멀티플렉서들로부터 출력되는 제13이터 출력신호쌍사이에 연결되어 상기 제3데이터 출력신호쌍을 래치하기 위한 제1래치; 및
    상기 제3데이터 출력신호쌍중 데이터 출력신호를 반전하여 상기 제1데이터 출력신호를 상기 단일라인을 통해 발생하기 위한 제1인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  13. 제12항에 있어서, 상기 제1멀티플렉서는
    상기 데이터 입력신호쌍중 반전 데이터 입력신호를 반전하기 위한 제2인버터;
    내부 전원전압과 상기 반전 제3데이터 출력신호 발생라인사이에 직렬 연결되고 상기 데이터 입력신호 및 상기 제2인버터의 출력신호에 의해서 각각 제어되는 제1, 2PMOS트랜지스터들; 및
    상기 반전 제3데이터 출력신호 발생라인과 접지전압사이에 연결되고 상기 데이터 입력신호에 의해서 제어되는 제1NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  14. 제12항에 있어서, 상기 제2멀티플렉서는
    상기 데이터 입력신호쌍중 데이터 입력신호를 반전하기 위한 제3인버터;
    내부 전원전압과 상기 제3데이터 출력신호 발생라인사이에 직렬 연결되고 상기 반전 데이터 입력신호 및 상기 제3인버터의 출력신호에 의해서 각각 제어되는 제3, 4PMOS트랜지스터들; 및
    상기 제3데이터 출력신호 발생라인과 접지전압사이에 연결되고 상기 반전 데이터 입력신호에 의해서 제어되는 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  15. 제12항에 있어서, 상기 제1래치는
    상기 반전 제3데이터 출력신호를 반전하여 상기 제3데이터 출력신호 발생라인으로 출력하기 위한 제4인버터; 및
    상기 제3데이터 출력신호를 반전하여 상기 반전 제3데이터 출력신호 발생라인으로 출력하기 위한 제5인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  16. 제12항에 있어서, 상기 제2레지스터는
    상기 클럭 제어신호에 응답하여 상기 제1인버터의 출력신호를 반전하여 출력하기 위한 클럭드 CMOS 인버터;
    상기 클럭드 CMOS 인버터의 출력신호를 반전하고 래치하여 제4데이터 출력신호쌍을 발생하기 위한 제2래치; 및
    상기 출력 인에이블 신호에 응답하여 상기 제2래치로부터 제4데이터 출력신호쌍을 반전하여 제2데이터 출력신호쌍으로 발생하기 위한 논리 게이트 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  17. 제16항에 있어서, 상기 클럭드 CMOS 인버터는
    상기 클럭 제어신호를 반전하기 위한 제6인버터; 및
    상기 내부 전원전압과 접지전압사이에 직렬 연결되고 상기 제6인버터의 출력신호, 상기 제1인버터의 출력신호, 상기 제1인버터의 출력신호, 및 상기 클럭 제어신호에 의해서 각각 제어되는 제5, 6PMOS트랜지스터들과 제3, 4NMOS트랜지스터들을 구비하여, 상기 제1인버터의 출력신호를 반전하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  18. 제17항에 있어서, 상기 제2래치는
    상기 클럭드 CMOS 인버터의 출력신호를 반전하여 상기 반전 제4데이터 출력신호를 발생하기 위한 제7인버터; 및
    상기 제7인버터의 출력단자에 연결된 입력단자와 상기 제7인버터의 입력단자에 연결된 출력단자를 가지고 상기 제7인버터의 출력신호를 반전하여 상기 제4데이터 출력신호를 발생하기 위한 제8인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  19. 제17항에 있어서, 상기 논리 게이트 수단은
    상기 출력 인에이블 신호를 반전하기 위한 제9인버터;
    상기 반전 제4데이터 출력신호와 상기 제9인버터의 출력신호를 비논리합하여 상기 제2데이터 출력신호를 발생하기 위한 제1비논리합 게이트; 및
    상기 제4데이터 출력신호와 상기 제9인버터의 출력신호를 비논리합하여 상기 반전 제2데이터 출력신호를 발생하기 위한 제2비논리합 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  20. 제19항에 있어서, 상기 출력 드라이버는
    출력 전원전압과 접지전압사이에 직렬 연결되고 상기 제1 및 제2비논리합 게이트들로 부터의 제2데이터 출력신호쌍에 의해서 각각 제어되는 제5, 및 6NMOS트랜지스터들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼.
  21. 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들의 평면상부(또는, 하부)에 배치되고 상기 복수개의 메모리 셀 어레이 블록들 각각으로 부터의 데이터 출력신호를 저장하고 제1데이터 출력신호를 단일라인을 통해 각기 제공하기 위한 복수개의 제1레지스터들;
    상기 복수개의 메모리 셀 어레이 블록들의 평면하부(또는, 상부)에 배치되고 클럭 제어신호 및 출력 인에이블 신호에 응답하여 상기 복수개의 제1레지스터들 각각으로부터 출력되는 데이터 출력신호를 상기 단일라인을 통해 각기 수신하여 제2데이터 출력신호쌍을 발생하기 위한 복수개의 제2레지스터들; 및
    상기 복수개의 메모리 셀 어레이 블록들의 평면하부(또는, 상부)에 배치되고 상기 복수개의 제2레지스터들 각각으로부터의 제2데이터 출력신호쌍을 응답하여 구동되어지는 복수개의 출력 드라이버들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  22. 반도체 메모리 장치에 있어서,
    센스증폭기를 거친 한쌍의 데이터선;
    상기 한쌍의 데이터선을 통하여 수신되는 데이터를 입력으로 하고, 이를 저장 버퍼링하는 버퍼회로를 포함하고, 상기 저장 버퍼링된 신호를 단일라인을 통해 출력하는 제1레지스터;
    상기 제1레지스터와 소정거리를 이격되고, 상기 단일라인을 통해 인가되는 상기 제1레지스터의 출력을 내부 클록신호에 동기화시켜 출력하는 제2레지스터;
    상기 제2레지스터의 출력에 응답하여 데이터 출력단에 이를 출력되도록 하는 출력드라이버수단을 구비하며,
    상기 제1레지스터와 상기 제2레지스터간의 이격된 소정거리는 상기 제2레지스터와 상기 출력드라이버수단과의 이격된 거리보다 상대적으로 큰 것을 특징으로 하는 데이터 출력버퍼.
  23. 제22항에 있어서, 상기 센스증폭기와 상기 제1레지스터의 이격된 거리는 상기 제1레지스터와 상기 제2레지스터간의 이격된 소정거리보다 상대적으로 작음을 특징으로 하는 데이터 출력버퍼.
  24. (삭제)
  25. 제23항에 있어서, 상기 제1레지스터와 소정거리 이격된 상기 제2레지스터를 접속시키는 상기 신호선이 메모리 셀 어레이의 상단부를 지남을 특징으로 하는 데이터 출력버퍼.
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