JP3316482B2 - 半導体メモリ装置及びそのデータ出力バッファ - Google Patents
半導体メモリ装置及びそのデータ出力バッファInfo
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- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Description
【０００１】
【発明の属する技術の分野】本発明は、半導体メモリ装
置に係るもので、特にレイアウト面積を最適化すること
ができる半導体メモリ装置及びその装置のデータ出力バ
ッファに関する。
置に係るもので、特にレイアウト面積を最適化すること
ができる半導体メモリ装置及びその装置のデータ出力バ
ッファに関する。
【０００２】
【従来の技術】従来の半導体メモリ装置は、メモリセル
アレイを中心に入出力パッド及びその周辺回路がメモリ
セルアレイの近くに配置されている。そして、従来の半
導体メモリ装置は、入出力パッド及び出力ドライバとレ
ジスタとが距離を隔てて配置され、レジスタから出力ド
ライバに２個の信号ラインが連結されていて、効率的な
レイアウトを期待することができないという問題点があ
った。これは２個の信号ラインがメモリセルアレイブロ
ックとメモリセルアレイブロックとの間を通過するため
である。
アレイを中心に入出力パッド及びその周辺回路がメモリ
セルアレイの近くに配置されている。そして、従来の半
導体メモリ装置は、入出力パッド及び出力ドライバとレ
ジスタとが距離を隔てて配置され、レジスタから出力ド
ライバに２個の信号ラインが連結されていて、効率的な
レイアウトを期待することができないという問題点があ
った。これは２個の信号ラインがメモリセルアレイブロ
ックとメモリセルアレイブロックとの間を通過するため
である。
【０００３】図４は、従来の半導体メモリ装置のレイア
ウトを示すブロック図であって、メモリセルアレイブロ
ック10-1,10-2,..,10-(n-1),10-n、センス増幅器12-1,1
2-2,...,12-(n-1),12-n、第１,２レジスタ14-1,14-
2,...,14-(n-1),14-nと出力ドライバ16-1,16-2,...,16-
(n-1),16-nからなるデータ出力バッファ20-1,20-2,...,
20-(n-1),20-n、及び入出力パッド18-1,18-2,...,18-(n
-1),18-nから構成されている。
ウトを示すブロック図であって、メモリセルアレイブロ
ック10-1,10-2,..,10-(n-1),10-n、センス増幅器12-1,1
2-2,...,12-(n-1),12-n、第１,２レジスタ14-1,14-
2,...,14-(n-1),14-nと出力ドライバ16-1,16-2,...,16-
(n-1),16-nからなるデータ出力バッファ20-1,20-2,...,
20-(n-1),20-n、及び入出力パッド18-1,18-2,...,18-(n
-1),18-nから構成されている。
【０００４】以下、図４に示した従来の半導体メモリ装
置のレイアウトを説明する。
置のレイアウトを説明する。
【０００５】メモリセルアレイブロック10-1,10-2,...,
10-(n-1),10-nは中央部に配置され、センス増幅器12-1,
12-2,...,12-(n-1),12-n及び第１,２レジスタ14-1,14-
2,...,14-(n-1),14-nがメモリセルアレイブロックの下
方に配置され、入出力パッド18-1,18-2,...,18-(n-1),1
8-n、及び出力ドライバ16-1,16-2,...,16-(n-1),16-nが
メモリセルアレイブロックの上方に配置され、データラ
イン対DOU,DODがメモリセルアレイブロックとメモリセ
ルアレイブロックとの間に配置されている。
10-(n-1),10-nは中央部に配置され、センス増幅器12-1,
12-2,...,12-(n-1),12-n及び第１,２レジスタ14-1,14-
2,...,14-(n-1),14-nがメモリセルアレイブロックの下
方に配置され、入出力パッド18-1,18-2,...,18-(n-1),1
8-n、及び出力ドライバ16-1,16-2,...,16-(n-1),16-nが
メモリセルアレイブロックの上方に配置され、データラ
イン対DOU,DODがメモリセルアレイブロックとメモリセ
ルアレイブロックとの間に配置されている。
【０００６】図４に示した従来の半導体メモリ装置は、
センス増幅器12-1,12-2,...,12-(n-1),12-nと第１,２レ
ジスタ14-1,14-2,...,14-(n-1),14-nとの間の信号ライ
ンの長さ、及び出力ドライバ16-1,16-2,...,16-(n-1),1
6-nと入出力パッド18-1,18-2,...,18-(n-1),18-nとの間
の信号ラインの長さを最小化するため、第１,第２レジ
スタ14-1,14-2,...,14-(n-1),14-nはセンス増幅器12-1,
12-2,...,12-(n-1),12-nの側に隣接して配置され、出力
ドライバ16-1,16-2,...,16-(n-1),16-nはパッド18-1,18
-2,...,18-(n-1),18-nの側に隣接して配置されている。
センス増幅器12-1,12-2,...,12-(n-1),12-nと第１,２レ
ジスタ14-1,14-2,...,14-(n-1),14-nとの間の信号ライ
ンの長さ、及び出力ドライバ16-1,16-2,...,16-(n-1),1
6-nと入出力パッド18-1,18-2,...,18-(n-1),18-nとの間
の信号ラインの長さを最小化するため、第１,第２レジ
スタ14-1,14-2,...,14-(n-1),14-nはセンス増幅器12-1,
12-2,...,12-(n-1),12-nの側に隣接して配置され、出力
ドライバ16-1,16-2,...,16-(n-1),16-nはパッド18-1,18
-2,...,18-(n-1),18-nの側に隣接して配置されている。
【０００７】もちろん、第1,2レジスタ14-1,14-2,..,14
-(n-1),14-nと出力ドライバ16-1,16-2,...,16-(n-1),16
-nも隣接して配置されるべきであるが、第1,2レジスタ1
4-1,14-2,...,14-(n-1),14-nと出力ドライバ16-1,16-
2,...,16-(n-1),16-n間の寄生抵抗/キャパシタンスより
も、出力ドライバ16-1,16-2,...,16-(n-1),16-nとパッ
ド18-1,18-2,...,18-(n-1),18-n間の寄生抵抗/キャパシ
タンスが半導体メモリ装置の動作速度に影響を与えるた
め、出力ドライバ16-1,16-2,...,16-(n-1),16-nがパッ
ド18-1,18-2,...,18-(n-1),18-nの側に隣接して配置さ
れている。
-(n-1),14-nと出力ドライバ16-1,16-2,...,16-(n-1),16
-nも隣接して配置されるべきであるが、第1,2レジスタ1
4-1,14-2,...,14-(n-1),14-nと出力ドライバ16-1,16-
2,...,16-(n-1),16-n間の寄生抵抗/キャパシタンスより
も、出力ドライバ16-1,16-2,...,16-(n-1),16-nとパッ
ド18-1,18-2,...,18-(n-1),18-n間の寄生抵抗/キャパシ
タンスが半導体メモリ装置の動作速度に影響を与えるた
め、出力ドライバ16-1,16-2,...,16-(n-1),16-nがパッ
ド18-1,18-2,...,18-(n-1),18-nの側に隣接して配置さ
れている。
【０００８】即ち、図４に示したレイアウトは、一般的
な半導体メモリ装置のレイアウトを示すものである。
な半導体メモリ装置のレイアウトを示すものである。
【０００９】図５は、図４に示した従来の半導体メモリ
装置のデータ出力バッファの実施例の回路図であって、
第１及び第２レジスタ100,200及び出力ドライバ300から
なっている。図中、第１及び第２レジスタ100,200及び
出力ドライバ300の符号は図４の符号と異なる符号を用
いて示している。
装置のデータ出力バッファの実施例の回路図であって、
第１及び第２レジスタ100,200及び出力ドライバ300から
なっている。図中、第１及び第２レジスタ100,200及び
出力ドライバ300の符号は図４の符号と異なる符号を用
いて示している。
【００１０】第１レジスタ100は、PMOSトランジスタP1,
P2及びNMOSトランジスタN1からなるマルチプレクサMUX1
と、PMOSトランジスタP3,P4及びNMOSトランジスタN2か
らなるマルチプレクサMUX2と、インバーターI3,I4から
なるラッチL1とで構成され、第２レジスタ200は、PMOS
トランジスタP5,P6及びNMOSトランジスタN3,N4からなる
クロックCMOSインバーターCI1と、インバーターI5、PMO
SトランジスタP7,P8及びNMOSトランジスタN5,N6からな
るクロックCMOSインバーターCI2と、インバーターI6,I7
からなるL2と、NANDゲートNA1,NA2とで構成され、出力
ドライバ300は、NMOSトランジスタN7,N8で構成されてい
る。
P2及びNMOSトランジスタN1からなるマルチプレクサMUX1
と、PMOSトランジスタP3,P4及びNMOSトランジスタN2か
らなるマルチプレクサMUX2と、インバーターI3,I4から
なるラッチL1とで構成され、第２レジスタ200は、PMOS
トランジスタP5,P6及びNMOSトランジスタN3,N4からなる
クロックCMOSインバーターCI1と、インバーターI5、PMO
SトランジスタP7,P8及びNMOSトランジスタN5,N6からな
るクロックCMOSインバーターCI2と、インバーターI6,I7
からなるL2と、NANDゲートNA1,NA2とで構成され、出力
ドライバ300は、NMOSトランジスタN7,N8で構成されてい
る。
【００１１】以下、図５に示した回路の動作を説明す
る。
る。
【００１２】第１レジスタ100は、センス増幅器からの
センス出力信号対SASb,SASを入力してデータ出力信号対
DATAAb,DATAAを発生しラッチする。マルチプレクサMUX
1,MUX2は"ハイ"レベル、"ロー"レベルのセンス出力対SA
Sb,SASに応じてPMOSトランジスタP1,P2及びNMOSトラン
ジスタN2がオンされて、"ハイ"レベルと"ロー"レベルの
データ出力信号対DATAAb,DATAAを発生し、"ロー"レベ
ル、"ハイ"レベルのセンス出力信号対SASb,SASに応じて
NMOSトランジスタN1及びPMOSトランジスタP3,P4がオン
されて、"ロー"レベルと"ハイ"レベルのデータ出力信号
対DATAAb,DATAAを発生する。そして、インバーターI3,I
4からなるラッチL1はデータ出力信号対DATAAb,DATAAを
ラッチして出力する。
センス出力信号対SASb,SASを入力してデータ出力信号対
DATAAb,DATAAを発生しラッチする。マルチプレクサMUX
1,MUX2は"ハイ"レベル、"ロー"レベルのセンス出力対SA
Sb,SASに応じてPMOSトランジスタP1,P2及びNMOSトラン
ジスタN2がオンされて、"ハイ"レベルと"ロー"レベルの
データ出力信号対DATAAb,DATAAを発生し、"ロー"レベ
ル、"ハイ"レベルのセンス出力信号対SASb,SASに応じて
NMOSトランジスタN1及びPMOSトランジスタP3,P4がオン
されて、"ロー"レベルと"ハイ"レベルのデータ出力信号
対DATAAb,DATAAを発生する。そして、インバーターI3,I
4からなるラッチL1はデータ出力信号対DATAAb,DATAAを
ラッチして出力する。
【００１３】第２レジスタ200は、"ハイ"レベルのクロ
ック制御信号KDATAに応じてデータ出力信号対DATAAb,DA
TAAを入力しこれらを反転してデータ出力信号対DATAC,D
ATACbを発生しラッチする。
ック制御信号KDATAに応じてデータ出力信号対DATAAb,DA
TAAを入力しこれらを反転してデータ出力信号対DATAC,D
ATACbを発生しラッチする。
【００１４】クロックCMOSインバーターCI1,CI2は、"ハ
イ"レベルのクロック制御信号KDATAに応じてPMOSトラン
ジスタP5,P7及びNMOSトランジスタN4,N6をオンする。こ
の状態で"ハイ"レベル、"ロー"レベルのデータ出力信号
対DATAAb,DATAAが入力されると、NMOSトランジスタN3及
びPMOSトランジスタP8がオンされて、"ロー"レベル、"
ハイ"レベルのデータ出力信号対DATAC,DATACbが発生す
る。
イ"レベルのクロック制御信号KDATAに応じてPMOSトラン
ジスタP5,P7及びNMOSトランジスタN4,N6をオンする。こ
の状態で"ハイ"レベル、"ロー"レベルのデータ出力信号
対DATAAb,DATAAが入力されると、NMOSトランジスタN3及
びPMOSトランジスタP8がオンされて、"ロー"レベル、"
ハイ"レベルのデータ出力信号対DATAC,DATACbが発生す
る。
【００１５】そして、"ロー"レベル、"ハイ"レベルのデ
ータ出力信号対DATAAb,DATAAが入力されると、PMOSトラ
ンジスタP6及びNMOSトランジスタN5がオンされて、"ハ
イ"レベル、"ロー"レベルのデータ出力信号双DATAC,DAT
ACbが発生する。
ータ出力信号対DATAAb,DATAAが入力されると、PMOSトラ
ンジスタP6及びNMOSトランジスタN5がオンされて、"ハ
イ"レベル、"ロー"レベルのデータ出力信号双DATAC,DAT
ACbが発生する。
【００１６】一方、インバーターI6,I7からなるラッチ
は、データ出力信号対DATAC,DATACbをラッチする。NAND
ゲートNA1,NA2及びインバーターI8,I9は"ハイ"レベルの
出力イネーブル信号OEに応じてデータ出力信号対DATAC,
DATACbをデータ出力信号対DOU,DODとして発生し、"ロ
ー"レベルの出力イネーブル信号OEに応じて"ロー"レベ
ルのデータ出力信号対DOU,DODを発生する。
は、データ出力信号対DATAC,DATACbをラッチする。NAND
ゲートNA1,NA2及びインバーターI8,I9は"ハイ"レベルの
出力イネーブル信号OEに応じてデータ出力信号対DATAC,
DATACbをデータ出力信号対DOU,DODとして発生し、"ロ
ー"レベルの出力イネーブル信号OEに応じて"ロー"レベ
ルのデータ出力信号対DOU,DODを発生する。
【００１７】出力ドライバ300は、"ハイ"レベル、"ロ
ー"レベルのデータ出力信号対DOU,DODに応じてNMOSトラ
ンジスタN7がオンされて、"ハイ"レベルの出力信号X10
を発生し、"ロー"レベル、"ハイ"レベルのデータ出力信
号対DOU,DODに応じてNMOSトランジスタN8がオンされ
て、"ロー"レベルの出力信号X10を発生する。そして、"
ロー"レベルのデータ出力信号対DOU,DODに応じてNMOSト
ランジスタN7,N8のすべてがオフされて、出力信号X10は
ハイインピーダンス状態となる。
ー"レベルのデータ出力信号対DOU,DODに応じてNMOSトラ
ンジスタN7がオンされて、"ハイ"レベルの出力信号X10
を発生し、"ロー"レベル、"ハイ"レベルのデータ出力信
号対DOU,DODに応じてNMOSトランジスタN8がオンされ
て、"ロー"レベルの出力信号X10を発生する。そして、"
ロー"レベルのデータ出力信号対DOU,DODに応じてNMOSト
ランジスタN7,N8のすべてがオフされて、出力信号X10は
ハイインピーダンス状態となる。
【００１８】図６は、図５に示したデータ出力バッファ
の動作を説明する動作タイミング図であって、以下、図
６を用いて図５に示した回路の動作を説明する。
の動作を説明する動作タイミング図であって、以下、図
６を用いて図５に示した回路の動作を説明する。
【００１９】半導体メモリ装置の内部にクロック信号XC
LKが入力されると、クロック制御信号KDATAが発生され
る。そして、一番目、二番目、四番目のリード命令サイ
クルI,II,IVでデータ出力のための"ロー"レベルの反転
データ出力イネーブル信号XOEbが半導体メモリ装置の内
部に入力されると、この信号を反転しバッファリングし
て"ハイ"レベルのデータ出力イネーブル信号OEが発生さ
れる。
LKが入力されると、クロック制御信号KDATAが発生され
る。そして、一番目、二番目、四番目のリード命令サイ
クルI,II,IVでデータ出力のための"ロー"レベルの反転
データ出力イネーブル信号XOEbが半導体メモリ装置の内
部に入力されると、この信号を反転しバッファリングし
て"ハイ"レベルのデータ出力イネーブル信号OEが発生さ
れる。
【００２０】次いで、データ出力バッファが動作してデ
ータ出力信号X10を発生する。
ータ出力信号X10を発生する。
【００２１】一番目のサイクルIにおいて、データ出力
バッファの第１レジスタ100は、センス増幅器からの"ハ
イ"レベル、"ロー"レベルのセンス出力信号対SASb,SAS
を入力して"ハイ"レベル、"ロー"レベルのデータ出力信
号対DATAAb,DATAAを発生し、第２レジスタ200は、"ハ
イ"レベルのクロック制御信号KDATAに応じて"ハイ"レベ
ル、"ロー"レベルのデータ出力信号対DATAAb,DATAAを反
転して、"ロー"レベル、"ハイ"レベルのデータ出力信号
対DATAC,DATACbを発生し、"ハイ"レベルの出力イネーブ
ル信号OEに応じて"ロー"レベル、"ハイ"レベルのデータ
出力信号対DOU,DODを発生する。そして、出力ドライバ3
00は、"ロー"レベル、"ハイ"レベルのデータ出力信号対
DOU,DODを駆動して"ロー"レベルの出力データ信号X10を
発生する。
バッファの第１レジスタ100は、センス増幅器からの"ハ
イ"レベル、"ロー"レベルのセンス出力信号対SASb,SAS
を入力して"ハイ"レベル、"ロー"レベルのデータ出力信
号対DATAAb,DATAAを発生し、第２レジスタ200は、"ハ
イ"レベルのクロック制御信号KDATAに応じて"ハイ"レベ
ル、"ロー"レベルのデータ出力信号対DATAAb,DATAAを反
転して、"ロー"レベル、"ハイ"レベルのデータ出力信号
対DATAC,DATACbを発生し、"ハイ"レベルの出力イネーブ
ル信号OEに応じて"ロー"レベル、"ハイ"レベルのデータ
出力信号対DOU,DODを発生する。そして、出力ドライバ3
00は、"ロー"レベル、"ハイ"レベルのデータ出力信号対
DOU,DODを駆動して"ロー"レベルの出力データ信号X10を
発生する。
【００２２】二番目、四番目のサイクルII,IVにおい
て、データ出力バッファの第１レジスタ100は、センス
増幅器からの"ロー"レベル、"ハイ"レベルのセンス出力
信号双SASb,SASを入力して、"ロー"レベル、"ハイ"レベ
ルのデータ出力信号対DATAAb,DATAAを発生し、第２レジ
スタ200は、"ハイ"レベルのクロック制御信号KDATAに応
じて"ロー"レベル、"ハイ"レベルのデータ出力信号対DA
TAAb,DATAAを反転して、"ハイ"レベル、"ロー"レベルの
データ出力信号対DATAC,DATACbを発生し、"ハイ"レベル
の出力イネーブル信号OEに応じて"ハイ"レベル、"ロー"
レベルのデータ出力信号対DOU,DODを発生する。そし
て、出力ドライバ300は、"ハイ"レベル、"ロー"レベル
のデータ出力信号対DOU,DODを駆動して"ハイ"レベルの
出力データ信号X10を発生する。
て、データ出力バッファの第１レジスタ100は、センス
増幅器からの"ロー"レベル、"ハイ"レベルのセンス出力
信号双SASb,SASを入力して、"ロー"レベル、"ハイ"レベ
ルのデータ出力信号対DATAAb,DATAAを発生し、第２レジ
スタ200は、"ハイ"レベルのクロック制御信号KDATAに応
じて"ロー"レベル、"ハイ"レベルのデータ出力信号対DA
TAAb,DATAAを反転して、"ハイ"レベル、"ロー"レベルの
データ出力信号対DATAC,DATACbを発生し、"ハイ"レベル
の出力イネーブル信号OEに応じて"ハイ"レベル、"ロー"
レベルのデータ出力信号対DOU,DODを発生する。そし
て、出力ドライバ300は、"ハイ"レベル、"ロー"レベル
のデータ出力信号対DOU,DODを駆動して"ハイ"レベルの
出力データ信号X10を発生する。
【００２３】３番目のサイクルIIIにおいては、出力イ
ネーブル信号OEが"ロー"レベルであるので、データ出力
信号対DOU,DODの全てが“ロー”レベルとなって出力デ
ータ信号X10はハイインピダンス状態を示す。
ネーブル信号OEが"ロー"レベルであるので、データ出力
信号対DOU,DODの全てが“ロー”レベルとなって出力デ
ータ信号X10はハイインピダンス状態を示す。
【００２４】
【発明が解決しようとする課題】然るに、図５に示した
データ出力バッファは、図４に示したように、出力ドラ
イバがメモリセルアレイの上方に配置され、第１,第２
レジスタがメモリセルアレイの下方に配置され、メモリ
セルアレイのブロック間に２個の信号ラインが配置され
るために、レイアウトを効率化することができないとい
う問題点があった。
データ出力バッファは、図４に示したように、出力ドラ
イバがメモリセルアレイの上方に配置され、第１,第２
レジスタがメモリセルアレイの下方に配置され、メモリ
セルアレイのブロック間に２個の信号ラインが配置され
るために、レイアウトを効率化することができないとい
う問題点があった。
【００２５】又、第１,第２レジスタからパッドまでの
信号ラインが長くなることにより、クロック制御信号KD
ATAの発生（変化）時点からデータがパッドを通して出
力されるまでの時間が長くなるという問題点があった。
即ち、クロック信号XCLKの発生からデータ出力信号X10
の発生（変化）までの時間が長くなるという問題点があ
った。
信号ラインが長くなることにより、クロック制御信号KD
ATAの発生（変化）時点からデータがパッドを通して出
力されるまでの時間が長くなるという問題点があった。
即ち、クロック信号XCLKの発生からデータ出力信号X10
の発生（変化）までの時間が長くなるという問題点があ
った。
【００２６】本発明の目的は、例えば、レイアウト面積
を最適化した半導体メモリ装置を提供することにある。
を最適化した半導体メモリ装置を提供することにある。
【００２７】本発明の他の目的は、例えば、回路構成を
簡単化してレイアウト面積を最適化することができる半
導体メモリ装置のデータ出力バッファを提供することに
ある。
簡単化してレイアウト面積を最適化することができる半
導体メモリ装置のデータ出力バッファを提供することに
ある。
【００２８】
【課題を解決するための手段】前記目的を達成するため
本発明に係る半導体メモリ装置は、複数個のメモリセル
アレイブロック、前記複数個のメモリセルアレイブロッ
クの上部（又は下部）に配置されて前記複数個のメモリ
セルアレイブロックのそれぞれから出力されるデータを
増幅して出力するための複数個のセンス増幅器、前記複
数個のセンス増幅器のそれぞれに隣接して配置され、前
記複数個のセンス増幅器のそれぞれからのセンス出力信
号双を貯蔵し第１データ出力信号を発生するための複数
個の第１レジスタ、前記複数個のメモリセルアレイブロ
ックの下部（又は上部）に配置され、前記クロック制御
信号及び出力イネーブル信号に応じて前記複数個の第１
レジスタのそれぞれから出力される第１データ出力信号
を入力して第２データ出力信号双を発生するための複数
個の第２レジスタ、前記複数個のメモリセルアレイブロ
ックの下部（又は上部）に配置され、前記複数個の第２
レジスタのそれぞれからの第２データ出力信号双を駆動
するための複数個の出力ドライバ、及び前記複数個の出
力ドライバのそれぞれに連結された複数個の入出力パッ
ドを備えることを特徴とする。
本発明に係る半導体メモリ装置は、複数個のメモリセル
アレイブロック、前記複数個のメモリセルアレイブロッ
クの上部（又は下部）に配置されて前記複数個のメモリ
セルアレイブロックのそれぞれから出力されるデータを
増幅して出力するための複数個のセンス増幅器、前記複
数個のセンス増幅器のそれぞれに隣接して配置され、前
記複数個のセンス増幅器のそれぞれからのセンス出力信
号双を貯蔵し第１データ出力信号を発生するための複数
個の第１レジスタ、前記複数個のメモリセルアレイブロ
ックの下部（又は上部）に配置され、前記クロック制御
信号及び出力イネーブル信号に応じて前記複数個の第１
レジスタのそれぞれから出力される第１データ出力信号
を入力して第２データ出力信号双を発生するための複数
個の第２レジスタ、前記複数個のメモリセルアレイブロ
ックの下部（又は上部）に配置され、前記複数個の第２
レジスタのそれぞれからの第２データ出力信号双を駆動
するための複数個の出力ドライバ、及び前記複数個の出
力ドライバのそれぞれに連結された複数個の入出力パッ
ドを備えることを特徴とする。
【００２９】前記他の目的を達成するための本発明に係
る半導体メモリ装置のデータ出力バッファは、データ入
力信号双を貯蔵し第１データ出力信号を発生するための
第１レジスタ、クロック制御信号及び出力イネーブル信
号に応じて前記第１レジスタから出力される第１データ
出力信号を入力して第２データ出力信号双を発生するた
めの第２レジスタ、及び前記第２レジスタからの第２デ
ータ出力信号双を駆動するための出力ドライバを備える
ことを特徴とする。
る半導体メモリ装置のデータ出力バッファは、データ入
力信号双を貯蔵し第１データ出力信号を発生するための
第１レジスタ、クロック制御信号及び出力イネーブル信
号に応じて前記第１レジスタから出力される第１データ
出力信号を入力して第２データ出力信号双を発生するた
めの第２レジスタ、及び前記第２レジスタからの第２デ
ータ出力信号双を駆動するための出力ドライバを備える
ことを特徴とする。
【００３０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
について説明する。
【００３１】図１は、本発明の好適な実施の形態に係る
半導体メモリ装置のレイアウトを示すブロック図であっ
て、この半導体メモリ装置は、メモリセルアレイブロッ
ク10-1,10-2,...,10-(n-1),10-n、センス増幅器12-1,12
-2,...,12-(n-1),12-n、出力ドライバ16-1,16-2,...,16
-(n-1),16-n、及びパッド18-1,18-2,...,18-(n-1),18-n
の構成及び配置は、図４に示した従来の半導体メモリ装
置の構成及び配置と同一であり、データ出力バッファ30
-1,30-2,30-(n-1),30-nを構成する第１レジスタ32-1,32
-2,...,32-(n-1),32-nと第２レジスタ34-1,34-2,...,34
-(n-1),34-nの構成及び配置が相違している。
半導体メモリ装置のレイアウトを示すブロック図であっ
て、この半導体メモリ装置は、メモリセルアレイブロッ
ク10-1,10-2,...,10-(n-1),10-n、センス増幅器12-1,12
-2,...,12-(n-1),12-n、出力ドライバ16-1,16-2,...,16
-(n-1),16-n、及びパッド18-1,18-2,...,18-(n-1),18-n
の構成及び配置は、図４に示した従来の半導体メモリ装
置の構成及び配置と同一であり、データ出力バッファ30
-1,30-2,30-(n-1),30-nを構成する第１レジスタ32-1,32
-2,...,32-(n-1),32-nと第２レジスタ34-1,34-2,...,34
-(n-1),34-nの構成及び配置が相違している。
【００３２】即ち、第１レジスタ32-1,32-2,...,32-(n-
1),32-nがセンス増幅器12-1,12-2,...,12-(n-1),12-nに
隣接して配置され、第２レジスタ34-1,34-2,...,34-(n-
1),34-nが出力ドライバ16-1,16-2,...,16-(n-1),16-nに
隣接して配置され、第１レジスタ32-1,32-2,...,32-(n-
1),32-nから第２レジスタ34-1,34-2,...,34-(n-1),34-n
に一つの信号ラインが配置されることが相異している。
1),32-nがセンス増幅器12-1,12-2,...,12-(n-1),12-nに
隣接して配置され、第２レジスタ34-1,34-2,...,34-(n-
1),34-nが出力ドライバ16-1,16-2,...,16-(n-1),16-nに
隣接して配置され、第１レジスタ32-1,32-2,...,32-(n-
1),32-nから第２レジスタ34-1,34-2,...,34-(n-1),34-n
に一つの信号ラインが配置されることが相異している。
【００３３】図１に示した本発明の好適な実施の形態に
係る半導体メモリ装置は、第２レジスタを出力ドライバ
の側に配置し、第１レジスタから第２レジスタに一つの
信号ラインを配置することにより、レイアウトを効率化
することができる。
係る半導体メモリ装置は、第２レジスタを出力ドライバ
の側に配置し、第１レジスタから第２レジスタに一つの
信号ラインを配置することにより、レイアウトを効率化
することができる。
【００３４】図２は、本発明の好適な実施の形態に係る
半導体メモリ装置のデータ出力バッファの回路図であっ
て、このデータ出力バッファは、第１レジスタ110、第
２レジスタ210、及び出力ドライバ300から構成されてい
る。
半導体メモリ装置のデータ出力バッファの回路図であっ
て、このデータ出力バッファは、第１レジスタ110、第
２レジスタ210、及び出力ドライバ300から構成されてい
る。
【００３５】第１レジスタ110は、図５に示した第１レ
ジスタ100の構成にインバーターI10を追加して構成され
ている。
ジスタ100の構成にインバーターI10を追加して構成され
ている。
【００３６】以下、第１レジスタ110の構成を詳しく説
明する。
明する。
【００３７】マルチプレクサMUX1は、反転センス出力信
号SASBを反転するためインバーターI1と、内部電源電圧
VDDと反転データ出力信号DATAAb発生ラインとの間に直
列連結され、センス出力信号SAS及びインバーターI1の
出力信号によりそれぞれ制御される２個のPMOSトランジ
スタP1,P2と、反転データ出力信号DATAAb発生ラインと
接地電圧との間に連結され、センス出力信号SASにより
制御されるNMOSトランジスタN1とで構成されている。
号SASBを反転するためインバーターI1と、内部電源電圧
VDDと反転データ出力信号DATAAb発生ラインとの間に直
列連結され、センス出力信号SAS及びインバーターI1の
出力信号によりそれぞれ制御される２個のPMOSトランジ
スタP1,P2と、反転データ出力信号DATAAb発生ラインと
接地電圧との間に連結され、センス出力信号SASにより
制御されるNMOSトランジスタN1とで構成されている。
【００３８】マルチプレクサMUX2は、センス出力信号SA
Sを反転するためのインバーターI2と、内部電源電圧VDD
とデータ出力信号DATAA発生ラインとの間に直列連結さ
れ、反転センス出力信号SASB及びインバーターI2の出力
信号によりそれぞれ制御される２個のPMOSトランジスタ
P3,P4と、データ出力信号DATAA発生ラインと接地電圧と
の間に連結され、反転センス出力信号SASBにより制御さ
れるNMOSトランジスタN2とで構成されている。
Sを反転するためのインバーターI2と、内部電源電圧VDD
とデータ出力信号DATAA発生ラインとの間に直列連結さ
れ、反転センス出力信号SASB及びインバーターI2の出力
信号によりそれぞれ制御される２個のPMOSトランジスタ
P3,P4と、データ出力信号DATAA発生ラインと接地電圧と
の間に連結され、反転センス出力信号SASBにより制御さ
れるNMOSトランジスタN2とで構成されている。
【００３９】ラッチL1は、データ出力信号DATAA発生ラ
インからの信号を反転して反転データ出力信号DATAAb発
生ラインに伝送するためのインバーターI3と、反転デー
タ出力信号DATAAb発生ラインからの信号を反転してデー
タ出力信号DATAA発生ラインに伝送するためのインバー
ターI4とで構成されている。
インからの信号を反転して反転データ出力信号DATAAb発
生ラインに伝送するためのインバーターI3と、反転デー
タ出力信号DATAAb発生ラインからの信号を反転してデー
タ出力信号DATAA発生ラインに伝送するためのインバー
ターI4とで構成されている。
【００４０】第２レジスタ210は、PMOSトランジスタP9,
P10及びNMOSトランジスタN9,N10からなるクロックCMOS
インバーターCI3と、インバーターI12,I13からなるラッ
チと、インバーターI14と、NORゲートNOR1,NOR2とで構
成されている。
P10及びNMOSトランジスタN9,N10からなるクロックCMOS
インバーターCI3と、インバーターI12,I13からなるラッ
チと、インバーターI14と、NORゲートNOR1,NOR2とで構
成されている。
【００４１】クロックCMOSインバーターCI3は、クロッ
ク制御信号KDATAを反転するためのインバーターI11と、
内部電源電圧VDDと接地電圧との間に直列され、インバ
ーターI11の出力信号、データ出力信号DATABb、データ
出力信号DATABb、クロック制御信号KDATAによりそれぞ
れ制御される２個のPMOSトランジスタP9,P10及びNMOSト
ランジスタN9,N10とで構成されている。
ク制御信号KDATAを反転するためのインバーターI11と、
内部電源電圧VDDと接地電圧との間に直列され、インバ
ーターI11の出力信号、データ出力信号DATABb、データ
出力信号DATABb、クロック制御信号KDATAによりそれぞ
れ制御される２個のPMOSトランジスタP9,P10及びNMOSト
ランジスタN9,N10とで構成されている。
【００４２】ラッチL2は、クロックCMOSインバーターC1
3の出力信号を反転して反転データ出力信号DATACbを発
生するインバーターI12と、インバーターI12の出力信号
を反転してデータ出力信号DATACを発生しインバーターI
12の入力端子に連結されたインバーターI13とで構成さ
れている。
3の出力信号を反転して反転データ出力信号DATACbを発
生するインバーターI12と、インバーターI12の出力信号
を反転してデータ出力信号DATACを発生しインバーターI
12の入力端子に連結されたインバーターI13とで構成さ
れている。
【００４３】そして、第２レジスタ210は、出力イネー
ブル信号OEを反転するインバーターI14と、インバータ
ーI14の出力信号とデータ出力信号対DATACb,DATACをそ
れぞれ否定論理和演算してデータ出力信号対DOU,DODを
発生するNORゲートNOR1,NOR2と更に有する。
ブル信号OEを反転するインバーターI14と、インバータ
ーI14の出力信号とデータ出力信号対DATACb,DATACをそ
れぞれ否定論理和演算してデータ出力信号対DOU,DODを
発生するNORゲートNOR1,NOR2と更に有する。
【００４４】出力ドライバ300は、出力電源電圧と接地
電圧との間に直列連結され、データ出力信号対DOU,DOD
によりそれぞれ制御されるNMOSトランジスタＮ７，Ｎ８
からなる。
電圧との間に直列連結され、データ出力信号対DOU,DOD
によりそれぞれ制御されるNMOSトランジスタＮ７，Ｎ８
からなる。
【００４５】以下、図２に示した回路の動作を説明す
る。
る。
【００４６】第１レジスタ110は、センス増幅器からの
センス出力信号対SASb,SASを入力してデータ出力信号対
DATAAb,DATAAを発生しラッチする。第１レジスタ110に
対する動作説明は、図５に示した第１レジスタ100の動
作説明を参考にすれば容易に理解される。インバーター
I10は、データ出力信号DATAAを反転してデータ出力信号
DATABbを発生する。即ち、データ出力信号DATABbが図１
に示したメモリセルアレイのブロックとブロックとの間
を通過するようになる。
センス出力信号対SASb,SASを入力してデータ出力信号対
DATAAb,DATAAを発生しラッチする。第１レジスタ110に
対する動作説明は、図５に示した第１レジスタ100の動
作説明を参考にすれば容易に理解される。インバーター
I10は、データ出力信号DATAAを反転してデータ出力信号
DATABbを発生する。即ち、データ出力信号DATABbが図１
に示したメモリセルアレイのブロックとブロックとの間
を通過するようになる。
【００４７】第２レジスタ210は、"ハイ"レベルのクロ
ック制御信号KDATAに応じて、第１レジスタ110から伝送
されるデータ出力信号DATABbを入力して第２データ出力
信号対DATACb,DATACを発生し、出力イネーブル信号OEに
応じてデータ出力信号対DOU,DODを発生する。
ック制御信号KDATAに応じて、第１レジスタ110から伝送
されるデータ出力信号DATABbを入力して第２データ出力
信号対DATACb,DATACを発生し、出力イネーブル信号OEに
応じてデータ出力信号対DOU,DODを発生する。
【００４８】クロックCMOSインバーターCI3は、"ハイ"
レベルのクロック制御信号KDATAに応じてPMOSトランジ
スタP9及びNMOSトランジスタN10がオンされて、"ハイ"
レベルのデータ出力信号DATABbを反転して"ロー"レベル
の信号を出力し、"ロー"レベルのデータ出力信号DATABb
を反転して"ハイ"レベルの信号を出力する。
レベルのクロック制御信号KDATAに応じてPMOSトランジ
スタP9及びNMOSトランジスタN10がオンされて、"ハイ"
レベルのデータ出力信号DATABbを反転して"ロー"レベル
の信号を出力し、"ロー"レベルのデータ出力信号DATABb
を反転して"ハイ"レベルの信号を出力する。
【００４９】インバーターI12,I13からなるラッチL2
は、クロックCMOSインバーターC13の出力信号を反転し
ラッチしてデータ出力信号対DATACb,DATACを発生する。
インバーターI14は、出力イネーブル信号OEを反転す
る。
は、クロックCMOSインバーターC13の出力信号を反転し
ラッチしてデータ出力信号対DATACb,DATACを発生する。
インバーターI14は、出力イネーブル信号OEを反転す
る。
【００５０】NORゲートNOR1,NOR2は、"ロー"レベルのイ
ンバーターI14の出力信号に応じてデータ出力信号対DAT
ACb,DATACを反転してデータ出力信号対DOU,DODを発生
し、"ハイ"レベルのインバーターI14の出力信号に応じ
て"ロー"レベルのデータ出力信号対DOU,DODを発生す
る。
ンバーターI14の出力信号に応じてデータ出力信号対DAT
ACb,DATACを反転してデータ出力信号対DOU,DODを発生
し、"ハイ"レベルのインバーターI14の出力信号に応じ
て"ロー"レベルのデータ出力信号対DOU,DODを発生す
る。
【００５１】出力ドライバ300は、図５に示したデータ
出力バッファの動作の説明を参考すれば容易に理解され
る。
出力バッファの動作の説明を参考すれば容易に理解され
る。
【００５２】図２に示したデータ出力バッファは、図５
に示した従来のデータ出力バッファに比べ回路構成が簡
単であることがわかる。
に示した従来のデータ出力バッファに比べ回路構成が簡
単であることがわかる。
【００５３】従って、本発明の好適な実施の形態に係る
半導体メモリ装置及びその装置のデータ出力バッファ
は、レイアウトを効率化することができる。
半導体メモリ装置及びその装置のデータ出力バッファ
は、レイアウトを効率化することができる。
【００５４】図３は、図２に示したデータ出力バッファ
の動作を説明するための動作タイミング図であって、以
下、図３を用いて図２に示した回路の動作を説明する。
の動作を説明するための動作タイミング図であって、以
下、図３を用いて図２に示した回路の動作を説明する。
【００５５】図６のタイミング図についての説明と同様
に、半導体メモリ装置の内部にクロック信号XCLKが入力
されると、クロック制御信号KDATAが発生され、一番
目、二番目、四番目のリード命令サイクル(I,II,IV)
で、データ出力のための"ロー"レベルの反転データ出力
イネーブル信号XOEbが半導体メモリ装置の内部に入力さ
れると、この信号を反転しバッファリングして"ハイ"レ
ベルのデータ出力イネーブル信号OEが発生される。
に、半導体メモリ装置の内部にクロック信号XCLKが入力
されると、クロック制御信号KDATAが発生され、一番
目、二番目、四番目のリード命令サイクル(I,II,IV)
で、データ出力のための"ロー"レベルの反転データ出力
イネーブル信号XOEbが半導体メモリ装置の内部に入力さ
れると、この信号を反転しバッファリングして"ハイ"レ
ベルのデータ出力イネーブル信号OEが発生される。
【００５６】次いで、データ出力バッファが動作してデ
ータ出力信号X10を発生する。
ータ出力信号X10を発生する。
【００５７】一番目のサイクルIで、データ出力バッフ
ァの第１レジスタ110は、センス増幅器からの"ハイ"レ
ベルと"ロー"レベルのセンス出力信号対SASb,SASを入力
して、"ハイ"レベルと"ロー"レベルのデータ出力信号対
DATAAb,DATAAを発生し、インバーターI10は、"ロー"レ
ベルのデータ出力信号DATAAを反転して、"ハイ"レベル
のデータ出力信号DATABbを発生する。第２レジスタ210
は、"ハイ"レベルのクロック制御信号KDATAに応じて"ハ
イ"レベルと"ロー"レベルのデータ出力信号対DATACb,DA
TACを発生し、"ハイ"レベルの出力イネーブル信号OEに
応じて、"ロー"レベルと"ハイ"レベルのデータ出力信号
対DOU,DODを発生する。そして、出力ドライバ300は、"
ロー"レベルと"ハイ"レベルのデータ出力信号対DOU,DOD
を駆動して"ロー"レベルの出力データ信号X10を発生す
る。
ァの第１レジスタ110は、センス増幅器からの"ハイ"レ
ベルと"ロー"レベルのセンス出力信号対SASb,SASを入力
して、"ハイ"レベルと"ロー"レベルのデータ出力信号対
DATAAb,DATAAを発生し、インバーターI10は、"ロー"レ
ベルのデータ出力信号DATAAを反転して、"ハイ"レベル
のデータ出力信号DATABbを発生する。第２レジスタ210
は、"ハイ"レベルのクロック制御信号KDATAに応じて"ハ
イ"レベルと"ロー"レベルのデータ出力信号対DATACb,DA
TACを発生し、"ハイ"レベルの出力イネーブル信号OEに
応じて、"ロー"レベルと"ハイ"レベルのデータ出力信号
対DOU,DODを発生する。そして、出力ドライバ300は、"
ロー"レベルと"ハイ"レベルのデータ出力信号対DOU,DOD
を駆動して"ロー"レベルの出力データ信号X10を発生す
る。
【００５８】二番目、四番目のサイクルII,IVで、デー
タ出力バッファの第１レジスタ110は、センス増幅器か
らの"ロー"レベルと、"ハイ"レベルのセンス出力信号対
SASb,SASを入力して、"ロー"レベルと"ハイ"レベルのデ
ータ出力信号対DATAAb,DATAAを発生し、インバーターI1
0は、"ハイ"レベルのデータ出力信号DATAAを反転し
て、"ロー"レベルのデータ出力信号DATABbを発生する。
第２レジスタ210は、"ハイ"レベルのクロック制御信号K
DATAに応じて"ロー"レベルと"ハイ"レベルのデータ出力
信号対DATACb,DATACを発生し、"ハイ"レベルの出力イネ
ーブル信号OEに応じて"ハイ"レベルと"ロー"レベルのデ
ータ出力信号対DOU,DODを発生する。そして、出力ドラ
イバ300は、"ハイ"レベルと"ロー"レベルのデータ出力
信号対DOU,DODを駆動して"ハイ"レベルの出力データ信
号X10を発生する。
タ出力バッファの第１レジスタ110は、センス増幅器か
らの"ロー"レベルと、"ハイ"レベルのセンス出力信号対
SASb,SASを入力して、"ロー"レベルと"ハイ"レベルのデ
ータ出力信号対DATAAb,DATAAを発生し、インバーターI1
0は、"ハイ"レベルのデータ出力信号DATAAを反転し
て、"ロー"レベルのデータ出力信号DATABbを発生する。
第２レジスタ210は、"ハイ"レベルのクロック制御信号K
DATAに応じて"ロー"レベルと"ハイ"レベルのデータ出力
信号対DATACb,DATACを発生し、"ハイ"レベルの出力イネ
ーブル信号OEに応じて"ハイ"レベルと"ロー"レベルのデ
ータ出力信号対DOU,DODを発生する。そして、出力ドラ
イバ300は、"ハイ"レベルと"ロー"レベルのデータ出力
信号対DOU,DODを駆動して"ハイ"レベルの出力データ信
号X10を発生する。
【００５９】三番目のサイクルIIIでは、出力イネーブ
ル信号OEが"ロー"レベルであるので、データ出力信号対
DOU,DODの全てが"ロー"レベルとなって出力データ信号X
10はハイインピダンス状態を示す。
ル信号OEが"ロー"レベルであるので、データ出力信号対
DOU,DODの全てが"ロー"レベルとなって出力データ信号X
10はハイインピダンス状態を示す。
【００６０】即ち、図２に示した半導体メモリ装置のデ
ータ出力バッファは第１レジスタと第２レジスタ間の信
号ラインを一つのデータ出力信号DATABbで構成するもの
である。
ータ出力バッファは第１レジスタと第２レジスタ間の信
号ラインを一つのデータ出力信号DATABbで構成するもの
である。
【００６１】
【発明の効果】本発明に係る半導体メモリ装置は、例え
ば、メモリセルアレイのブロックとブロックとの間に一
つの信号ラインが通過するように配置することにより、
レイアウトを効率化することができるという効果があ
る。
ば、メモリセルアレイのブロックとブロックとの間に一
つの信号ラインが通過するように配置することにより、
レイアウトを効率化することができるという効果があ
る。
【００６２】そして、本発明に係る半導体メモリ装置の
データ出力バッファは、例えば、センス増幅器の側に第
１レジスタを配置し、出力ドライバの側に第２レジスタ
を配置することにより、クロック信号の発生（変化）時
点からデータ出力信号X10が発生（変化）するまでの信
号遅延が低減されるという効果がある。
データ出力バッファは、例えば、センス増幅器の側に第
１レジスタを配置し、出力ドライバの側に第２レジスタ
を配置することにより、クロック信号の発生（変化）時
点からデータ出力信号X10が発生（変化）するまでの信
号遅延が低減されるという効果がある。
【００６３】又、本発明に係る半導体メモリ装置のデー
タ出力バッファは、回路構成が簡単であってレイアウト
を効率化することができるという効果がある。
タ出力バッファは、回路構成が簡単であってレイアウト
を効率化することができるという効果がある。
【図１】本発明の好適な実施の形態に係る半導体メモリ
装置のレイアウトを示すブロック図である。
装置のレイアウトを示すブロック図である。
【図２】図１に示した半導体メモリ装置のデータ出力バ
ッファの構成例の回路図である。
ッファの構成例の回路図である。
【図３】図２に示したデータ出力バッファの動作を説明
するための動作タイミング図である。
するための動作タイミング図である。
【図４】従来の半導体メモリ装置のレイアウトを示すブ
ロック図である。
ロック図である。
【図５】図４に示した半導体メモリ装置のデータ出力バ
ッファの詳細な回路図である。
ッファの詳細な回路図である。
【図６】図５に示したデータ出力バッファの動作を説明
するための動作タイミング図である。
するための動作タイミング図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３６２Ｈ
Claims (20)
- 【請求項１】 複数個のメモリセルアレイブロックと、 前記複数個のメモリセルアレイブロックの一方の側に配
置されて前記複数個のメモリセルアレイブロックのそれ
ぞれから出力されるデータを増幅して出力するための複
数個のセンス増幅器と、 前記複数個のセンス増幅器のそれぞれに隣接して配置さ
れ、前記複数個のセンス増幅器のそれぞれからのセンス
出力信号対を貯蔵し、それぞれ１本の第１データ出力信
号を発生するための複数個の第１レジスタと、 前記複数個のメモリセルアレイブロックの他方の側に配
置され、クロック制御信号及び出力イネーブル信号に応
じて前記複数個の第１レジスタのそれぞれから出力され
る第１データ出力信号を入力して第２データ出力信号対
を発生するための複数個の第２レジスタと、 前記複数個のメモリセルアレイブロックの前記他方の側
に配置され、前記複数個の第２レジスタのそれぞれから
の第２データ出力信号対に従って出力信号を駆動するた
めの複数個の出力ドライバと、 前記複数個の出力ドライバの出力信号がそれぞれ供給さ
れる複数個の入出力パッドと、 を備えることを特徴とする半導体メモリ装置。 - 【請求項２】 前記複数個の第１レジスタのそれぞれ
は、 前記センス出力信号対をそれぞれ入力して第３データ出
力信号対を発生するための第１,第２マルチプレクサ
と、 前記第１,第２マルチプレクサから出力される第３デー
タ出力信号対間に連結されて前記第３データ出力信号対
をラッチするための第１ラッチと、 前記第３データ出力信号対のうち第３データ出力信号を
反転して前記第１データ出力信号を発生するための第１
インバーターと、 を備えることを特徴とする請求項１に記載の半導体メモ
リ装置。 - 【請求項３】 前記第１マルチプレクサは、 前記センス出力信号対のうち反転センス出力信号を反転
するための第２インバーターと、 内部電源電圧と前記反転第１データ出力信号発生ライン
との間に直列連結され、前記センス出力信号及び前記第
２インバーターの出力信号によりそれぞれ制御される第
１,第２PMOSトランジスタと、 前記反転第１データ出力信号発生ラインと接地電圧との
間に連結され、前記センス出力信号により制御される第
１NMOSトランジスタと、 を備えることを特徴とする請求項２に記載の半導体メモ
リ装置。 - 【請求項４】 前記第２マルチプレクサは、 前記センス出力信号対のうちセンス出力信号を反転する
ための第３インバーターと、 内部電源電圧と前記第１データ出力信号発生ラインとの
間に直列連結され、前記反転センス出力信号及び前記第
３インバーターの出力信号によりそれぞれ制御される第
３,第４PMOSトランジスタと、 前記第１データ出力信号発生ラインと接地電圧との間に
連結され、前記反転センス出力信号により制御される第
２NMOSトランジスタと、 を備えることを特徴とする請求項２に記載の半導体メモ
リ装置。 - 【請求項５】 前記第１ラッチは、 前記反転第３データ出力信号を反転して前記第３データ
出力信号発生ラインに出力するための第４インバーター
と、 前記第３データ出力信号を反転して前記反転第３データ
出力信号発生ラインに出力するための第５インバーター
と、 を備えることを特徴とする請求項２に記載の半導体メモ
リ装置。 - 【請求項６】 前記第２レジスタは、 前記クロック制御信号に応じて前記第１インバーターの
出力信号を反転して出力するためのクロックCMOSインバ
ーターと、 前記クロックCMOSインバーターの出力信号を反転しラッ
チして第４データ出力信号対を発生するための第２ラッ
チと、 前記出力イネーブル信号に応じて前記第２ラッチからの
第４データ出力信号対を反転して前記第２データ出力信
号対として発生するための論理ゲート手段と、 を備えることを特徴とする請求項２に記載の半導体メモ
リ装置。 - 【請求項７】 前記クロックCMOSインバーターは、 前記クロック制御信号を反転するための第６インバータ
ーと、 前記内部電源電圧と接地電圧との間に直列連結され、前
記第６インバーターの出力信号、前記第１インバーター
の出力信号、前記第１インバーターの出力信号、及び前
記クロック制御信号によりそれぞれ制御される第5,6PMO
Sトランジスタと第3,4NMOSトランジスタと、 を備えて、前記第１インバーターの出力信号を反転して
出力することを特徴とする請求項６に記載の半導体メモ
リ装置。 - 【請求項８】 前記第２ラッチは、 前記クロックCMOSインバーターの出力信号を反転して前
記反転第４データ出力信号を発生するための第７インバ
ーターと、 前記第７インバーターの出力端子に連結された入力端子
と前記第７インバーターの入力端子に連結された出力端
子を有し、前記第７インバーターの出力信号を反転して
前記第４データ出力信号を発生するための第８インバー
ターと、 を備えることを特徴とする請求項７に記載の半導体メモ
リ装置。 - 【請求項９】 前記論理ゲート手段は、 前記出力イネーブル信号を反転するための第９インバー
ターと、 前記反転第４データ出力信号と前記第９インバーターの
出力信号を否定論理和演算して前記第２データ出力信号
を発生するための第１否定論理和ゲートと、 前記第４データ出力信号と前記第９インバーターの出力
信号を否定論理和演算して前記反転第２データ出力信号
を発生するための第２否定論理和ゲートと、 を備えることを特徴とする請求項７に記載の半導体メモ
リ装置。 - 【請求項１０】 前記複数個の出力ドライバのそれぞれ
は、出力電源電圧と接地電圧との間に直列連結され、前
記第１及び第２否定論理和ゲートからの第２データ出力
信号対によりそれぞれ制御される第５、第６NMOSトラン
ジスタを備えることを特徴とする請求項９に記載の半導
体メモリ装置。 - 【請求項１１】 データ入力信号対を貯蔵し第１データ
出力信号を発生するための第１レジスタと、 クロック制御信号及び出力イネーブル信号に応じて前記
第１レジスタから出力される第１データ出力信号を入力
して第２データ出力信号対を発生するための第２レジス
タと、 前記第２レジスタからの第２データ出力信号対を駆動す
るための出力ドライバと、 を備え、前記第１レジスタは、 前記データ入力信号対をそれぞれ入力して第３データ出
力信号対を発生するための第1,2マルチプレクサと、 前記第1,2マルチプレクサから出力される第3データ出力
信号対間に連結されて前記第３データ出力信号対をラッ
チするための第１ラッチと、 前記第３データ出力信号対のうちデータ出力信号を反転
して前記第１データ出力信号を発生するための第１イン
バーターとを備え ることを特徴とする半導体メモリ装置
のデータ出力バッファ。 - 【請求項１２】 前記第１マルチプレクサは、 前記データ入力信号対のうち反転データ入力信号を反転
するための第２インバーターと、 内部電源電圧と前記反転第３データ出力信号発生ライン
との間に直列連結され、前記データ入力信号及び前記第
２インバーターの出力信号によりそれぞれ制御される第
1,2PMOSトランジスタと、 前記反転第３データ出力信号発生ラインと接地電圧との
間に連結され、前記データ入力信号により制御される第
１NOSトランジスタと、 を備えることを特徴とする請求項１１に記載の半導体メ
モリ装置のデータ出力バッファ。 - 【請求項１３】 前記第２マルチプレクサは、 前記データ入力信号対のうちデータ入力信号を反転する
ための第３インバーターと、 内部電源電圧と前記第３データ出力信号発生ラインとの
間に直列連結され、前記反転データ入力信号及び前記第
３インバーターの出力信号によりそれぞれ制御される第
3,4PMOSトランジスタと、 前記第３データ出力信号発生ラインと接地電圧との間に
連結され、前記反転データ入力信号により制御される第
2NMOSトランジスタと、 を備えることを特徴とする請求項１１に記載の半導体メ
モリ装置のデータ出力バッファ。 - 【請求項１４】 前記第１ラッチは、 前記反転第３データ出力信号を反転して前記第３データ
出力信号発生ラインに出力するための第４インバーター
と、 前記第３データ出力信号を反転して前記反転第３データ
出力信号発生ラインに出力するための第５インバーター
と、 を備えることを特徴とする請求項１１に記載の半導体メ
モリ装置のデータ出力バッファ。 - 【請求項１５】 前記第２レジスタは、 前記クロック制御信号に応じて前記第１インバーターの
出力信号を反転して出力するためのクロックCMOSインバ
ーターと、 前記クロックCMOSインバーターの出力信号を反転しラッ
チして第４データ出力信号対を発生するための第２ラッ
チと、 前記出力イネーブル信号に応じて前記第２ラッチから第
４データ出力信号対を反転して第２データ出力信号対と
して発生するための論理ゲート手段と、 を備えることを特徴とする請求項１１に記載の半導体メ
モリ装置のデータ出力バッファ。 - 【請求項１６】 前記クロックCMOSインバーターは、 前記クロック制御信号を反転するための第６インバータ
ーと、 前記内部電源電圧と接地電圧との間に直列連結され、前
記第６インバーターの出力信号、前記第１インバーター
の出力信号、前記第１インバーターの出力信号、及び前
記クロック制御信号によりそれぞれ制御される第5,6PMO
Sトランジスタと第3,4NMOSトランジスタと、 を備え、前記第１インバーターの出力信号を反転して出
力することを特徴とする請求項１５に記載の半導体メモ
リ装置のデータ出力バッファ。 - 【請求項１７】 前記第２ラッチは、 前記クロックCMOSインバーターの出力信号を反転して前
記反転第４データ出力信号を発生するための第７インバ
ーターと、 前記第７インバーターの出力端子に連結された入力端子
と前記第７インバーターの入力端子に連結された出力端
子を有し、前記第７インバーターの出力信号を反転して
前記第４データ出力信号を発生するための第８インバー
ターと、 を備えることを特徴とする請求項１６に記載の半導体メ
モリ装置のデータ出力バッファ。 - 【請求項１８】 前記論理ゲート手段は、 前記出力イネーブル信号を反転するための第９インバー
ターと、 前記反転第４データ出力信号と前記第９インバーターの
出力信号を否定論理和して前記第２データ出力信号を発
生するための第１否定論理和ゲートと、 前記第４データ出力信号と前記第９インバーターの出力
信号を否定論理和して前記反転第２データ出力信号を発
生するための第２否定論理和ゲートと、 を備えることを特徴とする請求項１６に記載の半導体メ
モリ装置のデータ出力バッファ。 - 【請求項１９】 前記出力ドライバは、出力電源電圧と
接地電圧との間に直列連結され、前記第1,2否定論理和
ゲートからの第２データ出力信号対によりそれぞれ制御
される第5,6NMOSトランジスタを備えることを特徴とす
る請求項１８に記載の半導体メモリ装置のデータ出力バ
ッファ。 - 【請求項２０】 複数個のメモリセルアレイブロックの
一方の側に配置され、前記複数個のメモリセルアレイブ
ロックのそれぞれからのデータ出力信号を貯蔵し、それ
ぞれ１本の第１データ出力信号を発生するための複数個
の第１レジスタと、 前記複数個のメモリセルアレイブロックの他方の側に配
置され、クロック制御信号及び出力イネーブル信号に応
じて前記複数個の第１レジスタのそれぞれから出力され
るデータ出力信号を入力して第２データ出力信号対を発
生するための複数個の第２レジスタと、 前記複数個のメモリセルアレイブロックの前記他方の側
に配置され、前記複数個の第２レジスタのそれぞれから
の第２データ出力信号対に従って出力信号を駆動するた
めの複数個の出力ドライバと、 を備えることを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR99-20418 | 1999-06-03 | ||
| KR10-1999-0020418A KR100384056B1 (ko) | 1999-06-03 | 1999-06-03 | 반도체 메모리 장치 및 그 장치의 데이터 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000348486A JP2000348486A (ja) | 2000-12-15 |
| JP3316482B2 true JP3316482B2 (ja) | 2002-08-19 |
Family
ID=19589732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31416299A Expired - Fee Related JP3316482B2 (ja) | 1999-06-03 | 1999-11-04 | 半導体メモリ装置及びそのデータ出力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6198650B1 (ja) |
| JP (1) | JP3316482B2 (ja) |
| KR (1) | KR100384056B1 (ja) |
| TW (1) | TW591667B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346832B1 (en) * | 2000-05-22 | 2002-02-12 | Motorola, Inc. | Multi-channel signaling |
| JP2002298582A (ja) * | 2001-03-29 | 2002-10-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US6781860B2 (en) * | 2002-05-01 | 2004-08-24 | Ovonyx, Inc. | High voltage row and column driver for programmable resistance memory |
| US7342846B2 (en) * | 2005-07-22 | 2008-03-11 | Lattice Semiconductor Corporation | Address decoding systems and methods |
| KR20100081156A (ko) | 2009-01-05 | 2010-07-14 | 삼성전자주식회사 | 면적 감소를 위한 구조를 갖는 반도체 장치, 및 이를 포함하는 반도체 시스템 |
| CN112951811A (zh) * | 2019-11-26 | 2021-06-11 | 长鑫存储技术有限公司 | 芯片组合及芯片 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0457347B1 (en) * | 1990-05-18 | 1997-01-22 | Nec Corporation | Semiconductor memory device |
| DE69324508T2 (de) * | 1992-01-22 | 1999-12-23 | Enhanced Memory Systems Inc | DRAM mit integrierten Registern |
| JPH08138377A (ja) * | 1994-11-08 | 1996-05-31 | Hitachi Ltd | 半導体記憶装置 |
| KR0184493B1 (ko) * | 1996-04-19 | 1999-04-15 | 김광호 | 싱글 데이타라인을 갖는 반도체 메모리 장치 |
| JP3736942B2 (ja) * | 1996-07-03 | 2006-01-18 | 株式会社リコー | Ｒｏｍ回路 |
| US5953278A (en) * | 1996-07-11 | 1999-09-14 | Texas Instruments Incorporated | Data sequencing and registering in a four bit pre-fetch SDRAM |
| JPH10188556A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPH10247387A (ja) * | 1997-03-05 | 1998-09-14 | Mitsubishi Electric Corp | クロック同期型の半導体メモリ |
| KR100265758B1 (ko) * | 1997-08-05 | 2000-09-15 | 윤종용 | 반도체장치의 병합된 데이터 입출력 회로 및 방법 |
-
1999
- 1999-06-03 KR KR10-1999-0020418A patent/KR100384056B1/ko not_active IP Right Cessation
- 1999-11-04 JP JP31416299A patent/JP3316482B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-14 TW TW089102426A patent/TW591667B/zh not_active IP Right Cessation
- 2000-06-05 US US09/587,644 patent/US6198650B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100384056B1 (ko) | 2003-05-14 |
| TW591667B (en) | 2004-06-11 |
| US6198650B1 (en) | 2001-03-06 |
| JP2000348486A (ja) | 2000-12-15 |
| KR20010001292A (ko) | 2001-01-05 |
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| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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