TW591667B - Semiconductor memory device and data output buffer thereof - Google Patents

Description

經濟部智慧財產局員工消費合作社印製 591667 A7 B7 五、發明說明（2) 暫存器14-1，14-2，…，14-(η_η，14 n皂罢、尺丄、仏_ , 、·υ ’ l4_n女置於此記憶體細 胞陣列區塊之下，具有輸入/輸出墊片，18_2，…，18_ (η-1)，18-η和輸出驅動器 16-1，16_2，…，16 (η1)，ΐ6 η安 置於此記憶體細胞陣列區塊之上.，具有資料線對D〇u， DOD安置於此側面相鄰的記憶體細胞陣列區塊之間。 如圖1所示，爲了使此感應放大器12-1，12_2，…， 12-(η-1)，12-η和第一和第二暫存器 14-1，14 2，…， 14-(η-1)，14-η之間信號線的長度及此輸入/輸出墊片18-1， 18-2，…，18-(η-1)，18-η和輸出驅動器 16-1，16-2，…， 16-(η-1)，16·η之間信號線的長度最小化，此第一和第二暫 存器14-1，14-2，…，14-(η-1)，14-η安置於緊鄰此感應放 大器12-1 ’ 12-2，…，12-(η-1)，12-η，而此輸出驅動器 16-1，16-2，…，16_(η-1)，16-η安置於緊鄰此輸入/輸出墊 片18-1，18·2，…，18-(η-1)，18-η。當然，最好此第一和第 一暫存器14-1，14_2，…，14-(η-1)，14-η安置於緊鄰此輸 出驅動器16-1 ’ 16-2，…，16-(η-1)，16-η。然而，此輸出驅 動器16_1 ’ 16-2，…，16-(η-1)，16-η安置於緊鄰此輸入/輸 出墊片18-1，18-2，…，18-(η-1)，18-η，因爲此輸出驅動 器16_1，16-2，…，16-(η-1)，16-η和此輸入/輸出塾片 18-1，18-2，…，18-(η-1)，18·η之間額外的電阻/電容發揮 一較此第一和第二暫存器 14-1，14-2，···’ 14-(η-1)，14-η 和此輸出驅動器16-1，16-2，···，16-(1^1) ’ 164之間差的 影響在此半導體記憶裝置的工作速度上。 因此，顯示於圖1中的佈局。是一半導骨豆冗憶裝置的典 -5 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂----1 (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 591667 A7 B7 五、發明說明（4 ) 位準和“高”位準的資料輸出信號對DATAAb，DATAA。鎖 定L 1將此資料輸出信號對DATAAb，DATAA鎖定以將其輸 出。 暫存器200接收一對資料輸出信號DATAAb，DATAA以將 其相應於一 “高”位準的計時控制信號KDATA反相，並產 生一對資料輸出信號DATAC，DATACb以鎖定此資料。 此計時的CMOS反相器CI1，CI2可作爲打開此PMOS電晶 體P5，P7和NMOS電晶體N4，N6相應於此“高’’位準的計 時控制信號KDATA。當此“高”位準和“低”位準的資料輸 出信號對DATAAb，DATAA被輸入時，此NMOS電晶體N 3 和PMOS電晶體P 8被打開，由此產生此“低”位準和“高”位 準的資料輸出信號對DATAC，DATACb。此外，當此“低，， 位準和“高”位準的資料輸出信號對DATAAb，DATAA被輸 入時，此PMOS電晶體P6和NMOS電晶體N5被打開，由此 產生此“高”位準和“低，，位準的資料輸出信號對DATAC， DATACb。此具有反相器I 6，I 7的鎖定將此資料輸出信號 對DATAC，DATACb鎖定。此NAND閘ΝΑΙ，NA2和反相器 I 8，I 9產生此資料輸出信號對DATAC，DATACb像一對資 料輸出信號DOU，DOD相應於一“高，，位準的輸出開啓信號 OE。此NAND閘ΝΑΙ，NA2和反相器18，19產生此“低，，位準 的資料輸出信號對DOU，DOD相應於此“低，，位準的輸出開 啓信號Ο E。 此輸出驅動器300允許此NMOS電晶體N 7被打開相應於 此“高’’位準和“低”位準的資料輸出信號對DOU，DOD以產 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----·—-------------^訂-------- (請先閱讀背面之注咅？事項再填寫本頁) 591667

、發明說明（ 經濟部智慧財產局員工消費合作社印製 生 π ”位準的輸出信號XI0。此外輸出驅動器3 ο 0允許 此nmos電晶體Ν 8被打開相應於此“低，，位準和“高”位準 的貝料輸出信號對D0U，D0D以產生一“低，，位準的輸出俨 3虎 X1 〇 〇 圖3疋時序圖説明顯示於圖2中之資料輸出缓衝器。如 果此計時信號XCLK被輸入此半導體記憶裝置中，此計日^ 控制信號被產生。此外，在第-，第二，第四讀取指令周 、月1 II ’ IV的期間，如果一用以輸出資料之“低，，位準的反 相=料輸出開啓信號又〇讥被輸入此半導體記憶裝置中， 21唬被反相和緩衝，由此產生一 “高，，位準的資料輸出開 啓k唬Ο E。然後，此資料輸出緩衝器操作以產生此資料 輸出信號XIO。 ’ 、在第一周期I期間，此資料輸出緩衝器的第一暫存器ι〇〇 接收、對來自於感應放大器之“高，，位準和“低，，位準的感應 輸出U對SASb ’ SAS，以由此產生此“高，，位準和“低，，位 準的資料輸出彳“虎對DATAAb，DATAA。而此暫存器將 此问位準和‘‘低，，位準的資料輸出信號對DATAAb， DATAA反相相應於一“高，，位準的計時控制信號， 由此產生此“低，，位準和“高，，位準的資料輸出信號對 =TAC ’ DATACb。而此暫存器2〇〇也產生此“低，，位準和 位準的資料輸出信號對d〇u，相應於此輸出開啓 L ^虎Ο E的一咼’’位準。而輸出驅動器操作此“低，，位準 和“高，，位準W資料輸出信號對d〇u，d〇d以產生此輸出資 料信號XIO的“低，，位準。 規格（210 X 297公釐） ^-------—-----^訂-------- (請先閱讀背面之注音心事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 物“二和第四週期„’IV的期間’此資料輸出缓衝器的 弟—暫存器議接收-對來自於感應i大器之“低，，位準和 南”位準的感應輸出信號對SASb，sAS，以由此產生此 “低，，位準和“高，，位準的資料輸出信號對DATAAb， DATAA。而此暫存器200將此“低”位準和“高，，位準的資料 輸出信號對DATAAb，DATAA相應於一“高，，位準的計時控 制信號K D A T A，由此產生此“高，，位準和“低,，位準的資料 輸/信號對DATAC，DATACb。而此暫存器細也產生此 “向”位準和“低，，位準的資料輸出信號對DOU，DOD相應於 此輸—出開啓信號0E的-“高，，位準。而輸出驅動器则操作 此“高，，位準和“低”位準的資料輸出信號對d〇u，d〇d以產 生此輸出資料信號XIO的‘‘高，，位準。 在第一週期III的期間，因爲此輸出開啓信號〇 E是一 ‘‘低”位準，此資料輸出信號對D〇u，D〇D二者都變成“低，， 位準，顯示此輸出資料信號XI〇是在高阻抗的狀態。 、大概地回頭參考圖2，可以瞭解此輸出驅動器安置於此 1己憶體細胞陣列之上，此資料輸出緩衝器安置於此記憶體 細胞陣列之下，及二信號線D〇Ui*D〇Di(i=1-n)安置於此 記憶體細胞陣列的區塊之間，像在圖1中的。然而，其中 已有一問題，此裝置產生一相當無效率的佈局因爲遞送在 側面相鄰的記憶體細胞之間二資料線的需求。 以及，因爲在此資料輸出緩衝器和此墊片之間的信號線 疋長的，其中已有一問題，其花費許多時間直到此計時控 制信號KDATA被產生和輸出通過此輸入/輸出墊片。亦 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） · --------^訂 -------- (請先閱讀背面之注意事項再填寫本頁) 五、發明說明（8) 出緩衝器包含-第-暫存器用以儲存一對資料一 產生一第一資料輸出信號用科輸入信號及 此第-暫存器之第—資料私山—暫存器用以接收輸出自 及-輸出開啓信號，相時控制信號 輸出驅動器用以驅動來自此第器：出：號，和- 號對。 w々罘一 ^料輸出信 ， 国例概述 爲了本發明之性質和目的之占敕 下的詳述連同伴随的圖例中=、料’料考在以 ==圖説明—慣用之半導體記憶裝置的佈局； 馬%路圖况明顯示於圖i中的半 料輸出緩衝器的一具體裝置； +導…思裝置《資 作圖3爲-時序圖説明顯示於圖2中之資料輸出緩衝器的操 局圖4爲-方塊圖顯示根據本發明之半導體記憶裝置的佈 圖5爲-電路圖用以説明顯示於圖 之資料輸出緩衝器的一具體裝置；+導“匕裝置 作圖6為—時序圖説明顯示於圖5中之資料輸出緩衝器的操 發明詳述 月之半導體圮憶裝置和資料輸出緩衝器的較佳具體 裝置，現在將參考伴隨的圖例更詳細的描述。 在所有的圖中，同樣的參考數字和術語用於同樣的或相 -11 - 591667 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（9 ) 等的零件或邵分的指定，爲了説明和解釋的簡易性，其不 必要的詳述將被省略。 圖4爲一方塊圖顯示根據本發明之半導體記憶裝置的佈 局。此記憶體細胞陣列區塊1 〇-1，1 〇-2，...，】rw ,、 ，1ϋ-(η-1)， 10-η ;感應放大器12·1，12-2，…，ΐ2-(η-ΐ)，12_η ;輸出驅 動器 16-1，16-2,…，16-(η-1)，16·η;及墊片 181， 18-2，…，18-(η-1)，18-η的結構和安排等於那些顯示於圖i 中之慣用的半導體記憶裝置。然而，此組成資料輸出緩衝 器 30-1，30-2，…，30-(n_l)，30-n之第一暫存器 321， 32-2，…，32-(n-l)，32-n和第二暫存器3H，34-2，…， 34-(n-l)，34-n在結構和安排上不同於那些顯示於圖i中之 慣用的半導體記憶裝置。其不同在於此第一暫存器32_ i， 32-2，…，32-(n-l)，32-n安置在相鄰於此感應放大器 12-1，12-2，…，12-(n_l)，12-n，而此第二暫存器 34-1， 34_2，…，34-(n-l)，34-n安置在相鄰於此輸出驅動器 16-1，16-2，…，16_(n-l)，16-n，且僅有一信號線對於每 一 s己憶體細胞陣列區塊延伸自此第一暫存器3 2 _ 1， 32-2，…，32-(n-l)，32-n至此第二暫存器 34-1，34-2，…， 34-(n-1)，34-n 0 在顯示於圖4中之本發明的半導體記憶裝置中，此第二 暫存器被重新放置較靠近此輸出驅動器側，且僅有一信號 線耑要在此第一和第二暫存器之間和在此側面相鄰的陣列 區塊之間從上到下，由此增加佈局的效率。 圖5爲一電路圖説明根據本發明之半導體記憶裝置之資 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - -------------------- (請先閲讀背面之注意事項再填寫本頁) 591667 A7 ____B7 五、發明說明（1〇) 料輸出緩衝器的一具體裝置，包含一第一暫存器110，一 第二暫存器210，和一輸出驅動器3 〇〇。 (請先閱讀背面之注意事項再填寫本頁) 此第一暫存器110具有一額外的反相器〗丨〇未發現於顯示 於圖2中之慣用的第一暫存器1〇〇中。此第一暫存器11〇的 結構可以被瞭解如下。 多工器MUX1包括一反相器ϊ丨用以將此反相的感應輸出 信號SASB反相；二PMOS電晶體Pi，P2其連續地連接於内 電源電壓VDD和此反相的資料輸出信號DATAAb之間產生 被此感應輸出#號SAS和此反相器I 1之輸出信號所控制的 線；和一 NMOS電晶體N 1連接於產生線之反相的資料輸出 信號DATAAb和地電壓之間，並被此感應輸出信號SAS所 控制。 經濟部智慧財產局員工消費合作社印製 多工器MUX2包含一反相器I 2用以將此感應輸出信號 SAS反相’·一 PMOS電晶體P 3，P 4其連續地連接於内電源 電壓VDD和此資料輸出信號DATAA之間產生被此反相器 I 2之感應輸出信號SAS和輸出信號所控制的線；和一 NMOS電晶體N2連接於產生線之資料輸出信號DATAA和 地電壓之間，並被此反相的感應輸出信號SASB所控制。 鎖定L 1包括一反相器I 3用以將一輸出自產生線之資料輸 出信號DATAA的信號反相以傳遞其至產生線之反相的資料 輸出信號DATAAb，和一反相器I 4用以將一輸出自產生線 之反相的資料輸出信號DATAAb的信號反相以傳遞其至產 生線之資料輸出信號DATAA。 此第二暫存器210包含一具有一反相器in之計時的 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 591667 A7 ___ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（11) CMOS反相器CI3 ; PMOS電晶體P9，P10和NMOS電晶體 N9，N10 ; —鎖定L3包括反相器112，113 ; —反相器η# ; 和NOR閘N0R1，N0R2。 此CMOS反相器CI3包含一反相器111用以將此計時控制 信號KDATA ;二PMOS電晶體P9，P10和二NMOS電晶體 N9，N10，所有的都連續地連接於内電源電壓VDD和地電 壓之間以個別地由此反相器111的輸出信號，資料輸出信 號DATABb和此計時控制信號KDATA所控制。 鎖定L3由一用以將此計時的CMOS反相器CI3之輸出信號 反相以產生反相的資料輸出信號DATACb的反相器112，和 一連接至反相器112之一輸入端子以將此反相器112的輸出 信號反相由此產生此資料輸出信號DATAC的反相器113所 組成。 反相器114將此輸出開啓信號〇 E反相，而此NOR閘 N0R1，N0R2完成此反相器114之輸出信號的NORing和此 資料輸出信號對DATACb，DATAC，由此產生此資料輸出 信號對DOU，DOD。 輸出驅動器300由NMOS電晶體N7，N8所組成，其連續地 連接於電源電壓和地電壓之間，且其由此資料輸出信號對 DOU，DOD所控制。 顯示於圖5中之電路的操作可以暸解如下。 第一暫存器110接收此感應輸出信號對SASb，SAS以產生 此資料輸出信號對DATAAb，DATAA並鎖定他們。此第一 暫存器110的操作，參考顯示於圖2中之第一暫存器100的 -14 - (請先閱讀背面之注意事項再填寫本頁) -—

I I I I 線·· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 591667 A7 五、發明說明（12) f 員 工 消 費 操作將會進一步瞭解。反相器11〇將資料輸出信號1)入丁八入 反相由此產生資料輸出信號DATABb。亦即，此產生資料 輸出信號DATABb被傳遞在如圖4中之記憶體細胞陣列的 區塊之間。 第二暫存器210接收輸出自第一暫存器11〇的資料輸出信 號DATABb以產生第二資料輸出信號對DATACb，datac 相應於一‘‘高”位準的計時控制信號kdata，及產生此資 料輸出信號對D〇U，DOD相應於此輸出開啓信號〇e。 ’ 在此計時的CMOS反相器CI3中，此pM〇s電晶體”和 NMOS電晶體N10被打開相應於一“高，，位準的計時"作 號，由此將此“高，，位準的資料輸出信號^丁娜反相以輸 出一低位準的信號，及將此“低，，位準的資料輸出信號 DATABb反相以產生一“高，，位準的信號。反相器ιΐ4將此輸 出開啓信號OE反相。此N0R閘N〇R1，職2將此資料輸 信號對DATACb，DATAC反相以產± &資料輸出信號 DOU’DOD相應於此反相器114的一 “低，，位準輸出，及 生此“低”位準之資料輸出信號對咖，卿的高阻抗狀 相應於此反相器114之“高，，位準的輸出信號。 參考顯示於圖2中之資料輸出緩衝器的操作會進一步 解此輸出驅動器3〇〇的操作。 顯击於圖5中的資料輸出缓衝器具有相較於顯示於圖2 慣用的資料輸出緩衝器簡化的電路結構。因此，此半導 記憶裝置和此資料輸出緩衝器在其巾增加佈局的效率。， 圖6是-時序圖用以説明顯示於圖5中之資料輸出缓衝 中 體 器

I -15 - 本紙張尺度適用中關家標準（CN&4規格⑵Q χ撕 出 對 產 態

----------， (請先閱讀背面之注意事項再填寫本頁) ^ · I I I I 1 ϋ ί I I I ϋ _ 五、發明說明（13) 的操作，且將用於顯示於圖5中之電路的解釋如下。 像在圖3之時序圖中解釋的，當此計時信號xclk輸入至 ，半導體記憶裝置時，此計時控制信號KDATa被產生。在 第一，第二，第四讀取指令周期ί，π，ιν中，當一用以輸 出資料之“低，，位準的反相資料輸出開啓信號XOEb被輸入 此半導體㈣裝置中時，此信號被反相和㈣，由此產生 一“高”位準的資料輸出開啓信號0E。㈣，此資料輸出 緩衝器操作以產生此資料輸出信號χΐ〇。 在第一周期I中，此資料輸出緩衝器的第一暫存器11〇接 收來自於感應放大器之“高’’位準和‘‘低，，位準的感應輸出信 號對SASb ’ SAS ’以產生此“高，，位準和“低，，位準的資料輸 出信號對DATAAb，DATAA。反相器11()在其中將此“低” =準的資料輸出信號DATAA反相以產生此“高，，位準的資 料輸出仏唬DATABb。此第二暫存器21〇產生此“高，，位準 ‘和:低二立準的資料輸出信號對㈣鳩，DAW相應於此 门位準的计時控制信號KDATA，而此“低，，位準和‘‘高” 位準的資料輸出信號對D〇u，D〇D個別地相應於此“高:位 ‘準的，輸出開啓信號〇 E。以及，此輸出驅動器则驅動此 低位準和“高，，位準的資料輸出信號對D〇U，D〇D以產 生此^低，，位準的輸出資料信號XIO。 if第二和第四週期11，IV中，此資料輸出緩衝器的第一 子器110接收來自於感應放大器之“低，，位準和“高，，位準 的感應輸*信號對SASb，SAS，以產生此“低，，位準和“高” 位準的資料輸出信號對D ATAAb，D ATAA。反相器Σ i 0在其 -16- 本紙張尺度_㈣規格— X 297公釐） 591667

五、發明說明（14) 經濟部智慧財產局員工消費合作社印製

中將此“高，，位準的資料私山A α ’ 輸出仏號dataa反相以產生jrt “低”位準的資料輸出信號DATai3u , 4 n 观D ATABb。此第二暫存器2i〇J 生此“低，，位準和“高，，位準 ，仔印 & — +的貝枓輸出信號對DATACb， 相應於此“高，，位準的計時控制信號KDATA，而血 间位準和低，，位準的資料輸出信號對D0U，D0D個別祕 相應於此“高”位準的輸出開啓信號〇E。以及，此輸出驅 驅動此“高，，位準和“低，，位準的資料輸出信號到 DOU，麵以產生此“高，，位準的輸出資料信號χι〇。 在第三週期咐，因爲此輸出開啓信號〇ε是在一“低, 位準，所有資料輸出信號對D〇u，D〇D都變成“低”位準。 結果、’此輸出資料信號XI〇是在—高阻抗的狀態。亦即， 顯示於圖5中之半導體s己憶裝置的資料輸出緩衝器僅要求 此資料輸出信號DATABb的—線在此第—暫存器和此第二 暫存器之間遞送。 因此’本發明的半導體記憶裝置是以在相鄰記憶體細胞 陣列的區塊之間僅通過—信號線這樣的方法設計電路和組 成佈局，由此增加此佈局的效率。 批以及，本發明之半導體記憶裝置的資料輸出緩衝器以此 罘一暫存器安置於緊鄰此感應放大器，而此第二暫存器安 置於緊都此輸出驅動器的^去來建構，由此降低從此計時 信號的產生至此資料輸出信號χΐ〇的產生之信號延遲。因 此，根據本發明之半導體記憶裝置可以在比用慣用之設計 和佈局爲高的速度下確實地工作。 此本發明之半導體記憶裝置的資料輸出緩衝器具有 簡單的電路結構使得此佈局在其中有效地完成。 ---------Ρ (請先閱讀背面之注意事項再填寫本頁) 訂-----

n H I I 線·· 17- 本紙張尺度適用中國國家標準（CNS)A4規格（ χ 297公髮）

Claims (1)

1. 、申請專利範圍 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 L ~種半導體記憶裝置，包含： 右干記憶體細胞陣列區塊； 若干安置於該記憶體細胞陣列區塊之上或下的感應放 大器’用以放大和輸出由該若干記憶體細胞陣列區塊之 每一個輸出的資料； 若干安置於相鄰於該若干感應放大器之每一個的第一 暫存器’用以儲存一對輸出自該若干感應放大器之每一 個的感應輸出信號，和產生一第一資料輸出信號； 若干個別地安置於該若干記憶體細胞陣列區塊之下或 上的第二暫存器，用以接收輸出自該若干第一暫存器之 每一個之該第一資料輸出信號以回應於該區塊控制信號 及一輸出開啓信號和產生一對第二資料輸出信號； 右干輸出驅動器個別地安置於該若干記憶體細胞陣列 ::之下或上，用以驅動輸出自該若干第二暫存器之該 ί弟一資料輸出信號；及 連接至該若干輸出驅動器之每一個的若干輸入/輸出 片02.根據中請專利㈣第Η的裝置器之每一個包含： /右干弟—暫存 第一和第二多工器用以接收該感應輸出 -對第三資料輸出信號； ”虎對和產 一第一鎖定連接於輸出自該第一和第二 。 資料輸出信號對之間以鎖定該第三資料 ^器又第 -第-反相器用以將該第三資料輸出：二對·’ 塾 生 及 反相 I-----ΙΦ--------訂·!------線· (請先閱讀背面之注意事項再填寫本頁) _ 18 · 本紙張尺度適財國規格⑽X 297公爱 經濟部智慧財產局員工消費合作社印制衣 591667 Α8 Β8 C8 — D8 六、申請專利範圍 以產生該第一資料輸出信號。 3·根據申請專利範圍第2項的裝置，其中該第一多工器包 含： 一第二反相器用以將該輸出信號對的反相感應輸出信 號反相； 第一和第一 PM〇s電晶體連續地連接於内電源電壓和 琢反相的第一資料輸出信號之間產生被該感應輸出信號 和蔹第二反相器之輸出信號所控制的線； 一 NMOS電晶體連接於產生線之反相的第一資料輸出 仏唬和地電壓之間，並被該感應輸出信號所控制。 4.根據申請專利範圍第2項的裝置，其中該第一多工器包 含： 一第三反相器用以將該感應輸出信號對之一反相； 第二和第四PMOS電晶體連續地連接於内電源電壓和 該第：資料輸出信號之間產生被該反相的感應輸出信號 和該第二反相器之一輸出信號所控制的線； 一第一 NMOS電晶體連接於產生線之第一資料輸出信 號和地電壓之間，並被該反相的感應輸出信號所控制/ 5·根據中請專利範園第2項的裝置，其中該第_鎖定包 含： 一第四反相器用以將該反相的第三資料輸出信號反相 使其傳遞至該第三資料輸出信號產生線； -第五反相器用以將該第三資料輸出信號反相使 出至該第三資料輸出信號產生線。 -19- ^氏張尺度適財國_標準（CNS)A4規彳^ χ撕公髮） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 591667 A8 B8 C8 D8 六、申請專利範圍 / 6·根據申請專利範園第i項的裝置，其中該第二暫存器包 含·· 口 一計時的C Μ 0 s反相器用以將該第一反相器的輸出信 號相應於该計時控制信號反相使其輸出； 一第一鎖足用以將該計時的CM〇S反相器之輸出信號 反相和鎖定以產生一第四資料輸出信號對； 邏輯閘用以將輸出自該第二鎖定的第四資料輸出信號 對反相以產生像一第二資料輸出信號對相應於該輸出開 啓信號。 7·根據申請專利範圍第6項的裝置，其中該計時的CM〇s反 相器包含： 一第六反相器用以將該計時控制信號反相； 第五，第六PMOS電晶體和第三，第四^^]^〇8電晶體其 連續地連接於内電源電壓和地電壓之間，個別地由該第 六反相器的一輸出信號，該第一反相器的一輸出信號， 一計時控制信號所控制； 由此將該第一反相器的輸出信號反相以使其輸出。 8 ·根據申請專利範圍第6項的裝置，其中該第二鎖定包 含： 一第七反相器用以將該計時的CMOS反相器之輸出信 號反相以產生該反相的第四資料輸出信號；及 一第八反相器具有一輸入端子連接至該第七反相器的 一輸出端子和一輸出端子連接至該第七反相器的一輸入 端子，用以將該第七反相器的輸出信號反相使其後產生 -20 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) .--------tr---------線

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   六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 孩第四資料輸出信號。 9·根據申請專利範圍第6項的裝置，其中該邏輯閘包含： 一第九反相器用以將該輸出開啓信號反相； 一第一反或閘用以將該反相的第四資料輸出信號和該 第九反相器的輸出信號作反或處理以產生該第二資料輸 出信號； 一第二反或閘用以將該第四資料輸出信號和該第九反 相器的輸出信號作反或處理以產生該反相的第二資料輸 出信號。 ⑴·根據申凊專利範圍第1項的裝置，其中每一輸出驅動器 包含第五’第六NM〇s電晶體連續地連接於電源電壓和 地電壓之間，並由輸出自該第一和第二反或閘的第二資 料輸出信號對來控制。 u· 一半導體記憶裝置的資料輸出緩衝器，包含： 第—暫存器用以儲存一對資料輸入信號和產生一第 一資料輸出信號； 一第二暫存器用以接收該輸出自第一暫存器的第一資 =輸出=號相應於-計時控制信號和一輸出開啓信號以 生第二補充的資料輸出信號對；及 輸出驅動器用以驅動輸出自第二暫存器之第二補充 的資料輸出信號對。 請專利範圍第11項的資料輸出缓衝器，其中該第 暫存器包含： μ和第一多工器用以接收該資料輸入信號對以產生 21 ^ Γ · I ϋ i_i ·ϋ ϋ ϋ ϋ ^1 ϋ ϋ ^1 ^1 0 ϋ ϋ I ·ϋ ϋ i iw ^ ^ · ϋ ^1 ϋ I I ϋ \ (請先閱讀背面之注意事項再填寫本頁) 線

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   申請專利範圍 經濟部智慧財產局員工消費合作社印製 一對第三資料輸出信號； 一第:鎖定連接於輪出自第―和第二多工器的第 料輸出信號對之間以鎖定該第三資料輸出信號對；/ 、:第=相器用以將該第三資料輸出信號對之一反相 以產生該第一資料輸出信號。 13. 根據中請專利範圍第12項的資料輸出緩衝器，直中 一多工器包含： 八以不 二第二反相器用以將該資料輸入信號對的反相資料輸 入k號反相； 、、第一和第 該反^的第三資料輸出信號之間產生被該資料輸入信號 和該第二反相器的一輸出信號所控制的線； 一 NMOS電晶體連接於產生線之反相的第三資料輸出 信號和地電壓之間，並被該資料輸入信號所控制。 14. 根據申請專利範圍第丨2項的資料輸出緩衝器，其中該第 二多工器包含·· 以 一第三反相器用以將該資料輸入信號對之一反相； 第二和第四PMOS電晶體連續地連接於内電源電壓和 該第三資料輸出信號之間產生被該反相的資料輸入信號 和該第三反相器的一輸出信號所控制的線； 一 NMOS電晶體連接於產生線之第三資料輸出信號和 地電壓之間，並被該反相的資料輸入信號所控制。 15. 根據申請專利範圍第1 2項的資料輸出緩衝器，其中該第 一鎖定包含： -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 言i 背 面 之 注 意 事 項 再 填 寫 I I訂 線

   591667 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 一第四反相器用以將該反相的第三 以將其輸出至第三資料輸出信號產生線^信號反相 -第五反相器用以將該第三資料輸出信號反相豆 輸出至反相的第三資料輸出信號產生線。 將，、 16·根據申請專利範圍第n項的資料輸出緩衝器，龙 > 二暫存器包含： -計時的CMOS反相器用以將該第一反相器 號相應於該計時控制信號反相使其輸出； " 一第二鎖定用以將該計時的CM〇s反相器之輸出信 反相和鎖定以產生一第四資料輸出信號對； 。 邏輯閘用以將輸出自該第二鎖定的第四資料輸出信 對反相以產线一第=資料輸出信號對相應於該 啓信號。 17·根據申請專利範圍第11項的資料輸出緩衝器，其中 CMOS反相器包含： ’、 一第六反相器用以將該計時控制信號反相； 第五，第六PMOS電晶體和第三，第wNM〇s電晶體 連續地連接於内電源電壓和地電壓之間，個別地由該 六反相器的一輸出信號，該第一反相器的一輸出信^ 和一計時控制信號所控制； 由此將該第一反相器的輸出信號反相以使其輸出。 18.根據申請專利範圍第1 6項的資料輸出緩衝器，其中該 二鎖定包含：一第七反相器用以將該計時的CMOS反相器之輪 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 號 號 開 該 其 第 第 出信 r ϋ 1 ϋ ϋ ϋ ΙΒ1 ϋ ϋ ^1 ^1 ^1 « I ϋ ϋ ϋ ϋ I I ^ f · ϋ ^1 ^1 «^1 I -^1 · (請先閱讀背面之注意事項再填寫本頁) ，線

   591667 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 號反相以產生該反相的第四資料輸出信號；及 一第八反相器具有一輸入端子連接至該第七反相器的 一輸出端子和一輸出端子連接至該第七反相器的一輸入 端子，用以將該第七反相器的輸出信號反相使其後產生 該第四資料輸出信號。 19·根據申請專利範圍第16項的資料輸出緩衝器，其中該邏 輯閘包含： / 一第九反相器用以將該輸出開啓信號反相； _ 一第一反或閘用以將該反相的第四資料輸出信號和該 第九反相器的輸出信號作反或處理以產生該第二資料輸 出信號； 二第二反或閘用以將該第四資料輸出信號和該第九反 相器的輸出信號作反或處理以產生該反相的第二資料輸 出信號。 2〇·根據申請專利範圍第1 1項的資料輸出緩衝器，其中該輸 出驅動器包含第五，第六1^]^/1〇8電晶體連續地連接於電 '電壓和地電壓之間，並由輸出自該第一和第二反或閘 的第二資料輸出信號對來控制。 21· —半導體記憶裝置，包含： 若干記憶體細胞陣列區塊； 若干第暫存器安置於該記憶體細胞陣列區塊之上或 下用以儲存一輸出自該若干記憶體細胞陣列區塊的資 料，出，號及用以產生—第一資料輸出信號； 若干第二暫存器個別地安置於該記憶體細胞陣列區塊 -24- 木紙張尺度_中準（CNS)A4 i格⑽ X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 591667 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 冬上或下，用以接收輸出自該若干第一暫存器的每一個 ，資料輸出仏虎相應於該計時控制信號和—輸出開啓信 號，產生一對第二資料輸出信號；及 口 、若干輸出驅動器個別地安置於該記憶體細胞陣列區塊 之上或下，用以驅動輸出自該若干第二暫存器的第二資 料輸出信號對。 〃 22· —半導體記憶裝置，包含·· 至少二相鄰記憶體細胞陣列區塊安置於該半導體記憶 裝置之内； & ^感應放大器和每一記憶體細胞陣列區塊一致，用以 感應一在該記憶體細胞陣列區塊内的資料和用以輸出該 感應的資料； ~ 一第一暫存器和每一記憶體細胞陣列區塊一致，用以 儲存一輸出自經由該相關之感應放大器的該相關之記憶 體細胞陣列區塊的資料輸出信號，及用以產生一表示在 孩記憶體細胞陣列區塊内的一資料之邏輯狀態的第一單 軌資料輸出信號，該第一暫存器置於靠近該相鄰記 細胞陣列區塊的一端點； 心a 一第一暫存器和每一記憶體細胞陣列區塊_致，用以 接收輸出自一相關第一暫存器的第一資料輸出信號相應 於一計時控制信號和一輸出開啓信號，該第二暫存哭產 生一第二雙軌資料輸出信號對補充地表示在該記憶體細 胞陣列區塊内的一資料之邏輯狀態，該第二暫存器置於 靠近該相鄰記憶體細胞陣列區塊的另一端點；及 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------— --------訂---------線 (請先閱讀背面之注咅？事項再填寫本頁)

   591667 A8 B8 C8 D8 六、申請專利範圍 一輸出驅動器和每一記憶體細胞陣列區塊一致，用以 驅動該第二雙軌資料輸出信號對在一相關於隨其之輸入 /輸出線上，該輸出驅動器置於靠近該相關的第二暫存 器， 因此僅有一資料信號延伸於至少二相鄰記憶體細胞陣 列區塊之間，從其一端點至另一端點。 ---------------------tr---------線 (請先閱讀背面之注意事項再填寫本頁)

   經濟部智慧財產局員工消費合作社印製 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）