KR20170018002A - 감지 회로를 사용하는 논리 연산의 수행 - Google Patents

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Abstract

본 개시는 감지 회로를 사용하여 논리 연산을 수행하는 것에 관련된 장치들 및 방법들을 포함한다. 한 예의 장치는 메모리 셀들의 어레이와 감지 라인을 통해 메모리 셀들의 어레이에 결합된 감지 회로를 포함한다. 감지 회로는, 논리 함수의 제 2 오퍼랜드와 연관된 전압으로서, 논리 함수의 제 1 오퍼랜드와 연관된 메모리 셀들의 어레이의 제 1 메모리 셀을 판독하여 부분적으로 발생하는 제 1 논리 데이터 값에 대응하는 감지 라인 상의 전압을 감지하도록 구성된다.

Description

감지 회로를 사용하는 논리 연산의 수행{PERFORMING LOGICAL OPERATIONS USING SENSING CIRCUITRY}
본 개시는, 일반적으로 반도체 메모리 및 방법들에 관한 것이며, 특히, 감지 회로를 사용하여 논리 연산을 수행하는 것에 관련된 장치들 및 방법들에 관한 것이다.
메모리 디바이스들은 일반적으로 내부의 반도체, 집적 회로들로서 컴퓨터들 또는 다른 전자 시스템들에 제공된다. 휘발성 및 비-휘발성 메모리를 포함하는 많은 서로 다른 유형의 메모리가 있을 수 있다. 휘발성 메모리는 자신의 데이터(예를 들어, 호스트 데이터, 에러 데이터, 등)를 보유하기 위한 전력을 필요로 할 수 있으며, 무엇보다도, 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 사이리스터 랜덤 액세스 메모리(TRAM)를 포함할 수 있다. 비-휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지함으로써 영구 데이터를 제공할 수 있고, 무엇보다도, 위상 변화 랜덤 액세스 메모리(PCRAM)와 같은 NAND 플래시 메모리, NOR 플래시 메모리, 및 저항 가변 메모리, 스핀 토크 전달 랜덤 액세스 메모리(STT RAM)와 같은 저항 랜덤 액세스 메모리(RRAM), 및 자기 저항랜덤 액세스 메모리(MRAM)를 포함할 수 있다.
보통, 전자 시스템들은 명령을 검색 및 실행하고 실행된 명령의 결과를 적당한 위치에 저장할 수 있는 다수의 처리 리소스들(예를 들어, 하나 이상의 프로세서들)을 포함한다. 프로세서는 예를 들어, 데이터(예를 들어, 하나 이상의 오퍼랜드(operand)들)에 대해 AND, OR, NOT, NAND, NOR, 및 XOR, 및 인버트(예를 들어, 도치(inversion)) 논리 연산과 같은 논리 연산을 수행함으로써 명령들을 실행하는데 사용될 수 있는 산술 논리 유닛(ALU) 회로, 플로팅 포인트 유닛(FPU) 회로, 및/또는 조합 논리 블록과 같은 다수의 기능 유닛들을 포함할 수 있다. 예를 들어, 기능 유닛 회로(FUC)는 다수의 논리 연산을 통해 오퍼랜드들에 대해 가산, 감산, 곱셈, 및 나눗셈과 같은 산술 연산을 수행하는데 사용될 수 있다.
전자 시스템의 다수의 구성 요소들은 명령들을 실행용 FUC에 제공하는데 관련될 수 있다. 이들 명령은 예를 들어, 제어기 및/또는 호스트 프로세서와 같은 처리 리소스에 의해 생성될 수 있다. 데이터(예를 들어, 명령들이 실행되는 오퍼랜드들)는 FUC에 의해 액세스 가능한 메모리 어레이에 저장될 수 있다. 명령 및/또는 데이터는 메모리 어레이로부터 검색될 수 있고 FUC가 데이터에 대한 명령을 실행하기 전에 시퀀싱 및 버퍼링될 수 있다. 또한, 상이한 유형의 연산들이 FUC를 통해 하나 또는 다중 클록 사이클 동안 실행될 수 있기 때문에, 명령 및/또는 데이터의 중간 결과는 또한 시퀀싱 및 버퍼링될 수 있다.
많은 경우에, 처리 리소스들(예를 들어, 프로세서 및/또는 연관된 FUC)은 메모리 어레이 외부에 있을 수 있고, 데이터는 일련의 명령을 수행하기 위해 처리 리소스들과 메모리 어레이 사이에서 버스를 통해 액세스된다. 처리 성능은 프로세서-인-메모리(PIM) 디바이스에서 개선될 수 있으며, 여기서, 프로세서는 처리의 시간 및 전력을 절약할 수 있는 메모리(예를 들어, 직접 메모리 어레이와 동일한 칩 상에) 내부 및/또는 근처에서 구현될 수 있다. 그러나, 그러한 PIM 디바이스들은 증가되는 칩 사이즈와 같은 다양한 결점이 있을 수 있다. 또한, 그러한 PIM 디바이스들은 논리 연산(예를 들어, 계산 기능들)을 실행하는 것에 관련하여 바람직하지 않은 양의 전력을 여전히 소모할 수 있다.
도 1은 본 개시의 다수의 실시예들에 따라 메모리 디바이스를 포함하는 컴퓨팅 시스템의 형태로 장치를 예시한 블록도이다.
도 2는 본 개시의 다수의 실시예들에 따라 감지 회로의 부분을 예시하는 개략도이다.
도 3은 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다.
도 4는 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
도 5는 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
도 6은 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다.
도 7은 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다.
도 8은 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다.
도 9는 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
도 10은 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
도 11은 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
도 12는 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
도 13은 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다.
도 14는 본 개시의 다수의 실시예들에 따라 감지 회로의 부분을 예시한 개략도이다.
도 15는 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다.
도 16은 본 개시의 다수의 실시예들에 따라 감지 회로의 부분을 예시한 개략도이다.
도 17은 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
도 18은 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
본 개시는 감지 회로를 사용하여 논리 연산을 수행하는 것에 관련된 장치들 및 방법들을 포함한다. 한 예의 장치는 메모리 셀들의 어레이와 감지 라인을 통해 메모리 셀들의 어레이에 결합된 감지 회로를 포함한다. 감지 회로는, 논리 함수의 제 2 오퍼랜드와 연관된 전압으로서, 논리 함수의 제 1 오퍼랜드와 연관된 메모리 셀들의 어레이의 제 1 메모리 셀을 판독하여 부분적으로 발생하는 제 1 논리 데이터 값에 대응하는 감지 라인 상의 전압을 감지하도록 구성된다.
본 개시의 다수의 실시예들은 외부 프로세서(예를 들어, 별도의 집적 회로 칩과 같은 메모리 어레이로부터 외부에 위치된 처리 리소스)를 갖는 이전의 PIM 시스템들 및 시스템들과 같은 이전의 시스템들과 비교하여 계산 기능들을 수행하는 것과 관련하여 개선된 병렬 처리 및/또는 감소된 전력 소비를 제공할 수 있다. 예를 들어, 다수의 실시예들은, 예를 들어, 버스(예를 들어, 데이터 버스, 어드레스 버스, 제어 버스)를 통해 메모리 어레이 및 감지 회로로부터의 데이터를 전송하지 않고, 정수 가산, 감산, 곱셈, 나눗셈 및 CAM(콘텐츠 어드레스 가능 메모리) 함수들과 같은 완전히 완벽한 계산 기능들을 수행하는 것을 제공한다. 이와 같은 계산 기능들은 다수의 논리 연산(예를 들어, AND, OR, NOT, NOR, NAND, XOR, 등과 같은 논리 함수들)을 수행하는 것을 포함할 수 있다. 그러나, 본 실시예들은 이들 예에 제한되지 않는다. 예를 들어, 논리 연산을 수행하는 것은 카피, 비교, 제거 등과 같은 다수의 비-불린 논리 연산(non-Boolean logic operations)을 실행하는 것을 포함할 수 있다.
이전의 접근법들에 있어서, 데이터는 어레이 및 감지 회로로부터(예를 들어, 입력/출력(I/O) 라인들을 포함하는 버스를 통해) 적절한 논리 연산을 수행하도록 구성된 ALU 회로 및/또는 다른 기능 유닛 회로를 포함할 수 있는 프로세서, 마이크로프로세서, 및/또는 계산 엔진과 같은 처리 리소스로 전송될 수 있다. 그러나, 메모리 어레이 및 감지 회로로부터 데이터를 그와 같은 처리 리소스(들)로 전송하는 것은 상당한 전력 소비가 수반될 수 있다. 심지어 처리 리소스가 메모리 어레이와 동일한 칩에 위치되어도, 감지 라인들로부터의 데이터를 I/O 라인들(예를 들어, 로컬 I/O 라인들)로 전송하기 위하여 감지 라인(본 명세서에서 디지트 라인 또는 데이터 라인으로 지칭) 어드레스 액세스(예를 들어, 칼럼 디코드 신호의 작동)를 수행하는 것을 수반할 수 있는 계산 회로에 어레이로부터의 데이터를 이동시키고, 데이터를 어레이 주변부로 이동시키며, 데이터를 계산 기능에 제공하는데 상당한 전력이 소비될 수 있다.
또한, 처리 리소스(들)(예를 들어, 계산 엔진)의 회로는 메모리 어레이와 연관된 피치 규칙(pitch rules)을 따르지 않을 수 있다. 예를 들어, 메모리 어레이의 셀들은 4F2 또는 6F2 셀 사이즈를 가질 수 있으며, 여기서, "F"는 셀들에 대응하는 특징 사이즈이다. 이와 같이, 이전의 PIM 시스템들의 ALU 회로와 연관된 디바이스들(예를 들어, 논리 게이트들)은 예를 들어, 칩 사이즈 및/또는 메모리 밀도에 영향을 줄 수 있는 메모리 셀들과 피치에 형성될 수 없을 수 있다. 본 개시의 다수의 실시예들은 어레이의 메모리 셀들과 피치에 형성되고 본 명세서 아래에 설명되는 것과 같은 계산 기능들을 수행할 수 있는 감지 회로를 포함한다.
본 개시의 다음 상세한 설명에 있어서, 개시의 일부를 구성하는 첨부된 도면을 참조하여, 본 개시의 하나 이상의 실시예들이 실시되는 방법을 예시를 통해 나타내었다. 이러한 실시예들은 본 기술에 숙련된 사람들이 본 개시의 실시예들을 실시할 있도록 충분히 상세히 설명되어 있으며, 다른 실시예들이 사용될 수 있고, 방법, 전기적인 및/또는 구조적인 변경안들이 본 개시의 범위로부터 벗어나지 않고 구성될 수 있음을 인지해야 한다. 본 명세서에 사용된 것처럼, 특히 참조 부호와 관련하여 표시들 "N"은 그렇게 지정된 특정 기능의 개수가 포함될 수 있다는 것을 나타낸다. 본 명세서에 사용된 것처럼, 특정한 것의 "특정 개수"는 하나 이상의 그러한 것들을 지칭할 수 있다(예를 들어, 다수의 메모리 어레이들은 하나 이상의 메모리 어레이들을 지칭한다).
본 명세서에서 수치들은 제 1 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자들을 도면의 요소 또는 구성 요소를 나타내는 도면 번호 지정 규칙을 따른다. 상이한 수치들 사이의 유사한 요소들 또는 구성 요소들은 유사한 숫자를 사용하여 식별될 수 있다. 예를 들어, 206은 도 2에서 참조 요소 "06"일 수 있고, 유사한 요소는 도 6에서 606로서 참조될 수 있다. 알 수 있는 것처럼, 본 명세서에 다양한 실시예에 도시된 요소들은 본 개시의 다수의 추가적인 실시예들을 제공하기 위해 추가, 교환 및/또는 제거될 수 있다. 또한, 알 수 있는 것처럼, 도면에 제공된 요소들의 비율 및 상대적인 스케일은 본 발명의 특정 실시예를 예시하기 위한 것이며, 제한적인 의미로 고려되지 않는다.
도 1은 본 개시의 다수의 실시예들에 따라 메모리 디바이스(120)를 포함하는 컴퓨팅 시스템(100)의 형태로 장치를 예시한 블록도이다. 본 명세서에 사용된 것처럼, 메모리 디바이스(120), 메모리 어레이(130), 및/또는 감지 회로(150)는 하나의 "장치"로서 개별적으로 고려될 수도 있다.
시스템(100)은 메모리 어레이(130)를 포함하는 메모리 디바이스(120)에 결합(예를 들어, 연결)된 호스트(110)를 포함한다. 호스트(110)는 다양한 다른 형태의 호스트들 중에 개인용 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 카메라, 스마트폰, 또는 메모리 카드 판독기와 같은 호스트 시스템일 수 있다. 호스트(110)는 시스템 마더보드 및/또는 백플레인을 포함할 수 있으며, 다수의 처리 리소스들(예를 들어, 하나 이상의 프로세서들, 마이크로프로세서들, 또는 일부 다른 유형의 제어 회로)을 포함할 수 있다. 시스템(100)은 별도의 집적 회로들을 포함할 수 있고, 호스트(110) 및 메모리 디바이스(120) 둘 다는 동일한 집적 회로에 있을 수 있다. 시스템(100)은, 예를 들어, 서버 시스템 및/또는 고성능 계산(HPC) 시스템 및/또는 그의 일부일 수 있다. 도 1에 도시된 예는 폰 노이만 구조(non-Von Neumann architecture)를 갖는 시스템을 예시하지만, 본 개시의 실시예들은 종종 폰 노이만 구조와 연관된 하나 이상의 구성 요소들(예를 들어, CPU, ALU, 등)을 포함하지 않을 수 있는 비-폰 노이만(non-Von Neumann) 구조들로 구현될 수 있다(예를 들어, 튜링 기계).
명료성을 위해, 시스템(100)은 본 개시에 특정 연관성이 있는 특징들에 초점을 맞추기 위해 단순화되었다. 메모리 어레이(130)는 예를 들어, DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수 있다. 어레이(130)는 액세스 라인들(명세서에서 워드 라인들 또는 선택 라인들로서 지칭)에 의해 결합되는 로우들(rows) 및 감지 라인들에 의해 연결되는 칼럼들(columns)로 배열된 메모리 셀들을 포함할 수 있다. 단일 어레이(130)가 도 1에 도시되어 있지만, 실시예들은 이에 제한되지 않는다. 예를 들어, 메모리 디바이스(120)는 다수의 어레이(130)(예를 들어, DRAM 셀들의 다수의 뱅크)를 포함할 수 있다. 한 예의 DRAM 어레이는 도 2와 관련하여 설명된다.
메모리 디바이스(120)는 I/O 회로(144)에 의해 I/O 버스(156)(예를 들어, 데이터 버스)를 통해 제공되는 어드레스 신호들을 래치하기 위한 어드레스 회로(142)를 포함한다. 어드레스 신호들은 메모리 어레이(130)를 액세스하기 위해 로우 디코더(146) 및 칼럼 디코더(152)에 의해 수신 및 디코딩된다. 데이터는 감지 회로(150)를 사용하여 데이터 라인들 상의 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(130)로부터 판독될 수 있다. 감지 회로(150)는 메모리 어레이(130)로부터 데이터의 페이지(예를 들어, 로우)를 판독 및 래치할 수 있다. I/O 회로(144)는 I/O 버스(156)를 통해 호스트(110)와 양방향 데이터 통신을 위해 사용될 수 있다. 기록 회로(148)는 데이터를 메모리 어레이(130)에 기록하기 위해 사용된다.
제어 회로(140)는 호스트(110)로부터 제어 버스(154)에 의해 제공되는 신호들을 디코딩한다. 이들 신호들은 메모리 어레이(130)에서 수행되는 데이터 판독, 데이터 기록, 및 데이터 소거 연산을 포함하는 제어 연산에 사용되는 칩 인에이블 신호들, 기록 인에이블 신호들, 및 어드레스 래치 신호들을 포함할 수 있다. 다양한 실시예들에 있어서, 제어 회로(140)는 호스트(110)로부터의 명령들을 실행하기 위한 것이다. 제어 회로(140)는 상태 기계, 시퀀서, 또는 일부 다른 유형의 제어기일 수 있다.
제어기(140)는 예를 들어, 본 명세서에 더 설명되는 데이터 시프팅을 수행하는 것과 관련하여 시프트 회로에 제공될 수 있는 신호들을 제어할 수 있는 시프트 제어기(170)를 포함할 수 있다. 예를 들어, 시프트 제어기(170)는 어레이의 데이터를 시프팅하는 것(예를 들어, 우측 또는 좌측)을 제어할 수 있다.
감지 회로(150)의 예들은 아래에 더 설명되어 있다. 예를 들어, 다수의 실시예들에 있어서, 감지 회로(150)는 다수의 감지 증폭기들(예를 들어, 도 2에 도시된 감지 증폭기(206) 또는 도 7에 도시된 감지 증폭기(706))과 누산기로서 지칭되고 누산기로서 역할을 할 수 있으며, 논리 연산(예를 들어, 상보적인 데이터 라인들에 연관된 데이터에 대해)을 수행하는데 사용되는 다수의 계산 구성 요소들(예를 들어, 도 2에 도시된 계산 구성 요소(231-1))을 포함할 수 있다.
다수의 실시예들에 있어서, 감지 회로(예를 들어, 150)는 입력들로서 어레이(130)에 저장된 데이터를 사용하여 논리 연산을 수행하고, 논리 연산의 결과를 감지 라인 어드레스 액세스를 통해 데이터를 전송하지 않고(예를 들어, 칼럼 디코드 신호를 작동(firing)하지 않고) 어레이(130)에 다시 저장하는데 사용될 수 있다. 이와 같이, 다양한 계산 기능들은 감지 회로의 외부의 리소스들을 처리함으로써 (예를 들어, 디바이스(120) 상에(예를 들어, 제어 회로(140) 또는 다른 회로 상에) 위치된 ALU 회로와 같은 호스트(110) 및/또는 다른 처리 회로와 연관된 프로세서에 의해) 수행되지 않고(또는 관련되지 않고) 감지 회로(150)를 사용하여 그 내부에서 수행될 수 있다.
다양한 이전 접근법들에 있어서, 예를 들어, 오퍼랜드와 연관된 데이터는 감지 회로를 통해 메모리로부터 판독되고 I/O 라인들(예를 들어, 로컬 I/O 라인들 및/또는 글로벌 I/O 라인들)을 통해 외부 ALU 회로에 제공된다. 외부 ALU 회로는 다수의 레지스터들을 포함할 수 있고 오퍼랜드들을 사용하여 계산 기능들을 수행할 수 있으며, 그 결과는 I/O 라인들을 통해 어레이에 다시 전송된다. 대조적으로, 본 개시의 다수의 실시예들에 있어서, 감지 회로(예를 들어, 150)는 메모리(예를 들어, 어레이(130))에 저장된 데이터에 대한 논리 연산을 수행하고, 그 결과를 어레이의 메모리 셀들과의 피치에 형성될 수 있는 감지 회로에 결합된 I/O 라인(예를 들어, 로컬 I/O 라인)을 인에이블하지 않고 메모리에 다시 저장하도록 구성된다. I/O 라인을 인에이블하는 것은 디코드 신호(예를 들어, 칼럼 디코드 신호)에 결합된 게이트 및 I/O 라인에 결합된 소스/드레인을 갖는 트랜지스터를 인에이블하는 것(예를 들어, 터닝 온)을 포함할 수 있다. 실시예들은 이에 제한되지 않는다. 예를 들어, 다수의 실시예들에 있어서, 감지 회로(예를 들어, 150)는 어레이의 칼럼 디코드 라인들을 인에이블하지 않고 논리 연산을 수행하는데 사용될 수 있으며, 그러나, 로컬 I/O 라인(들)은 어레이(예를 들어, 외부 레지스터)로 다시 전송하지 않고 적당한 위치에 결과를 전송하기 위해 인에이블될 수 있다.
이와 같이, 다수의 실시예들에 있어서, 어레이(130) 및 감지 회로(150) 외부의 회로는 감지 회로(150)가 외부 처리 리소스의 사용 없이 그러한 계산 기능들을 수행하는 적당한 논리 연산을 수행할 수 있기 때문에 계산 기능들을 수행할 필요가 없다. 따라서, 감지 회로(150)는 그와 같은 외부 처리 리소스(또는 외부 처리 리소스와 같은 적어도 대역폭)를 적어도 어느 정도까지 보완 및/또는 대체하는데 사용될 수 있다. 그러나, 다수의 실시예들에 있어서, 감지 회로(150)는 외부 처리 리소스(예를 들어, 호스트(110))에 의해 수행되는 논리 연산과 함께 논리 연산(예를 들어, 명령들을 실행)을 수행하는데 사용될 수 있다. 예를 들어, 호스트(110) 및/또는 감지 회로(150)는 단지 특정 논리 연산 및/또는 특정 개수의 논리 연산을 수행하는 것에 제한될 수 있다.
도 2는 본 개시의 다수의 실시예들에 따라 감지 회로의 부분을 예시하는 개략도이다. 본 예에 있어서, 감지 회로의 부분은 감지 증폭기(206)를 포함한다. 다수의 실시예들에 있어서, 하나의 감지 증폭기(206)(예를 들어, "감지 증폭기")는 어레이(예를 들어, 어레이(130))의 메모리 셀들의 각각의 컬럼에 대해 제공된다. 감지 증폭기(206)는 DRAM 어레이의 감지 증폭기일 수 있다. 예를 들어, 본 예에 있어서, 감지 증폭기(206)는 상보적인 데이터 라인들(205-1(D) 및 205-2(D_))의 쌍에 결합된다. 이와 같이, 감지 증폭기(206)는 데이터 라인들(205-1(D) 및 205-2(D_))을 통해 각각의 칼럼에서 모든 메모리 셀들에 결합될 수 있다.
감지 증폭기(206)는 평형화 회로(214) 및 래치(215)(예를 들어, 교차 결합된 래치와 같은 정적 래치)를 포함할 수 있다. 래치(215)는 싱크 트랜지스터(213)를 통해 기준 전압(예를 들어, 접지)에 선택적으로 결합된 각각의 소스들을 갖는 교차 결합된 n-채널 트랜지스터들(예를 들어, NMOS 트랜지스터들)(227-1 및 227-2)이 쌍을 포함할 수 있다. 싱크 트랜지스터(213)의 게이트는 제어 신호(예를 들어, RNL)를 제공하는 제어 신호 라인(228)에 결합될 수 있다. 싱크 트랜지스터(213)는 저레벨(low)로 진행하는 제어 신호 라인(228) 상의 제어 신호에 의해 도통하도록 인에이블되는 p-채널 트랜지스터일 수 있다. 교차 결합된 n-채널 트랜지스터(227-1)는 제 1 래치 노드(217-1)(S1)에 직접 결합된 드레인을 가질 수 있고, 교차 결합된 n-채널 트랜지스터(227-2)는 제 2 래치 노드(217-2)(S2)에 직접 결합된 드레인을 가질 수 있다. 제 1 래치 노드(217-1)(S1)는 데이터 라인(205-1)(D)에 결합되고, 제 2 래치 노드(217-2)(S2)는 데이터 라인(205-2)(D_)에 결합된다.
래치(215)는 소스 트랜지스터(211)를 통해 공급 전압(예를 들어, Vcc)에 선택적으로 결합된 그들 각각의 소스들을 갖는 교차 결합된 p-채널 트랜지스터들(예를 들어, PMOS 트랜지스터들)(229-1 및 229-2)의 쌍을 또한 포함할 수 있다. 소스 트랜지스터(211)의 게이트는 제어 신호(예를 들어, ACT)를 제공하는 제어 신호 라인(290)에 결합될 수 있다. 도 2에 도시된 것처럼, 소스 트랜지스터(211)는 저레벨(low)로 진행하는 제어 신호 라인(290) 상의 제어 신호에 의해 도통하도록 인에이블되는 p-채널 트랜지스터일 수 있다. 교차 결합된 p-채널 트랜지스터(229-1)는 제 1 래치 노드(217-1)(S1)에 직접 결합되는 드레인을 가질 수 있고, 교차 결합된 p-채널 트랜지스터(229-2)는 제 2 래치 노드(217-2)(S2)에 직접 결합된 드레인을 가질 수 있다.
교차 결합된 n-채널 트랜지스터(227-1)의 게이트와 교차 결합된 p-채널 트랜지스터(229-1)의 게이트는 제 2 래치 노드(217-2)(S2)에 결합된다. 교차 결합된 n-채널 트랜지스터(227-2)의 게이트와 교차 결합된 p-채널 트랜지스터(229-2)의 게이트는 제 2 래치 노드(217-1)(S1)에 결합된다.
평형화 회로(214)는 데이터 라인들(205-1(D) 및 205-2(D_))을 평형화하도록 구성될 수 있다. 본 예에 있어서, 평형화 회로(214)는 데이터 라인들(205-1(D) 및 205-2(D_)) 사이에 결합된 트랜지스터(224)를 포함한다. 평형화 회로(214)는 평형화 전압(예를 들어, Vcc/2)에 결합된 제 1 소스/드레인 영역을 각각 갖는 트랜지스터들(225-1 및 225-2)을 또한 포함하며, 여기서, Vcc는 어레이와 연관된 공급 전압이다. 트랜지스터(225-1)의 제 2 소스/드레인 영역은 결합된 데이터 라인(205-1)(D)일 수 있고, 트랜지스터(225-2)의 제 2 소스/드레인 영역은 결합된 데이터 라인(205-2)(D_)일 수 있다. 트랜지스터들(224, 225-1, 및 225-2)의 제 2 소스/드레인 영역은 함께, 그리고, 평형(EQ) 제어 신호 라인(226)에 결합될 수 있다. 이와 같이, EQ를 활성화하는 것은 트랜지스터들(224, 225-1, 및 225-2)을 인에이블하며, 이는 데이터 라인들(205-1(D) 및 205-2(D_))을 함께 평형화 전압(예를 들어, Vcc/2)으로 효과적으로 단락시킨다.
평형화 회로(214)는 도 2에 도시된 것처럼 구성된 트랜지스터들(237, 238-1, 238-2, 236-1, 및 236-2)을 더 포함할 수 있다. 트랜지스터(236-1)의 제 1 소스/드레인 영역은 트랜지스터(238-1)의 제 1 소스/드레인 영역에 결합된다. 트랜지스터(236-2)의 제 1 소스/드레인 영역은 트랜지스터(238-2)의 제 1 소스/드레인 영역에 결합된다. 트랜지스터(236-1)의 제 2 소스/드레인 영역과 트랜지스터(236-2)의 제 2 소스/드레인 영역은 메모리 셀들의 어레이에 연관된 공급 전압(예를 들어, Vcc)에 결합된다. 트랜지스터(238-1)의 제 2 소스/드레인 영역과 트랜지스터(238-2)의 제 2 소스/드레인 영역은 평형(EQ) 제어 신호 라인(226) 및/또는 트랜지스터들(224, 225-1, 및 225-2)의 게이트들에 결합된다. 트랜지스터(238-1)의 게이트는 데이터 라인(205-1)(D)에 결합되고, 트랜지스터(238-1)의 게이트는 데이터 라인(205-2)(D_)에 결합된다.
트랜지스터(236-1)의 게이트는 OR 논리 함수 제어 신호 라인(예를 들어, EqOR)에 결합되고, 트랜지스터(236-2)의 게이트는 AND 논리 함수 제어 신호 라인(예를 들어, EqAND)에 결합된다. 트랜지스터(237)는 평형(EQ) 제어 신호 라인(226)과 기준 전압 라인(예를 들어, 접지) 사이에 결합된다. 트랜지스터(237)의 게이트는 EQ 논리 제어 신호 라인(예를 들어, EqF)에 결합된다.
다양한 실시예들에 따라, 도 2에 도시된 것처럼, 트랜지스터들(224, 225-1, 225-2, 및 237)은 n-채널 트랜지스터들이고, 트랜지스터들(236-1, 236-2, 238-1, 및 238-2)은 p-채널 트랜지스터들이다. 그러나, 본 발명의 실시예들은 본 예의 구성에 제공된 특정 전도 타입의 트랜지스터들에 제한되지 않는다. 예를 들어, 예를 들어, 반대의 제어 신호들이 동일한 감지 증폭기 기능을 구현하기 위하여 반대 도전형의 트랜지스터들과 사용될 수 있다.
감지 증폭기(206)는 칼럼 디코드 신호 또는 칼럼 선택 신호에 결합된 게이트들을 갖는 트랜지스터들과 같은 종래의 방식들로 메모리 어레이와 인터페이스하기 위해 사용되는 추가적인 트랜지스터들을 포함할 수도 있다. 그리고, 데이터 라인들(205-1(D) 및 205-2(D_))은 판독 동작과 관련하여 데이터 라인 액세스와 같은 동작을 수행하기 위하여 인에이블링 신호에 응답하는 각각의 로컬 I/O 라인들(예를 들어, IO 및 IO_)에 결합될 수 있다. 이와 같은 인에이블링 신호는 I/O 라인들 상의 어레이로부터 액세스되는 메모리 셀의 상태(예를 들어, 논리 "0" 또는 논리 "1"과 같은 논리 데이터 값)에 대응하는 신호를 전송하도록 활성화될 수 있다.
동작에 있어서, 메모리 셀이 감지(예를 들어, 판독)될 때, 데이터 라인들(205-1(D) 또는 205-2(D_)) 중 하나의 전압은 데이터 라인들(205-1(D) 또는 205-2(D_)) 중 다른 하나의 전압보다 약간 더 클 것이다. 이후에, ACT 신호(290) 및 RNL 신호(228)는 감지 증폭기(206)를 인에이블하기 위해 낮게 구동된다. 낮은 전압을 갖는 데이터 라인들(205-1(D) 또는205-2(D_))은 PMOS 트랜지스터(229-1 또는 229-2) 중 하나를 PMOS 트랜지스터(229-1 또는 229-2) 중 다른 하나 보다 큰 범위까지 턴-온 시키며, 이에 의해, 다른 데이터 라인(205-1(D) 또는 205-2(D_))이 높게 구동되는 것보다 큰 범위까지 높은 전압을 갖는 데이터 라인(205-1(D) 또는 205-2)(D_))을 높게 구동한다.
유사하게, 높은 전압을 갖는 데이터 라인들(205-1(D) 또는 205-2(D_))은 NMOS 트랜지스터(227-1 또는 227-2) 중 하나를 NMOS 트랜지스터(227-1 또는 227-2) 중 다른 하나 보다 큰 범위까지 턴-온 시키며, 이에 의해, 다른 데이터 라인(205-1(D) 또는 205-2(D_)) 이 낮게 구동되는 것보다 큰 범위까지 낮은 전압을 갖는 데이터 라인(205-1(D) 또는 205-2(D_))을 낮게 구동한다. 그 결과, 짧은 지연 이후에, 미세하게 큰 전압을 갖는 데이터 라인(205-1(D) 또는 205-2(D_))은 소스 트랜지스터(211)를 통해 공급 전압(Vcc)의 전압으로 구동되고, 다른 데이터 라인(205-1(D) 또는 205-2(D_))은 싱크 트랜지스터(213)를 통해 기준 전압(예를 들어, 접지)의 전압으로 구동된다. 따라서, 교차 결합된 NMOS 트랜지스터들(227-1 및 227-2) 및 PMOS 트랜지스터들(229-1 및 229-2)은 감지 증폭기 쌍으로서 역할을 하며, 데이터 라인들(205-1(D) 및 205-2(D_)) 상의 차동 전압을 증폭하고 선택된 메모리 셀로부터 감지된 데이터 값을 래치하도록 동작한다. 본 명세서에 사용된 것처럼, 감지 증폭기(206)의 교차 결합된 래치는 일차 래치(215)로서 지칭될 수 있다. 대조적으로, 도 8 및 도 13과 관련하여 상술한 것처럼, 계산 회로(예를 들어, 도 8에 도시된 계산 회로(831-1), 도 13에 도시된 1331-1)와 연관된 교차 결합된 래치는 이차 래치로서 지칭될 수 있다. 일차 래치(215) 및 이차 래치(예를 들어, 도 8에 도시된 864)의 트랜지스터들은 예를 들어, 어레이의 메모리 셀들과의 피치에 형성될 수 있다.
도 3은 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다. 본 예에 있어서, 메모리 어레이(330)는 액세스 디바이스(302)(예를 들어, 트랜지스터) 및 저장 요소(303)(예를 들어, 캐패시터)로 각각 포함하는 1T1C(하나의 트랜지스터 하나의 캐패시터) 메모리 셀들의 DRAM 어레이이다. 다수의 실시예들에 있어서, 메모리 셀들은 파괴적인 판독 메모리 셀들일 수 있다(예를 들어, 셀에 저장된 데이터를 판독하는 것은 데이터를 파괴하여 셀에 원래 저장된 데이터는 판독된 이후에 리프레시된다). 메모리 어레이(330)의 셀들은 워드 라인들(304-X)(Row X), 304-Y(Row Y), 등에 의해 결합된 로우들과 상보적인 데이터 라인들(DIGIT(n-l)/DIGIT(n-l)_, DIGIT(n)/DIGIT(n)_, DIGIT(n+l)/DIGIT(n+l)_)의 쌍들에 의해 결합된 칼럼들에 배열된다. 각각의 쌍의 상보적인 데이터 라인들의 개별 데이터 라인들은 또한 데이터 라인들(305-1(D) 및 305-2(D_))로서 각각 지칭될 수도 있다. 도 3에는 단지 3개의 쌍의 상보적인 데이터 라인들이 도시되어 있지만, 본 개시의 실시예들은 이에 제한되지 않고, 메모리 셀들의 어레이는 메모리 셀들 및/또는 데이터 라인들의 추가적인 칼럼들(예를 들어, 4,096, 8,192, 16,384, 등)을 포함할 수 있다.
도 3에 도시된 것처럼, 특정 메모리 셀 트랜지스터(302)의 게이트는 대응하는 워드 라인(304-X, 304-Y, 등)에 결합될 수 있고, 제 1 소스/드레인 영역은 그 대응하는 데이터 라인(예를 들어, 305-1(D), 305-2(D_))에 결합될 수 있으며, 특정 메모리 셀 트랜지스터의 제 2 소스/드레인 영역은 대응하는 캐패시터(303)에 결합될 수 있다.
메모리 어레이(330)는 본 개시의 다수의 실시예들에 따라 감지 회로(350)에 결합된다. 본 예에 있어서, 감지 회로(350)는 메모리 셀들(예를 들어, 상보적인 데이터 라인들(305-1(D), 305-2(D_))의 각각의 쌍에 결합)의 각각의 칼럼들에 대응하는 감지 증폭기(306)를 포함하지만, 계산 구성 요소(예를 들어, 반전 및/또는 누산기 기능을 수행할 수 있는 도 6에 도시된 631, 도 8에 도시된 831-2)를 추가적으로 포함할 수 없다. 감지 회로는, 예를 들어, 도 1에 도시된 감지 회로(150)에 대응할 수 있다.
감지 증폭기(306)는 도 2에 관련하여 이전에 설명한 감지 증폭기(206)에 대응할 수 있다. 감지 증폭기(306)는 선택된 메모리 셀에 저장 및/또는 상보적인 데이터 라인들(305-1(D), 305-2(D_))에 존재하는 전압에 의해 표현되는 데이터 값(예를 들어, 논리 상태)을 결정하도록 동작될 수 있다. 이전에 설명한 것처럼, 감지 증폭기(예를 들어, 306)는 본 명세서에서 일차 래치로서 지칭될 수 있는 교차 결합된 래치를 포함할 수 있다. 감지 증폭기(306)의 실시예들은 도 2에 도시된 본 예의 감지 증폭기(206)에 제한되지 않고, 예를 들어, 전류-모드 감지 증폭기 및/또는 단일-연결 감지 증폭기(예를 들어, 하나의 데이터 라인에 결합된 감지 증폭기)일 수 있다. 또한, 본 개시의 실시예들은 폴드형 데이터 라인 구조에 제한되지 않는다. 다수의 실시예들에 있어서, 감지 증폭기(306)는 평형화 회로, 및/또는 반전 회로와 함께 사용하여 논리 연산을 수행하도록 동작될 수 있고, 결과는 I/O 라인을 통해 감지 회로로부터 데이터를 전송하지 않고(예를 들어, 칼럼 디코드 신호의 활성화를 통해 데이터 라인 어드레스 액세스를 수행하지 않고) 일차 래치에 저장된다.
논리 연산(예를 들어, 데이터 값들을 수반하는 부울 논리 함수들)의 성능은 기본적이고 일반적으로 사용된다. 부울 논리 함수들은 많은 상위 레벨 함수들에 사용된다. 결과적으로, 속도 및/또는 전력 효율은 고차 기능의 속도 및/또는 전력 효율로 변환될 수 있는 개선된 논리 연산으로 실현될 수 있다. 본 명세서에 설명된 것은 입력/출력(I/O) 라인을 통해 데이터 전송하지 않거나 데이터를 어레이 외부의 제어 구성 요소에 전송하지 않고 논리 연산을 수행하기 위한 장치들 및 방법들이다. 메모리 어레이 구조에 따라, 논리 연산을 수행하기 위한 장치들 및 방법들은 감지 라인(예를 들어, 데이터 라인, 디지트 라인, 비트 라인) 쌍의 증폭을 요구하지 않을 수 있다.
도 3에 도시된 것처럼, 감지 회로(350)는 시프트 회로(323)를 통해 메모리 어레이(330)에 결합될 수 있다. 본 예에 있어서, 시프트 회로(323)는 데이터 라인들(305-1(D) 및 305-2(D_)) 내에서 중간에 결합된 절연(isolation) 트랜지스터들(321-1 및 321-2)의 쌍을 포함한다. 즉, 절연 트랜지스터(321-1)의 제 1 소스/드레인 영역은 데이터 라인(305-1)(D)의 제 1 부분에 결합될 수 있고, 절연 트랜지스터(321-1)의 제 2 소스/드레인 영역은 데이터 라인(305-1)(D)의 제 2 부분에 결합될 수 있다. 절연 트랜지스터(321-2)는 데이터 라인(305-2)(D_)의 부분들 사이에 유사하게 결합될 수 있다.
절연 트랜지스터들(321-1 및 321-2)의 게이트들은, 활성화될 때, 대응하는 감지 증폭기(306)를 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍에 결합된 메모리 셀들의 칼럼에 결합하기 위해 절연 트랜지스터들(321-1 및 321-2)을 인에이블(예를 들어, 턴-온)하는 제어 신호(322)(예를 들어, "NORM")에 결합된다. 다양한 실시예들에 따라, 메모리 셀들을 특정 감지 증폭기(306)에 결합하는 절연 트랜지스터들(321-1 및 321-2)은 시프트 회로(323)의 "정상적인" 구성으로 지칭될 수 있다.
도 3에 예시된 예에 있어서, 시프트 회로(323)는 감지 증폭기(306)와 인접한 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍 사이에 결합된 다른 (예를 들어, 제 2) 쌍의 절연 트랜지스터들(321-3 및 321-4)을 또한 포함한다. 도 3에 도시된 것처럼, 절연 트랜지스터들(321-3 및 321-4)은 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))(예를 들어, DIGIT(n)/DIGIT(n)_)의 쌍을 인접한 감지 증폭기(306)에 결합하도록 구성된다. 절연 트랜지스터들(321-3 및 321-4)은 감지 증폭기(306)(예를 들어, DIGIT(n)/DIGIT(n)_와 같은 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))에 대응)의 쌍을 인접한 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))(예를 들어, DIGIT(n-l)/DIGIT(n-l)_)의 쌍에 결합하도록 구성되는 것으로 설명될 수도 있다.
절연 트랜지스터들(321-3 및 321-4)은 절연 트랜지스터들(321-1 및 321-2)의 한 측면으로부터 인접한 상보적인 데이터 라인들(예를 들어, 메모리 셀들이 결합된 인접한 상보적인 데이터 라인들(305-1(D) 및 305-2)의 부분)의 쌍을 상보적인 데이터 라인들(305-1(D) 및 305-2)의 쌍에 결합된 다른 시프트 회로(323)의 절연 트랜지스터들(321-1 및 321-2)의 반대 측면(예를 들어, 감지 증폭기(306)가 결합된 상보적인 데이터 라인들(305-1(D) 및 305-2)의 쌍의 부분)에 결합하도록 구성된다. 절연 트랜지스터들(321-3 및 321-4)의 게이트들은 예를 들어, NORM 제어 신호(322)가 비활성화될 때 활성화될 수 있는 제어 신호(319)(예를 들어, "시프트")에 결합될 수 있다.
도 3에 도시된 시프트 회로(323)는 절연 트랜지스터들(321-3 및 321-4)이 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍을 우측-인접한 감지 증폭기(306)에 결합(예를 들어, 또는 감지 증폭기를 인접한 좌측-상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍에 결합)하도록 구성된다, 본 개시의 실시예들은 도 3에 예시된 특정 구성에 제한되지 않는다. 예를 들어, 절연 트랜지스터들(321-3 및 321-4)은 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍을 인접한 좌측 감지 증폭기(306)에 결합(예를 들어, 또는 감지 증폭기를 우측-인접한 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍에 결합)하도록 구성될 수 있다. 본 개시의 일부 실시예들에 따라, 절연 트랜지스터들(321-3 및 321-4)은 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍을 비-인접한 감지 증폭기(306)(예를 들어, 절연 트랜지스터들(321-1 및 321-2)을 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍에 결합하는 것과는 다른 감지 증폭기(306))에 결합하도록 구성될 수 있다.
도 3에 예시된 예에 있어서, 시프트 회로(323)는 감지 증폭기(306)와 대응하는 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍(예를 들어, 절연 트랜지스터들(321-1 및 321-2)이 특정 감지 증폭기(306)를 결합하는 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍) 사이에 결합된 다른 (예를 들어, 제 3) 쌍의 절연 트랜지스터들(321-5 및 321-6)을 더 포함한다. 그러나, 절연 트랜지스터들(321-5 및 321-6)은 절연 트랜지스터들(321-1 및 321-2)이 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍을 감지 증폭기(306)에 결합하는 방향과는 반대 방향으로 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍을 감지 증폭기(306)에 결합하도록 구성된다. 절연 트랜지스터들(321-5 및 321-6)은 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))의 쌍을 결합에 있어서 감지 증폭기(306)로 이동시킨다.
즉, 절연 트랜지스터(321-1 및 321-2)는 데이터 라인(305-1)(D)을 일차 래치(예를 들어, 도 2에 도시된 217-1)의 노드(S1)에 결합하고 데이터 라인(305-2)(D_)을 일차 래치(예를 들어, 도 2에 도시된 217-2)의 노드(S2)에 결합하도록 구성될 수 있고, 절연 트랜지스터들(321-5 및 321-6)은 데이터 라인(305-1)(D)을 일차 래치(예를 들어, 도 2에 도시된 217-2)의 노드(S2)에 결합하고 데이터 라인(305-2)(D_)을 일차 래치(예를 들어, 도 2에 도시된 217-1)의 노드(S1)에 결합하도록 구성될 수 있다. 이와 같이, 절연 트랜지스터들(321- 5 및 321-6)은 쌍의 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))을 감지 증폭기(306)의 일차 래치(예를 들어, 도 2에 도시된 215)로 반전하도록 구성된다. 절연 트랜지스터들(321-5 및 321-6)의 게이트들은 예를 들어, NORM 제어 신호(322)가 비활성화될 때 활성화될 수 있는 제어 신호(319)(예를 들어, "INV")에 결합될 수 있다. 절연 트랜지스터들(321-5 및 321-6)은 감지 증폭기(306)의 일차 래치에서 반전된 데이터 값을 반전 및/또는 저장하도록 동작될 수 있다.
시프트 회로(323)는 계산 구성 요소(350)를 3개의 가능한 데이터 라인 구성들(예를 들어, 제 1 쌍의 절연 트랜지스터들을 통해 대응하는 쌍의 상보적인 데이터 라인들에 대한 정상적인 결합, 제 2 쌍의 절연 트랜지스터들을 통해 상보적인 데이터 라인들의 인접쌍에 대한 시프트 결합, 및 제 3 쌍의 절연 트랜지스터들을 통해 대응하는 쌍의 상보적인 데이터 라인들의 반전된 배열에 대한 반전된 결합) 중 하나에 결합될 수 있는 3-대-l 멀티플렉서로서 효과적으로 구성된다.
본 개시의 실시예들은 도 3에 도시된 시프트 회로(323)의 구성에 제한되지 않는다. 다수의 실시예들에 있어서, 도 3에 도시된 것과 같은 시프트 회로(323)는 예를 들어, I/O 라인(예를 들어, 로컬 IO/IO_ 라인들)을 통해 감지 회로로부터 데이터를 전송하지 않고 가산 및 감산 기능들과 같은 계산 기능들을 수행하는 것과 관련하여 작동(예를 들어, 감지 증폭기들(306)과 관련하여)될 수 있다.
각각의 메모리 셀들의 칼럼은, 로컬 I/O 라인을 통해, 대응하는 감지 증폭기(306)로부터 데이터를 외부 처리 리소스(예를 들어, 호스트 프로세서 및/또는 다른 기능 유닛 회로)와 같은 어레이 외부의 제어 구성 요소에 전송 가능하게 될 수 있는 칼럼 디코드 라인에 결합될 수 있다. 칼럼 디코드 라인은 칼럼 디코더(예를 들어, 도 1에 도시된 칼럼 디코더(152))에 결합될 수 있다. 그러나, 본 명세서에 설명된 것처럼, 다수의 실시예들에 있어서, 데이터는 본 개시의 실시예들에 따라 논리 연산을 수행하기 위해 그와 같은 I/O 라인들을 통해 전송될 필요가 없다. 다수의 실시예들에 있어서, 도 3에 도시된 것과 같은 시프트 회로(323)는 예를 들어, 데이터를 어레이의 외부의 제어 구성 요소에 전송하지 않고 가산 및 감산 기능들과 같은 계산 기능들을 수행하는 동안 작동(예를 들어, 감지 증폭기들(306)과 함께)될 수 있다.
도 4는 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다. 도 4는 AND 논리 연산을 개시하는 것과 연관된 타이밍을 예시한다. 도 4는 제 1 및 제 2 오퍼랜드 데이터 값들의 다양한 조합을 위해 평형화 회로 신호들을 포함하는 감지 증폭기 신호들을 예시한다. 도 4는 각각의 세트로 Row X 데이터 값 및 Row Y 데이터 값의 각각의 조합에 대응하는 각각의 감지 증폭기 및 평형화 회로 신호들을 도시한다. 특정 타이밍도 신호들은 도 3에 도시된 회로의 AND 연산과 연관된 의사 코드에 대해서 아래에 논의되어 있다.
논리 연산(예를 들어, AND 연산, OR 연산)을 수행하는 것과 연관된 초기 연산 단계는 논리 연산의 제 1 오퍼랜드를 감지 증폭기(예를 들어, 도 2에 상세히 도시된 감지 증폭기(206)에 대응하는 도 3에 도시된 감지 증폭기(306))에 로딩하는 단계를 포함한다. 로우(304-X)에 결합된 셀에 저장된 제 1 데이터 값을 감지 증폭기(306)에 로딩(예를 들어, 카피)하는 단계와 연관된 의사 코드의 한 예는 다음과 같이 요약될 수 있다.
Row X를 감지 증폭기에 카피:
EQ 디스에이블
Row X 개방
감지 증폭기 작동(이후에 Row X 데이터가 감지 증폭기에 상주)
Row X 폐쇄
EqAND 활성화
프리차지(예를 들어, 디스에이블 제어 신호들 EqF, ACT 및 RNL)
상기 의사 코드에 있어서, "EQ 디스에이블(Disable EQ)"은 도 3에 도시된 감지 증폭기(306)(예를 들어, 도 2에 도시된 214)에 대응하는 평형화 회로가 도 4에 도시된 것처럼 t1에서 디스에이블 되는 것을 나타낸다. 도 2에 도시된 평형화 회로(214)의 트랜지스터들(236-1 및 236-1)이 PMOS 트랜지스터들이기 때문에, 평형화 회로(214)의 디스에이블링은 트랜지스터들(236-1 및 236-1)을 턴-오프하는 하이로 진행되는 평형화 신호들(EqAND 및 EqOR)에 의해 발생한다. 또한, 평형화 회로(214)의 디스에이블링은 트랜지스터들(224, 225-1, 및 225-2)의 게이트들을 접지시키기 위해 트랜지스터(237)를 턴-온시키는 하이로 되는 평형화 신호(EqF)를 포함한다(예를 들어, 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))은 더 이상 함께 Vcc/2에 단락되지 않는다).
평형화 회로(214)가 디스에이블 된 이후에, 선택된 로우(예를 들어, Row X)는, 의사 코드에서 "Row X 개방(Open Row X)"으로 나타내지고 도 4에서 신호 Row X에 대한 t2에서 도시된 것처럼, 인에이블(예를 들어, 특정 로우를 선택하기 위해 신호를 활성화함으로써 선택, 개방)된다. Row X(304-X)에 인가된 전압 신호가 선택된 셀에 대응하는 액세스 트랜지스터의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터는 턴-온되고 데이터 라인(예를 들어, 305-2(D_))을 데이터 라인들 사이의 차동 전압을 생성하는 선택된 셀(예를 들어, 캐패시터(303))에 결합한다.
Row X가 개방된 이후에, 상기 의사 코드에서, "감지 증폭기 작동(Fire Sense amplifier)"은 감지 증폭기(306)가 인에이블되는 것을 나타낸다. 예를 들어, 도 3의 t3에서 도시된 것처럼, ACT 포지티브 제어 신호는 저레벨로 진행하고, RNL 네거티브 제어 신호는 저레벨로 진행하고, 이는 305-1(D)와 D_(305-2) 사이의 차동 신호를 증폭하여, 결과로서, 논리 "1"에 대응하는 전압(예를 들어, Vcc) 또는 데이터 라인(305-1(D)) 상에 있는 논리 "0"에 대응하는 전압(예를 들어, GND)(및 상보적인 데이터 라인(305-2(D_)) 상에 있는 다른 논리 상태에 대응하는 전압)을 발생한다. 감지된 데이터 값은 감지 증폭기(306)의 일차 래치에 저장된다. 일차 에너지 소비는 평형화 전압(Vcc/2)에서 레일 전압(Vcc)까지의 데이터 라인들(예를 들어, 305-1)(D) 또는 305-2(D_))을 충전하는 동안 발생한다.
감지 증폭기들을 동작시킨 이후에, 상기 의사 코드에서, 선택된 로우(예를 들어, Row X)는, "Row X 폐쇄(Close Row X)"에 의해 나타내지며 도 4의 t4에서 표시된 것처럼, 디스에이블(예를 들어, 특정 로우에 대한 선택 신호를 비활성화하는 것과 같은 비-선택, 폐쇄)되며, 이는 대응하는 데이터 라인으로부터 선택된 셀을 분리하기 위해 액세스 트랜지스터를 턴-오프시킴으로써 달성될 수 있다. Row X가 폐쇄된 이후에, 상기 의사 코드에서, "EqAND 활성화(Activate EqAND)"는 EqAND 제어 신호가 도 4의 t5에서 낮게 인가되는 것을 나타내고, 이는 트랜지스터(238-2)의 하나의 측면을 Vcc에 결합하여 "프리-시딩(pre-seeding)"을 위해 Row X 데이터 값에 기초하여 AND 논리 연산의 있을 수 있는 결과로 감지 증폭기(306)를 준비한다.
EqAND 제어 신호가 낮게 인가된 이후에(또는 도 4의 t5에서 도시된 것과 같이 동시에), 데이터 라인들은 상기 의사 코드에서 "프리차지(Precharge)"로 나타내진 것처럼 프리차지될 수 있다. 이 경우에, "프리차지"는 도 4의 t5에서 도시된 것처럼 데이터 라인들을 프리차지하는 평형화 동작을 개시하는 것을 나타내고 시도하며, 이는 Row X 데이터 값에 기초하여 AND 논리 연산의 있을 수 있는 결과로 감지 증폭기(306)를 프리-시딩(pre-seed)한다. 평형화 동작은 제어 신호들(EqF, ACT, 및 RNL)을 디스에이블 함으로써 개시된다. 제어 신호(EqF)는 도 2에 도시된 트랜지스터(237)를 턴-오프 시키도록 저레벨로 진행함으로써 디스에이블 되며, 이는 트랜지스터들(224, 225-1, 및 225- 2)의 게이트들을 비-접지시킨다. 제어 신호들은 감지 증폭기(306)의 동작을 정지시키도록 또한 턴-오프한다.
Row X가 논리 "0"을 포함한 경우, 데이터 라인(305-1)(D)은 낮게 되고, 데이터 라인(305-2)(D_)은 높게 되며, 이는 트랜지스터(238-2)를 오프 시켜 Vcc가 트랜지스터(236-2)를 통해 트랜지스터들(224, 225-1, 및 225-2)의 게이트들에 인가되지 않는다(이는 EqAND 제어 신호가 상기 낮게 인가되기 때문에 온 상태가 된다). 이와 같이, 데이터 라인들(305-1 및 305-2)은 평형화하지 않고 Row X 논리 "0" 데이터 값에 대응하는 각각의 전압을 유지한다.
Row X가 논리 "1"을 포함한 경우, 데이터 라인(305-1)(D)은 높게 되고 데이터 라인(305-2)(D_)은 낮게 되며, 이는 트랜지스터(238-2)를 온 되도록 하여 Vcc가 트랜지스터(236-2)를 통해 트랜지스터들(224, 225-1, 및 225-2)의 게이트들에 인가된다(이는 EqAND 제어 신호가 상기 낮게 인가되기 때문에 온 상태가 된다). 이와 같이, 데이터 라인들(305-1 및 305-2)은 정상적으로 프리차지하고(예를 들어, 함께 Vcc/2로 단락), 다음 메모리 셀이 액세스될 때, 데이터 라인들(305-1 및 305-2)의 전압은 다음 선택된 메모리 셀에 저장된 전하에 기초하여 변경할 것이다.
제 1 데이터 값(예를 들어, 감지 증폭기(306)에 현재 저장된 Row X 데이터 값) 및 제 2 데이터 값(Row Y(304-Y)에 결합된 메모리 셀(302)에 저장된 값)에 대한 AND(또는 OR) 연산을 수행하는 것에 관련된 후속하는 연산 단계는 AND 또는 OR가 수행되어야 하는지의 여부에 따라 의존하는 특정 단계들을 수행하는 단계를 포함한다. "ANDing"과 연관된 의사 코드의 예로서, 데이터 값들은 다음을 포함한다:
EQ 디스에이블
Row Y 개방(Row X로부터 및 데이터로 감지 증폭기를 프리-시딩하기 위해)
감지 증폭기 작동(AND 연산의 결과는 감지 증폭기에 상주)
Row Y 폐쇄
프리차지(Precharge)
상기 의사 코드에 있어서, "EQ 디스에이블"은 감지 증폭기(306)에 대응하는 평형화 신호가 디스에이블 되는 것을 나타내며, 이는 도 4의 t6에서 예시되어 있다(예를 들어, 상보적인 데이터 라인들(305-1(D) 및 305-2(D_))은 더 이상 Vcc/2에 단락되지 않는다). 평형화가 디스플레이 된 이후에, AND 논리 연산(예를 들어, Row Y)의 제 2 오퍼랜드에 대한 선택된 로우가 상기 의사 코드에서 "Row Y 개방"으로 나타내고 도 4의 t7에 도시된 것처럼 인에이블된다. Row Y에 인가된 전압 신호가 선택된 셀에 대응하는 액세스 트랜지스터(예를 들어, 302)의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터는 턴-온되고 데이터 라인(예를 들어, 305-1(D_))을 데이터 라인들 사이의 차동 전압을 생성하는 선택된 셀에 결합한다.
AND 논리 연산의 초기 연산 단계에서, 감지 증폭기는, 상기 설명한 것처럼, AND 논리 연산(예를 들어, Row X)의 제 1 오퍼랜드로부터 및 데이터로 "프리-시딩"되었다. AND 논리 연산(예를 들어, Row Y)의 제 2 오퍼랜드에 대한 선택된 로우를 개방할 때, Row X가 논리 "0"을 포함한 경우, 데이터 라인들(305-1 및 305-2)은 이후에 평형화하지 않고, 논리 "0" 데이터 값(감지 증폭기(306)의 이전 동작으로 인해 완전 레일)과 관련된 전압을 유지하며, 선택된 메모리 셀에 저장된 전하는 Row Y가 논리 "1"을 포함하는 경우 반전(flip)시키는데 충분치 않을 것이다. AND 논리 연산의 결과는 Row Y에 결합된 메모리 셀에 저장된 데이터 값에 관계없이 Row X가 논리 "0"을 포함하는 경우 논리 "0"일 것이다. Row X가 논리 "1"을 포함하는 경우, 데이터 라인들(305-1 및 305-2)은 이후에 평형화하고 선택된 메모리 셀에 저장된 전하는 데이터 라인들(305-1 및 305-2)에 대한 전압을 평형화 전압(예를 들어, Vcc/2)으로부터 적당히 변경할 것이다.
Row Y가 개방된 이후에, 상기 의사 코드에서, "감지 증폭기 작동"은 감지 증폭기(306)가 인에이블되어, 305-1(D)와 305-2(D_) 사이의 차동 신호를 증폭하는 것을 나타내며, 결과로서, 논리 "1" 에 대응하는 전압(예를 들어, Vcc) 또는 데이터 라인(305-1(D)) 상에 있는 논리 "0"에 대응하는 전압(예를 들어, GND)(및 상보적인 데이터 라인(305-2)(D_) 상에 있는 다른 논리 상태에 대응하는 전압)을 발생한다. 도 4의 t8에 도시된 것처럼, ACT 포지티브 제어 신호는 저레벨로 진행하고, RNL 네거티브 제어 신호는 저레벨로 진행하고, 감지 증폭기들을 작동시킨다. 데이터 라인들(305-1 및 305-2)에 대한 데이터 값은 감지 증폭기(306)의 일차 래치에 저장되며, 상기 설명한 것처럼, 선택된 메모리에 저장된 데이터 값에 대응할 수 있다.
감지 증폭기가 Row Y 개방으로 작동한 이후에, 상기 의사 코드에서, "Row Y 폐쇄"는 선택된 로우(예를 들어, Row Y)가 도 4의 t9에 도시된 것처럼 디스에이블 되는 것을 나타낸다. AND 논리 연산의 결과는 감지 증폭기(306)에 저장되고, 또한 감지 증폭기(306)가 작동하면서 Row Y가 좌측 개방되었기 때문에, 상기 의사 코드에 따라 Row Y에 결합된 메모리 셀에도 저장된다. AND 논리 연산의 결과를 Row Y에 대응하는 메모리 셀에 다시 저장하는 것을 원치 않을 경우, Row Y에 대응하는 메모리 셀은 감지 증폭기(306)를 작동하기 이전에 분리될 수 있다(예를 들어, 액세스 트랜지스터를 턴-오프함으로써 데이터 라인(305-1(D))로부터 선택된 셀(302)을 분리). 데이터 라인들이 분리되어, 상기 의사 코드에서 "프리차지"는 이전에 설명하고 도 4의 t10에 도시된 것처럼, 평형화 동작에 의해 데이터 라인들의 프리차지를 발생시킬 수 있다. 도 4의 t10에서는 감지 증폭기(306)가 고레벨로 진행되는 포지티브 제어 신호(예를 들어, ACT) 및 고레벨로 진행되는 네거티브 제어 신호(예를 들어, RNL)에 의해 디스에이블 되는 것을 나타낸다. 도 4는 또한 다음 논리 연산의 t1에 대응할 수 있는 t11에서 평형화 동작의 결과를 나타낸다.
도 4는, 대안으로, 오퍼랜드들의 있을 수 있는 조합(예를 들어, Row X/Row Y 데이터 값들(00, 10, 01, 및 11))의 각각을 포함하는 AND 논리 연산에 대한 감지 증폭기(예를 들어, 도 3에 도시된 306)에 결합된 데이터 라인들(예를 들어, 도 3에 도시된 305-1(D) 및 305-2(D_))에 대한 전압 신호들의 거동을 도시한다.
도 5는 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다. 도 5는 OR 논리 연산을 개시하는 것에 연관된 타이밍도를 예시한다. 도 5는 제 1 및 제 2 오퍼랜드 데이터 값들의 다양하나 조합들에 대한 감지 증폭기 신호들을 예시한다. 도 5는 OR 논리 연산을 수행하는 것과 관련된 초기 및 후속 연산 단계들을 예시한다. Row X 데이터 값은, Row X로부터 데이터 값에 기초하여 OR 논리 함수의 결과로 프리-시딩되는 감지 증폭기(306)에 저장되며, 마지막으로, 제 2 데이터 값(예를 들어, Row Y)은 각각의 오퍼랜드의 데이터 값들에 따라 감지 증폭기(306)에서 프리-시딩된 OR 논리 함수 결과를 변경하거나 변경하지 않을 수 있다.
OR 논리 함수를 구현하는 의사 코드는 EqOR 제어 신호가 상기 설명한 EqAND 제어 신호를 대신하여 어서트된 것을 제외하고 AND 논리 함수에 개해 상기 제공된 것과 동일하다. 도 5에 예시된 타이밍도는 이러한 유사점 및 차이점을 반영한다. 다시 도 2를 참조하면, EqAND 제어 신호보다 EqOR 제어 신호를 어서팅(assert)하는 것(예를 들어, 제어 신호를 저레벨로 구동)은 트랜지스터(236-2)보다 평형화 회로(214)에서 트랜지스터(236-1)를 턴-온 한다. 이에 따라, Vcc는 EqOR 제어 신호가 어서트될 때 트랜지스터들(224, 225-1, 및 225-2)의 게이트들에 인가되고, 데이터 라인들(305-1 및 305-2) 상의 전압은 데이터 라인들(305-1 및 305-2)로 하여금 평형화(예를 들어, 함께 Vcc/2로 단락) 시키는 논리 "0"(예를 들어, Row X의 데이터 값이 논리 "0")에 대응한다. 이후에, 다음 메모리 셀이 액세스될 때, 데이터 라인들(305-1 및 305-2) 전압은 다음-선택된 메모리 셀에 저장된 전하에 기초하여 변경하여, 제 1 오퍼랜드 데이터 값이 논리 "0"일 때 OR 논리 함수의 결과가 제 2 오퍼랜드 논리 값과 동일하게 되는 것을 반영한다.
Row X의 데이터 값이 논리 "1"인 경우, Vcc는, 데이터 라인(305-1(D)) 상의 전압이 높으며 이는 트랜지스터(238-1)의 턴-오프를 유지하여 Row X 데이터 값이 감지 증폭기(306)에 로딩된 이후에 평형화가 발생하지 않기 때문에, 트랜지스터들(224, 225-1, 및 225-2)의 게이트들에 인가되지 않는다. 이와 같이, 데이터 라인들(305-1 및 305-2)은 논리 "1"의 Row X 데이터 값에 대응하는 완전 레일 전압을 유지하고, Row Y에 결합된 메모리 셀에 저장된 전하는 반전될 수 없다. OR 논리 함수의 결과는 제 2 오퍼랜드의 데이터 값에 관계없이 제 1 오퍼랜드가 논리 "1"인 경우 논리 "1"이 될 것이다. 따라서, 논리 "1"은 Row Y가 개방된 이후에 작동될 때 감지 증폭기에서 유지된다(Row X 데이터 값이 논리 "1"인 경우).
도 5는, 대안으로, 오퍼랜드들의 있을 수 있는 조합(예를 들어, Row X/Row Y 데이터 값들(00, 10, 01, 및 11))의 각각을 포함하는 OR 논리 연산에 대한 감지 증폭기(예를 들어, 도 3에 도시된 306)에 결합된 데이터 라인들(예를 들어, 도 3에 도시된 305-1(D) 및 305-2(D_))에 대한 전압 신호들의 거동을 도시한다.
도 6은 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다. 메모리 어레이(630)는 본 개시의 다수의 실시예들에 따라 감지 회로(650-1)에 결합된다. 본 예에 있어서, 감지 회로(650-1)는 메모리 셀들의 각각의 칼럼들에 대응한다(예를 들어, 상보적인 데이터 라인들(605-1(D) 및 605-2(D_))의 각각의 쌍들에 결합).
다양한 실시예들에 따라, 감지 회로(650-1)는 감지 증폭기(606) 및 계산 구성 요소(631)를 포함한다. 감지 증폭기(606)는 도 2에 대해서 미리 설명한 감지 증폭기들(206)에 대응할 수 있다. 감지 증폭기(606)는 선택된 메모리 셀에 저장 및/또는 상보적인 데이터 라인들(605-1(D), 605-2(D_))에 존재하는 전압에 의해 표현되는 데이터 값을 결정하도록 동작될 수 있다. 이전에 설명한 것처럼, 감지 증폭기(예를 들어, 606)는 본 명세서에서 일차 래치로서 지칭될 수 있는 교차 결합된 래치를 포함할 수 있다. 감지 증폭기(606)의 실시예들은 본 예의 구성에 제한되지 않는다.
도 6에 도시된 것처럼, 감지 회로(650-1)는 시프트 회로(623-1)를 통해 메모리 어레이(630)에 결합될 수 있다. 다양한 실시예에 따라, 시프트 회로(623-1)는 시프트 회로(623-1)가 데이터 라인들을 계산 구성 요소(예를 들어, 도 3에서는 단지 감지 증폭기만을 포함)로 전환하도록 구성된 제 3 쌍의 절연 트랜지스터들(예를 들어, 도 3에 도시된 321-5 및 321-6)을 포함하지 않는 것을 제외하고 도 3에 도시된 시프트 회로(323)와 유사하게 구성 및 동작될 수 있다. 시프트 회로(623-1)는 제 2 쌍의 절연 트랜지스터들의 한 측면이 감지 증폭기(606)와 시프트 회로(623-1)의 제 1 쌍의 절연 트랜지스터들 사이에 데이터 라인들(605-1(D) 및 605-2(D_))에 결합되도록 구성된다.
대신에, 계산 구성 요소(631)는 반전 기능을 구현하도록 구성된 회로를 포함한다. 본 예에 있어서, 시프트 회로(623-1)는 NORM 제어 신호를 통해 작동되고 상보적인 데이터 라인들(605-1(D) 및 605-2(D_))의 쌍의 부분들 사이에 위치되는 제 1 쌍의 절연 트랜지스터들과, 시프트 제어 신호를 통해 작동되고 다른 (예를 들어, 인접한) 상보적인 데이터 라인들(605-1(D) 및 605-2(D_))의 쌍을 계산 구성 요소(631)에 결합하도록 구성된 제 2 쌍의 절연 트랜지스터들을 포함한다.
다양한 실시예에 따라, 선택적으로 계산 구성 요소(631)는 상보적인 감지 라인들의 쌍 중 하나의 제 1부분을 접지 기준에 결합하고 상보적인 감지 라인들의 쌍 중 다른 하나의 제 1 부분을 접지 기준에 결합하지 않도록 구성되는 인버팅(inverting) 회로를 포함할 수 있다. 도 6에 도시된 것처럼, 제 1 반전 트랜지스터(607-1)의 제 1 소스/드레인 영역은 제 1 풀다운(pulldown) 트랜지스터(609-1)의 제 1 소스/드레인 영역에 결합된다. 제 2 반전 트랜지스터(607-2)의 제 1 소스/드레인 영역은 제 2 풀다운 트랜지스터(609-2)의 제 1 소스/드레인 영역에 결합된다. 제 1 로드(load) 트랜지스터(618-1)의 제 1 소스/드레인 영역은 제 1 반전 트랜지스터(607-1)의 제 2 소스/드레인 영역과 상보적인 감지 라인들의 쌍의 제 1 하나(예를 들어, 605-1(D))에 결합된다. 제 1 로드 트랜지스터(618-1)의 제 2 소스/드레인 영역은 제 1 풀다운 트랜지스터(609-1)의 게이트에 결합된다.
제 2 로드 트랜지스터(618-2)의 제 1 소스/드레인 영역은 제 2 반전 트랜지스터(607-2)의 제 2 소스/드레인 영역과 상보적인 감지 라인들의 쌍의 제 2 하나(예를 들어, 605-2(D_))에 결합된다. 제 2 로드 트랜지스터(618-2)의 제 2 소스/드레인 영역은 제 2 풀다운 트랜지스터(609-2)의 게이트에 결합된다. 제 1 로드 트랜지스터(618-1)의 게이트는 제 2 로드 트랜지스터(618-2)의 게이트와 LOAD 제어 신호 라인에 결합된다. 제 1 풀다운 트랜지스터(609-1)의 제 2 소스/드레인 영역과 제 2 풀다운 트랜지스터(609-2)의 제 2 소스/드레인 영역은 기준 전압(예를 들어, 접지)에 결합된다. 제 1 반전 트랜지스터(607-1)의 게이트와 제 2 반전 트랜지스터(607-2)의 게이트는 INV 제어 신호 라인에 결합된다.
다양한 실시예에 따라, 감지 증폭기(606)에 저장된 데이터 값은 로드 트랜지스터들(618-1 및 618-2)을 인에이블링 함으로써 풀다운 트랜지스터들(609-1 또는 609-2)의 각각의 게이트에 통신될 수 있다. LOAD 제어 신호 라인 상의 LOAD 제어 신호(예를 들어, "로드 개방")를 어서팅함으로써 로드 트랜지스터들(618-1 및 618-2)이 도통되어, 논리 "1" 에 대응하는 전압(예를 들어, Vcc)을 상보적인 데이터 라인들(605-1(D) 및 605-2(D_))의 쌍 중 하나의 데이터 라인에서 풀다운 트랜지스터들(609-1 또는 609-2) 중 하나의 게이트에 인가하고, 논리 "0"(예를 들어, GND)에 대응하는 전압을 상보적인 데이터 라인들(605-1(D) 및 605-2(D_))의 쌍 중 다른 데이터 라인에서 풀다운 트랜지스터들(609-1 또는 609-2) 중 다른 하나에 인가한다. 그 결과, 논리 "1"을 갖는 데이터 라인에 대응하는 풀다운 트랜지스터들(609-1 또는 609-2)은 도통되고, 논리 "0"을 갖는 데이터 라인에 대응하는 풀다운 트랜지스터들(609-1 또는 609-2)은 도통된다. 이후에, 로드 트랜지스터들(618-1 및 618-2)은 LOAD 제어 신호 라인 상의 LOAD 제어 신호(예를 들어, "로드 폐쇄")를 제거함으로써 턴-오프될 수 있다.
감지 증폭기(606)에 저장된 데이터 값이 풀다운 트랜지스터들(609-1 및 609-2)에 로딩되면, 반전 트랜지스터들(607-1 및 607-2)은 예를 들어, INV 제어 신호의 인서션에 의해 반전 트랜지스터들(607-1 및 607-2)의 게이트들에 결합된 INV 제어 신호 라인을 통해 턴-온될 수 있다. 결과로서, 사전에 Vcc에 충전된 데이터 라인(605-1(D) 또는 605-2)은 반전 트랜지스터 및 풀다운 트랜지스터(예를 들어, 607-1 및 609-1 또는 607-2 및 609-2)의 한 세트를 통해 풀-다운된다. 그와 같은 풀다운 동안 감지 증폭기를 작동함으로써 감지 증폭기(606)로 하여금 반전된 데이터 값을 저장하도록 한다. 이후에, 반전 트랜지스터들(607-1 및 607-2)은 INV 제어 신호를 디-어서팅함으로써 다시 턴-오프될 수 있다. 상술한 반전 처리는 다른 논리 연산(예를 들어, ANDing, ORing) 동안 또는 이후에 발생할 수 있어 하나의 오퍼랜드 또는 결과는 반전될 수 있다. 반전된 데이터 값은 사전에 높은 데이터 라인(605-1 또는 605-2)을 풀-다운한 이후에 선택된 로우를 개방하여 선택된 메모리 셀에 저장될 수 있다.
도 7은 본 개시의 다수의 실시예들에 따라 감지 회로(750-2)를 예시한 개략도이다. 계산 구성 요소(731-1)는 도 6에 도시된 계산 구성 요소(631)에 대응할 수 있다. 그러나, 시프트 회로(723-2)는 데이터 라인들(705-1 및 705-2)과 계산 구성 요소(731-1) 사이의 구성, 위치 및 연결이 시프트 회로(623)에 대한 도 6에 도시된 것과 서로 다르다. 시프트 회로(723-2)는 데이터 라인들 사이의 양방향 시프팅을 위해 구성된 두 쌍의 절연 트랜지스터들을 포함하고, 상보적인 데이터 라인들을 다중 부분들로 분할하도록 구성된 절연 트랜지스터들을 포함하지 않는다.
다양한 실시예에 따라, 시프트 회로(723-2)는 좌측-상보적인 데이터 라인들의 인접쌍 또는 우측-상보적인 데이터 라인들의 인접쌍에 선택적으로 결합하도록 구성된다. 제 1 풀다운 트랜지스터의 게이트는 제 1 풀다운 트랜지스터의 제 1 소스/드레인 영역이 제 1 반전 트랜지스터를 통해 결합되는 상보적인 데이터 라인들의 쌍의 제 1 데이터 라인으로부터 좌측 및 우측-상보적인 데이터 라인들의 인접쌍의 각각의 반대 데이터 라인에 선택적으로 결합될 수 있다. 제 2 풀다운 트랜지스터의 게이트는 제 2 풀다운 트랜지스터의 제 1 소스/드레인 영역이 제 2 반전 트랜지스터를 통해 결합되는 상보적인 데이터 라인들의 쌍의 제 2 데이터 라인으로부터 좌측 및 우측-상보적인 데이터 라인들의 인접쌍의 각각의 반대 데이터 라인에 선택적으로 결합될 수 있다.
특히, 계산 구성 요소(731-1)는 감지 증폭기(706)에 직접 결합된다. 시프트 회로(723-2)는 감지 증폭기(706)와 계산 구성 요소(731-1) 사이에 위치될 수 있다. 시프트 회로(723-2)는 감지 증폭기(706)와 계산 구성 요소(731-1) 사이의 데이터 라인들(705-1 및 705-2)의 부분들에 직접 결합될 수 있다. 시프트 회로(723-2)는 예를 들어, 상보적인 데이터 라인들의 다른 쌍들(예를 들어, 상보적인 데이터 라인들의 인접쌍들 사이)에 직접 결합될 수 있다.
시프트 회로(723-2)는 제 1 방향(예를 들어, 좌측 시프트)으로 시프트를 구현하도록 구성된 제 1 쌍의 절연 트랜지스터들(769-1 및 769-2)과, 제 2 방향(예를 들어, 우측 시프트)으로 시프트를 구현하도록 구성된 제 2 쌍의 절연 트랜지스터들(769-3 및 769-4)을 포함할 수 있다. 예를 들어, 도 7은 시프트 회로(723-2)가 4개의 시프트 트랜지스터들을 포함할 수 있는 것을 도시한다. 시프트 트랜지스터(769-1)는 데이터 라인(DIGIT(n))과 인접한 데이터 라인(DIGIT(n-l)_)에 결합된 풀다운 트랜지스터의 게이트 사이에 배열될 수 있다. 시프트 트랜지스터(769-2)는 데이터 라인(DIGIT(n)_)과 인접한 데이터 라인(DIGIT(n-l)_)에 결합된 풀다운 트랜지스터의 게이트 사이에 배열될 수 있다. 시프트 트랜지스터들(769-1 및 769-2)의 게이트들은 시프트 트랜지스터들이 어서트될 때 도통하도록 동작하는 SHIFTL 제어 신호를 제공하는 좌측-시프트(예를 들어, "SHIFTL") 제어 신호 라인에 결합된다.
시프트 트랜지스터(769-3)는 인접한 데이터 라인(DIGIT(n-l))과 데이터 라인(DIGIT(n)_)에 결합된 풀다운 트랜지스터의 게이트 사이에 배열될 수 있다. 시프트 트랜지스터(769-4)는 인접한 데이터 라인(DIGIT(n-l)_)과 데이터 라인(DIGIT(n))에 결합된 풀다운 트랜지스터의 게이트 사이에 배열될 수 있다. 시프트 트랜지스터들(769-3 및 769-4)의 게이트들은 시프트 트랜지스터들이 어서트될 때 도통하도록 동작하는 SHIFTL 제어 신호를 제공하는 우측-시프트(예를 들어, "SHIFTR") 제어 신호 라인에 결합된다.
다양한 실시예에 따라, 시프트 회로(723-2)의 시프트 트랜지스터들은 도 6에 도시된 시프트 회로(623-1)의 절연 트랜지스터들보다 작은 전압에 대해 래이팅된 트랜지스터가 될 수 있다. 예를 들어, 시프트 회로(623-1)의 절연 트랜지스터들(예를 들어, NORM 및 시프트 동작을 위해 사용)은 기준 전압(예를 들어, 접지)과 증가된 전압(예를 들어, 메모리 어레이의 공급 전압에 대해 증가된 3V) 사이에 전환되도록 래이팅될 수 있다. 시프트 회로(723-2)의 시프트 트랜지스터들은 기준 전압(예를 들어, 접지)과 공급 전압(예를 들어, 1.2V일 수 있는 Vcc) 사이에서 전환하도록 레이팅될 수 있고, 이에 따라, 도 7에 예시된 회로에 제공된 시프트 회로(723-2) 구성을 사용하여 좌측-시프트 및 우측-시프트를 구현함으로써 전력을 절약한다. 또한, 도 7에 예시된 구성은, 로우 사이클이 좌측-시프트 및 우측-시프트를 성취하는데 요구되지 않기 때문에, 도 6에 예시된 구성보다 더 빠르게 동작할 수 있다.
시프트 회로(723-2)는 논리 "0"(예를 들어, 접지에서 데이터 라인(705-1(D)) 및 Vcc에서 데이터 라인(705-2(D_)))에 대응하는 전압으로 각각 충전된 데이터 라인들(DIGIT(n) 및 DIGIT(n)_)의 쌍은 데이터 라인(DIGIT(n-l)_)에 결합된 풀다운 트랜지스터가 턴-온되도록 하고, 또한, 풀-다운 데이터 라인(DIGIT(n-l)_)이 턴-온되도록 하며, 데이터 라인(DIGIT(n-l))에 결합된 풀다운 트랜지스터가 턴-온되도록 하지 않고, 또한, 풀-다운 데이터 라인(DIGIT(n-l))이 턴-온되지 않도록 한다. 즉, 시프트 회로(723-2)는 데이터 라인들(예를 들어, 데이터 라인-대-데이터 라인 및 상보적인 데이터 라인-대-상보적인 데이터 라인)의 인접쌍들을 단순히 직접 결합하도록 구성되지 않는다. 부가적으로, 시프트 회로(723-2)는 논리 "1"(예를 들어, Vcc에서 데이터 라인(705-1(D)) 및 접지에서 데이터 라인(705-2(D_)))에 대응하는 전압으로 각각 충전된 데이터 라인들(DIGIT(n-1) 및 DIGIT(n-1)_)의 쌍은 데이터 라인(DIGIT(n)_)에 결합된 풀다운 트랜지스터가 턴-온되도록 하고, 또한, 풀-다운 데이터 라인(DIGIT(n))이 턴-온되도록 하며, 데이터 라인(DIGIT(n))에 결합된 풀다운 트랜지스터가 턴-온되지 않도록 하고, 또한, 풀-다운 데이터 라인(DIGIT(n))이 턴-온되지 않도록 구성된다.
계산 회로(731-1)의 반전 트랜지스터들 및 로드 트랜지스터들은 시프트 회로(723-2)의 시프트 트랜지스터들과 함께 작동되어 상술한 방향 시프팅을 성취한다. 시프트 트랜지스터들, 반전 트랜지스터들, 및 로드 트랜지스터들은 모두 동시에 작동되어 인접한 데이터 라인들이 충전되는 전압을 반영하기 위하여 데이터 라인들의 상술한 풀-다운을 성취한다.
도 8은 본 개시의 다수의 실시예들에 따라 감지 회로(850-3)를 예시한 개략도이다. 도 8에 예시된 회로는 두 가지 예외와 함께 도 7에 예시된 회로와 유사하다. 첫 번째, 계산 구성 요소(831-2)는 래치(864)(예를 들어, 이차 래치)를 포함하고, 이에 따라 논리 연산을 구현하는 감지 증폭기(806))와 함께 동작할 수 있는 누산기로 지칭되면서 누산기 역할을 할 수 있다. 두 번째, 시프트 회로(823-2)는 양방향 시프팅을 구현하는 로드/패스 트랜지스터들(807-1 및 807-2)과 함께 작동될 수 있는 단일 쌍의 절연 트랜지스터들(870-1 및 870-2)을 포함한다.
로드 트랜지스터들은 예를 들어, 데이터 라인들을 이차 래치(예를 들어, S1 및 S2)의 노드들에 결합하는 것에 연관된 로딩을 처리하도록 구성된다. 패스 트랜지스터들은 데이터 라인들을 인접한 누산기에 결합하는 것(예를 들어, 도 8에 도시된 것처럼 시프트 회로(823-2)를 통해)과 연관된 큰 로딩을 처리하도록 구성된다. 일부 실시예들에 따라, 로드/패스 트랜지스터들(807-1 및 807-2)은 패스 트랜지스터에 대응하는 큰 로딩을 수용하도록 구성될 수 있지만, 로드 트랜지스터로서 결합 및 동작될 수 있다. 패스 트랜지스터들로서 구성된 로드/패스 트랜지스터들(807-1 및 807-2)은 로드 트랜지스터들로서 사용될 수 있다. 그러나, 로드 트랜지스터들로서 구성된 로드/패스 트랜지스터들(807-1 및 807-2)은 패스 트랜지스터들로서 사용될 수 없을 수 있다.
계산 구성 요소(831-2)는 제 1 입력 노드(817-1)(S1) 및 제 2 입력 노드(817-2)(S2)를 갖는 래치(864)를 포함한다. 본 개시의 다양한 실시예들에 있어서, 래치(864)는 정적 래치(예를 들어, 도 8에 도시된 것과 같은 교차 결합된 래치)로서 구성될 수 있다. 그러나, 본 개시의 실시예들은 그에 제한되지 않으며, 래치(864)는 예를 들어, 동적 래치로서 구현될 수 있다. 그러나, 교차-결합된 래치와 같은 정적 래치(864)의 사용은 이차 래치로서 동적 래치의 사용을 통해 개선된 소프트 에러 레이트를 제공할 수 있다. 일부 실시예들에 따라, 래치(864)는 감지 증폭기의 이차 래치를 위한 트랜지스터들(227-1, 227-2, 229-1, 및 229-2)에 의해 도 2에 도시된 것과 유사하게 구현되는 교차-결합된 래치일 수 있다. 래치(864)는 포지티브 및 네거티브 제어 신호들(예를 들어, 도 2에 도시된 트랜지스터들(211 및 213)과 유사하게 구성된 풀-업 및 풀-다운 트랜지스터들을 통해)로 구현될 수 있거나, 또는, 도 8에 도시된 것처럼, PMOS 트랜지스터들의 공통 소스/드레인들을 Vcc에 결합하고, NMOS 트랜지스터들의 공통 소스/드레인들을 접지에 결합함으로써 연속으로 인에이블되도록 구현될 수 있다.
로드/패스 트랜지스터들(807-1 및 807-2)은 데이터 라인들(DIGIT(n)/DIGIT(n)_)로부터의 데이터 값을 래치(864)에(또는 래치(864)로부터 데이터 라인들(DIGIT(n)/DIGIT(n)_)에) 로딩되도록 작동될 수 있다. 절연 트랜지스터들(870-1 및 870-2)은 데이터 라인들(DIGIT(n-1)/DIGIT(n-1)_)로부터의 데이터 값을 래치(864)에(또는 래치(864)로부터 데이터 라인들(DIGIT(n-1)/DIGIT(n-1)_)에) 로딩되도록 작동될 수 있다.
본 개시의 다양한 실시예들에 따라, 절연 트랜스포머(870-1)는 도 7에 도시된 절연 트랜지스터(769-3)에 대응할 수 있고, 절연 트랜스포머(870-2)는 도 7에 도시된 절연 트랜지스터(769-4)에 대응할 수 있다. 즉, 절연 트랜지스터들(870-1 및 870-2)은 계산 구성 요소(예를 들어, 데이터 라인들(DIGIT(n)/DIGIT(n)_)과 연관된 계산 구성 요소(831-2))와 상보적인 데이터 라인들의 인접쌍(예를 들어, 데이터 라인들(DIGIT(n-l)/DIGIT(n-l)_)) 사이에 결합되고, 상보적인 데이터 라인들의 인접쌍의 전압에 기초하여 하나의 데이터 라인을 풀-다운(예를 들어, 도 7에 관하여 더 상세히 설명한 것처럼, 평형화 전압보다 큰 전압으로 충전된 인접쌍으로부터 데이터 라인의 상보 데이터 라인을 풀-다운)함으로써 상보적인 데이터 라인들의 인접쌍의 상태를 우측-시프트하도록 동작된다.
계산 구성 요소(831-2)의 반전, 풀다운, 및 로드 트랜지스터들은 풀-다운 하도록 작동될 수 있고, 이에 따라, 도 7에 관하여 설명한 것처럼 데이터 라인을 반전시킨다. 그러나, 계산 구성 요소(831-2)를 위한 도 8에 도시된 구성에 대해서, 래치(864)에 저장된 데이터 값은, 로드/패스 트랜지스터들(807-1 및 807-2)이 반전 처리 동안 도통하고, 래치(864)가 Vcc 및 접지에 결합되는 동안 계속적으로 인에이블되기 때문에, 데이터 라인들(DIGIT(n)/DIGIT(n)_)과 함께 반전될 것이다.
도 8에 예시된 회로는 계산 구성 요소(831-2)의 이차 래치(864)와 감지 증폭기(806)의 일차 래치를 마스터-슬레이브 구성으로 사용함으로써 시프트 기능을 성취할 수 있다. 본 개시의 실시예들에 따라, Row X 데이터 값의 우측 시프트 연산은 다음과 같이 요약될 수 있다:
시프트 활성화
감지 증폭기 데이터가 이차 래치의 우측에 기록된다.
시프트 비활성화
데이터 라인들 평형화(EQ)
EQ 비활성화
LOAD 활성화(이차 래치로부터 시프트된 데이터가 데이터 라인들에 기록)
감지 증폭기들 작동(이후에 시프트된 데이터가 감지 증폭기들에 상주)
LOAD 비활성화
상기 의사 코드에 도시된 "SHIFT 활성화"는 시프트 제어 신호가 고레벨로 진행되는 것을 나타내고, 이는 절연 트랜지스터들(예를 들어, 870-1 및 870-2)이 도통하도록 하여 상보적인 데이터 라인들의 인접쌍(예를 들어, 좌측-인접한 데이터 라인들(DIGIT(n-l)/DIGIT(n-l)_))을 이차 래치(864)에 결합하도록 한다. 계산 구성 요소(831-2)에 대응하는 상보적인 데이터 라인들(예를 들어, DIGIT(n)/DIGIT(n)_)의 쌍은 로드/패스 트랜지스터들(807-1 및 807-2)이 도통하지 않기 때문에 계산 구성 요소(831-2)로부터 분리된다.
좌측-상보적인 데이터 라인들의 인접쌍으로부터 우측으로 시프트된 Row X 데이터 값이 이차 래치(864)에 저장된 이후에, 상기 의사 코드에 도시된 "시프트 비활성화"는 시프트 제어 신호가 저레벨로 진행하는 것을 나타내어, 시프트 트랜지스터들(예를 들어, 870-1 및 870-2)이 도통을 정지하도록 하고 계산 구성 요소(831-2)로부터 좌측-상보적인 데이터 라인들의 인접쌍을 분리하도록 한다.
좌측-상보적인 데이터 라인들의 인접쌍이 계산 구성 요소(831-2)로부터 분리되면, 상기 의사 코드에 도시된 "데이터 라인들 평형화(EQ)"은 상보적인 데이터 라인들의 쌍들(예를 들어, DIGIT(n)/DIGIT(n)_)이 "프리차지" 의사 코드 연산을 위해 이전에 설명한 것과 같은 방식으로 평형화될 수 있다는 것을 나타낸다. 상보적인 데이터 라인들의 쌍들을 평형화한 이후에, 상기 의사 코드에 도시된 "EQ 디스에이블"은 감지 증폭기(806)에 대응하는 평형화가 디스에이블(예를 들어, 더 이상 함께 Vcc/2로 단락되지 않음)된다는 것을 나타낸다.
평형화가 완료된 이후에, 이차 래치(864)에 저장된 데이터 값은 감지 증폭기(806)에 카피될 수 있다. 상기 의사 코드에 도시된 "LOAD 활성화"는 LOAD 제어 신호가 고레벨로 진행되는 것을 나타내어, 로드/패스 트랜지스터들(807-1 및 807-2)이 도통되도록 하여, 이차 래치(864)를 상보적인 데이터 라인들(예를 들어, DIGIT(n)/DIGIT(n)_)의 쌍에 결합한다. 이는 이차 래치에 저장된 데이터 값을 상보적인 데이터 라인들의 쌍에 배치한다.
이후에, 상기 의사 코드에 도시된 "감지 증폭기들 작동"은 상보적인 데이터 라인들(예를 들어, DIGIT(n)/DIGIT(n)_)의 쌍 상의 데이터 값이 감지 증폭기(806)에 저장되는 것을 나타낸다. 데이터 값이 감지 증폭기(806)에 저장되면, 상기 의사 코드에 도시된 "ROAD 비활성화"는 LOAD 제어 신호가 저레벨로 진행하는 것을 나타내어, 로드/패스 트랜지스터들(807-1 및 807-2)이 도통을 정지하도록 하고 이차 래치(864)를 상보적인 데이터 라인들의 쌍 및 감지 증폭기(806)로부터 분리하도록 한다.
Row X 데이터 값의 좌측 시프트 연산은 다음과 같이 요약될 수 있다:
LOAD 활성화
감지 증폭기 데이터는 대응하는 누산기에 기록된다.
LOAD 비활성화
EQ(데이터 라인들을 활성화) 활성화
EQ 비활성화
SHIFT 활성화
감지 증폭기들 작동(이후에 시프트된 데이터가 좌측-인접한 데이터 라인들에 대응하는 감지 증폭기들에 상주)
SHIFT 비활성화
상기 의사 코드에 도시된 "LOAD 활성화"는 LOAD 제어 신호가 고레벨로 진행되는 것을 나타내고, 이는 로드/패스 트랜지스터들(807-1 및 807-2)이 도통하도록 하여, 이에 의해, Row X 데이터 값을 갖는 상보적인 데이터 라인들(예를 들어, DIGIT(n)/DIGIT(n)_)의 쌍에 이차 래치(864)를 결합하도록 한다. 이러한 연산은 Row X 데이터 값을 상보적인 데이터 라인들의 쌍으로부터 이차 래치(864)에 배치한다. 이러한 방식으로, 감지 증폭기(806)에 저장된 데이터 값은 대응하는 계산 회로(831-2)에 카피될 수 있다(예를 들어, 감지 증폭기와 동일한 데이터 라인들에 결합될 수 있다).
Row X 데이터 값이 이차 래치(864)에 저장된 이후에, 상기 의사 코드에 도시된 "데이터 라인들을 평형화(EQ)"는 상보적인 데이터 라인들의 상들이 "프리차지" 의사 코드 연산을 위해 이전에 설명된 것과 동일한 방식으로 평형화될 수 있다. 상보적인 데이터 라인들의 쌍들을 평형화한 이후에, 상기 의사 코드에 도시된 "EQ 비활성화"는 감지 증폭기(806)에 대응하는 평형화 신호들이 비활성화(예를 들어, 상보적인 데이터 라인들이 함께 Vcc/2로 더 이상 단락되지 않음)되는 것을 나타낸다.
평형화가 완료된 이후에, 상기 의사 코드에 도시된 "SHIFT 활성화"는 시프트 제어 신호가 고레벨로 진행되는 것을 나타내어, 시프트 회로의 시프트 트랜지스터들(예를 들어, 870-1 및 870-2)이 도통되도록 하여, 이에 의해, 계산 구성 요소(831-2)의 이차 래치(864)를 좌측-상보적인 데이터 라인들의 인접쌍(DIGIT(n- l)/DIGIT(n-l)_)에 결합하도록 할 뿐만 아니라, 좌측-인접한 감지 회로(850-3)의 감지 증폭기(806)에 결합하도록 한다. 계산 구성 요소(831-2)에 대응하는 상보적인 데이터 라인들(DIGIT(n)/DIGIT(n)_)의 쌍은 로드/패스 트랜지스터들(807-1 및 807-2)이 도통하지 않기 때문에 계산 구성 요소(831-2)로부터 분리된다.
이차 래치가 좌측-상보적인 데이터 라인들의 인접쌍에 결합되면, 상기 의사 코드에 도시된 "감지 증폭기들 작동"은, 감지 증폭기에 데이터 값을 저장하기 위해 이전에 설명한 방식으로, 상보적인 데이터 라인들의 쌍에 대한 데이터 값이 좌측-인접한 감지 증폭기(806)에 저장되는 것을 나타낸다.
상보적인 데이터 라인들의 쌍으로부터 좌측 시프트된 Row X 데이터 값이 좌측-인접한 감지 증폭기(806)에 저장된 이후에, 상기 의사 코드에 도시된 "시프트 비활성화" 는 SHIFT 제어 신호가 저레벨로 진행하는 것을 나타내어, 시프트 회로(823-2)의 시프트 트랜지스터들(예를 들어, 870-1 및 870-2)이 도통을 정지하도록 하고 상보적인 데이터 라인들의 쌍을 우측-인접한 계산 구성 요소(831-2)로부터 분리하도록 한다.
상보적인 데이터 라인들의 쌍으로부터 좌측 시프트된 Row X 데이터 값이 우측-인접한 감지 증폭기(806)에 저장된 이후에, 상기 의사 코드에 도시된 "SHIFT 비활성화"는 시프트 제어 신호가 저레벨로 진행하는 것을 나타내어, 시프트 트랜지스터들(예를 들어, 870-1 및 870-2)이 도통을 정지하도록 하고 상보적인 데이터 라인들의 쌍을 우측-인접한 계산 구성 요소(831-2)로부터 분리하도록 한다.
상술한 시프트 사이클은 Row 사이클이 제거되기 때문에 이전에 설명한 시프트 사이클보다 빠르다. 전력은 Row가 개방되지 않기 때문에 감소될 수 있고, 이에 따라, 메모리 셀들의 충전 및 방전이 관련되지 않는다. 또한, 전력은, 증가된 전압(예를 들어, 3.0 V)이 도 3에 도시된 시프트 회로(323)의 절연 트랜지스터들에 인가되고, Vcc(예를 들어, 1.2 V)가 도 8에 예시된 회로를 사용하여 시프트 기능을 구현하는데 사용되기 때문에, 시프트 회로(323)와 함께 도 3에 도시된 회로 구성으로부터 감소될 수 있다.
상술한 것처럼, 계산 구성 요소(831-2)의 래치(864)는 누산기로서 기능을 할 수 있고 논리 연산을 구현하는 감지 증폭기(806)와 함께 작동될 수 있다. 이들 연산은 도 9 내지 도 12에 예시된 타이밍도에 관하여 감지 회로(850-3)에 대해서 아래에 설명되어 있다.
도 9는 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다. 도 9에 도시된 타이밍도는 논리 연산(예를 들어, R-입력 논리 연산)의 제 1 연산 단계를 수행하는 것과 연관된 신호들(예를 들어, 전압 신호들)을 예시한다. 도 9에 관하여 설명한 제 1 연산 단계는 예를 들어, AND, NAND, OR, 또는 NOR 연산의 제 1 연산 단계일 수 있다. 도 9에서 예시된 연산 동작을 수행하는 것은 전압 레일들 사이(예를 들어, 공급과 접지 사이)에 풀 스윙(full swing)을 제공하는 단계를 포함할 수 있는 이전의 처리 접근법들보다 상당히 적은 에너지를 소비할 수 있다.
도 9에 예시된 예에 있어서, 상보적인 논리 값들(예를 들어, "1" 및 "0")에 대응하는 전압 레일들은 공급 전압(Vcc) 및 기준 전압(예를 들어, 접지(Gnd))이 된다. 논리 연산을 수행하기 이전에, 평형화가 발생하여 상보적인 데이터 라인들(D 및 D_)은 이전에 설명한 것처럼 평형화 전압(Vcc/2)으로 함께 단락된다.
아래에 설명되는 논리 연산의 제 1 연산 단계는 논리 연산의 제 1 오퍼랜드를 누산기에 로딩하는 단계를 포함한다. 도 9에 도시된 시간 기준(예를 들어, t1, 등)은 다른 타이밍도에서 유사한 시간 기준과 동일한 절대적이거나 상대적인 시간을 반드시 나타내지 않는다. 시간(t1)에서, 평형화 신호(926)가 비활성화되면, 선택된 로우는 인에이블된다(예를 들어, 데이터 값이 제 1 입력으로서 감지 및 사용되는 것은 메모리 셀에 대응하는 로우는 제 1 입력으로서 감지 및 사용되는 것이다). 신호(904-0)는 메모리 셀들의 선택된 로우에 인가되는 전압 신호를 나타낸다. 로우 신호(904-0)가 선택된 셀에 대응하는 액세스 트랜지스터의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터는 턴-온되어 데이터 라인(D)을 선택된 메모리 셀(예를 들어, 셀이 1T1C DRAM 셀인 경우 캐패시터)에 결합하며, 시간들(t2 및 t3) 사이에 도 8(예를 들어, 데이터 라인들에 대한 신호들(905-1 및 905-2) 각각에 의해 표시)에 도시된 데이터 라인들(예를 들어, 805-1(D) 및 805-2(D_)) 사이에 차동 전압 신호를 생성한다. 선택된 셀의 전압은 신호(903)에 의해 표현된다. 에너지의 보존으로 인하여, 로우 신호(904-0)를 인에이블/디스에이블 하는 것과 연관된 에너지가 로우에 결합된 복수의 메모리 셀들을 통해 상환될 수 있기 때문에, 데이터 라인들(805-1(D) 및 805-2(D_)) 사이에 차동 신호를 생성하는 것(예를 들어, 셀을 데이터 라인(D)에 결합함으로써)은 에너지를 소모하지 않는다.
시간(t3)에서, 감지 증폭기(예를 들어, 도 8에 도시된 806)는 저레벨로 진행하는 제어 신호(990)(예를 들어, 도 2에 도시된 ACT) 및 저레벨로 진행하는 네거티브 제어 신호(928)(예를 들어, 도 2에 도시된 RNL)에 의해 인에이블되어, 데이터 라인들(805-1(D) 및 805-2(D_)) 사이의 차동 신호를 증폭하여, 논리 "1" 에 대응하는 전압(예를 들어, Vcc) 또는 데이터 라인(D)에 있는 논리 "0" 에 대응하는 전압(예를 들어, 접지)(및 상보적인 데이터 라인(D_) 상의 다른 전압)을 발생하며, 감지된 데이터 값은 감지 증폭기(806)의 일차 래치에 저장된다. 일차 에너지 소비는 데이터 라인(805-1(D))을 평형화 전압(Vcc/2)에서 레일 전압(Vcc)까지 충전하는 동안 발생한다.
일부 실시예들에 따라, 감지 증폭기(806)의 일차 래치는 각각의 감지 증폭기 패스 트랜지스터들(예를 들어, 감지 증폭기(806)와 상보적인 데이터 라인들(D 및 D_) 사이의 패스 트랜지스터들의 제 2 세트)을 통해 상보적인 데이터 라인들(D 및 D_)에 결합될 수 있다. 감지 증폭기(806)의 일차 래치의 하나의 노드(예를 들어, S1)가 데이터 라인(D)에 결합되는 감지 증폭기 패스 트랜지스터들은 PASSD 제어 신호(911)에 의해 제어될 수 있고, 감지 증폭기(806)의 일차 래치의 다른 노드(예를 들어, S2)가 데이터 라인(D_)에 결합되는 감지 증폭기 패스 트랜지스터는 PASSD 제어 신호와 동일하게 동작할 수 있는 PASSDB 제어 신호에 의해 제어될 수 있다.
시간(t4)에서, 감지 증폭기 패스 트랜지스터들은 (예를 들어, 감지 증폭기 패스 트랜지스터들의 각각의 게이트들에 결합된 제어 라인들에 인가되는 각각의 PASSD 및 PASSDB 제어 신호들을 통해) 인에이블될 수 있다. 시간(t5)에서, 누산기 제어 신호들(912-1(예를 들어, ACCUM) 및 912-2(예를 들어, ACCUMB))는 각각의 제어 라인들(812-1 및 812-2)을 통해 활성화된다(예를 들어, 누산기는 제어 라인(812-1)을 GND에 결합하고 제어 라인(812-2)을 VDD에 결합함으로써 항상 인에이블되지 않는다). 아래에 설명된 것처럼, 누산기 제어 신호들(912-1 및 912-2)은 차후의 연산 단계들을 위해 활성화될 수 있다. 이와 같이, 본 예에 있어서, ACCUMB 및 ACCUM 제어 신호들(912-1 및 912-2)을 활성화하는 것은 계산 구성 요소(831)의 이차 래치(예를 들어, 누산기로서 역할)를 인에이블한다. 감지 증폭기(806)에 저장된 감지된 데이터 값은 이차 래치(864-S)에 전송(예를 들어, 카피)된다.
시간(t6)에서, 감지 증폭기 패스 트랜지스터들은 저레벨로 진행하는 PASSD 및 PASSDB 제어 신호들(911)에 의해 디스에이블(예를 들어, 턴-오프) 된다. 그러나, 누산기 제어 신호들(912-1 및 912-2)이 활성화 상태로 유지되기 때문에, 누산된 결과는 이차 래치(예를 들어, 누산기로서 역할)에 저장(예를 들어, 래치)된다. 시간(t7)에서, 로우 신호(904-0)는 비활성화되고, 어레이 감지 증폭기들은 시간(t8)에서 디스에이블 된다(예를 들어, 감지 증폭기를 인에이블하는 제어 신호들(928 및 990)은 비활성화)).
시간(t9)에서, 데이터 라인들(D 및 D_)은, 각각의 레일 값들에서 평형화 전압(Vcc/2)으로 이동하는 데이터 라인 전압 신호들(905-1 및 905-2)에 의해 예시된 것처럼, 평형화된다(예를 들어, 평형화 신호(926)가 활성화된다). 평형화는 에너지 보전의 법칙으로 인해 작은 에너지를 소모한다. 도 2와 관련하여 이전에 설명한 것처럼, 평형화는, 본 예에 있어서, Vcc/2인 평형화 전압에서 상보적인 데이터 라인들(D 및 D_)을 함께 단락시키는 것을 수반할 수 있다. 평형화는 예를 들어, 메모리 셀 감지 동작 이전에 발생할 수 있다.
도 10 및 도 11은 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 관련된 타이밍도를 각각 예시한다. 도 10 및 도 11의 타이밍도는 논리 연산(예를 들어, R-입력 논리 연산)의 다수의 중간 연산 단계들을 수행하는 것과 관련된 신호들(예를 들어, 전압 신호들)을 예시한다. 예를 들어, 도 4에 도시된 타이밍도는 R-입력 NAND 연산 또는 R-입력 AND 연산의 다수의 중간 연산 단계들에 대응하고, 도 5에 도시된 타이밍도는 R-입력 NOR 연산 또는 R-입력 OR 연산의 다수의 중간 연산 단계들에 대응한다. 예를 들어, AND 또는 NAND 연산을 수행하는 것은 도 9에 관련하여 설명한 초기 연산 단계에 이어지는 도 10에 도시된 연산 단계를 하나 이상의 횟수로 수행하는 단계를 포함할 수 있다. 유사하게, 또는 OR NOR 연산을 수행하는 것은 도 9에 관련하여 설명한 초기 연산 단계에 이어지는 도 11에 관련하여 도시 및 설명한 연산 단계를 하나 이상의 횟수로 수행하는 단계를 포함할 수 있다.
도 10 및 도 11에 예시된 타이밍도에 도시되어 있는 것처럼, 시간(t1)에서, 평형화가 디스에이블(예를 들어, 평형화 신호(1026/1126)가 비활성)되면, 선택된 로우는 인에이블된다(예를 들어, 로우는 데이터 값이 제 2 입력, 제 3 입력, 등과 같은 입력으로서 감지 및 이용되어야 하는 메모리 셀에 대응). 신호(1004-1/1104-1)는 선택된 로우에 인가된 전압 신호를 나타낸다. 로우 신호(1004-1/1104-1)가 선택된 셀에 대응하는 액세스 트랜지스터의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터는 턴-온되고 데이터 라인(D)을, 데이터 라인들(D 및 D_)(예를 들어, 시간들(t2 및 t3) 사이에 신호들(1005-1/1105-1 및 1005-2/1105-2)에 의해 각각 나타내는 것처럼) 사이에 차동 전압 신호를 생성하는 선택된 메모리 셀(예를 들어, 셀이 1T1C DRAM 셀인 경우 캐패시터)에 결합한다. 선택된 셀의 전압은 신호(1003/1103)로서 표현된다. 에너지의 보존으로 인하여, (예를 들어, 셀을 데이터 라인(D)에 결합함으로써) D와 D_사이에 차동 전압을 생성하는 것은, 로우 신호(1004-1/1104-1)를 활성화/비활성화하는 것과 연관된 에너지가 로우에 결합된 복수의 메모리 셀들을 통해 상환될 수 있기 때문에, 에너지를 소모하지 않는다.
시간(t3)에서, 감지 증폭기(예를 들어, 도 8에 도시된 806)는 저레벨로 진행하는 제어 신호(1090/1190)(예를 들어, 도 2에 도시된 ACT(290)) 및 저레벨로 진행하는 네거티브 제어 신호(1028/1128)(예를 들어, 도 2에 도시된 RNL(228))에 의해 인에이블되어, D와 D_ 사이의 차동 신호를 증폭하여, 논리 "1" 에 대응하는 전압(예를 들어, Vcc) 또는 데이터 라인(D)에 있는 논리 "0" 에 대응하는 전압(예를 들어, 접지)(및 상보적인 데이터 라인(D_) 상의 다른 전압)을 발생하며, 감지된 데이터 값은 감지 증폭기(806)의 일차 래치에 저장된다. 일차 에너지 소비는 데이터 라인(D(805-1))을 평형화 전압(Vcc/2)에서 레일(Vcc)까지 충전하는 동안 발생한다.
도 10 및 도 11에 예시된 타이밍도에 도시된 것처럼, 시간(t4)(예를 들어, 선택된 셀이 감지된 이후), 제어 신호들(도 10에 도시된 1011-1(PASSD)과 도 11에 도시된 1111-2(PASSDB)) 중 단지 한 신호가 특정 논리 연산에 따라 활성화된다(예를 들어, 패스 트랜지스터들 중 하나(존재하는 경우)만이 인에이블된다). 예를 들어, 도 10에 예시된 타이밍도는 NAND 또는 AND 연산의 중간 단계에 대응하기 때문에, 제어 신호(1011-1(PASSD))는 시간(t4)에서 일차 래치를 데이터 라인(D)에 결합하는 패스 트랜지스터를 턴-온하도록 활성화되고, PASSDB 제어 신호는 일차 래치를 데이터 라인(D_)에 연결하는 패스 트랜지스터를 턴-오프 상태를 유지하면서, 비활성화를 유지한다. 역으로, 도 11에 예시된 타이밍도는 중간 단계의 NOR 또는 OR 연산에 대응하기 때문에, 제어 신호(1111-2(PASSDB))는 시간(t4)에서 일차 래치를 데이터 라인(D_)에 결합하는 패스 트랜지스터를 턴-온하도록 활성화되고, 제어 신호 PASSD는 일차 래치를 데이터 라인(D)에 연결하는 패스 트랜지스터를 턴-오프 상태를 유지하면서 비활성화를 유지한다. 상술한 내용으로부터, 누산기 제어 신호들(912-1(Accumb) 및 912-2(Accum))은 도 9에 관련하여 설명된 초기 연산 단계 동안 활성화되었고 중간 연산 단계(들) 동안 활성화가 유지된다는 점을 주의한다.
누산기가 사전에 인에이블되었기 때문에, PASSD(도 10에 도시된 1011-1)만이 활성화되어 데이터 라인(D)에 대응하는 도 10에 도시된 전압 신호(1005-1)에 대응하는 데이터 값을 누적한다. 유사하게, PASSDB(도 11에 도시된 1011-2)만이 활성화되어 데이터 라인(D_)에 대응하는 전압 신호(1105-2)에 대응하는 데이터 값을 누적한다. 예를 들어, 한 예로서, PASSD(1011-1)만이 활성화되는 도 4에 예시된 타이밍도에 도시된 AND/NAND 연산의 예에 있어서, 제 2 선택된 메모리 셀에 저장된 데이터 값이 논리 "0"인 경우, 이차 래치에 연관된 누적된 값은 저레벨로 어서트되어, 이차 래치는 논리 "0"을 저장한다. 제 2 선택된 메모리 셀에 저장된 데이터 값이 논리 "0"인 경우, 이차 래치는 저장된 제 1 선택된 메모리 셀 데이터 값(예를 들어, 논리 "1" 또는 논리 "0")을 유지한다. 이와 같이, 본 AND/NAND 연산의 예에 있어서, 이차 래치는 제로(0들) 누산기로서 역할을 한다.
유사하게, PASSDB(1111-2)만이 활성화되는 도 11에 예시된 타이밍도에 도시된 OR/NOR 연산의 예에 있어서, 제 2 선택된 메모리 셀에 저장된 데이터 값이 논리 "1"인 경우, 이차 래치에 연관된 누적된 값은 고레벨로 어서트되어, 이차 래치는 논리 "1"을 저장한다. 제 2 선택된 메모리 셀에 저장된 데이터 값이 논리 "1"인 경우, 이차 래치는 저장된 제 1 선택된 메모리 셀 데이터 값(예를 들어, 논리 "1" 또는 논리 "0")을 유지한다. 이와 같이, 본 OR/NOR 연산의 예에 있어서, 이차 래치는 D_상의 전압 신호(1105-2)가 누산기의 실제 데이터 값을 설정하기 때문에 일(1들) 누산기로서 역할을 한다.
도 10 또는 도 11에 도시된 것과 같은 중간 연산 단계의 결론에서, PASSD 신호(1011-1)(예를 들어, AND/NAND에 대해) 또는 PASSDB 신호(1111-2)(예를 들어, OR/NOR에 대해)가 비활성화되면(예를 들어, 시간(t5)에서), 선택된 로우는 디스에이블되고(예를 들어, 시간(t6)에서) 감지 증폭기가 디스에이블되며(예를 들어, 시간(t7)에서), 평형화가 발생한다(예를 들어, 시간(t8)에서). 도 10 또는 도 11에 예시된 것과 같은 중간 연산 단계는 다수의 추가적인 로우들로부터의 결과를 누적하기 위해 반복될 수 있다. 한 예로서, 도 10 및/또는 도 11에 예시된 타이밍도의 시퀀스는 제 3 메모리 셀에 대해 후속(예를 들어, 두 번째) 횟수, 제 4 메모리 셀에 대해 후속(예를 들어, 세 번째) 횟수 등을 수행될 수 있다. 예를 들어, 10-입력 NOR 연산에 대해서, 도 11에 도시된 중간 단계는 9회 발생하여 10-입력 논리 연산의 9 입력들을 제공하고, 열번째 입력은 초기 연산 단계(예를 들어, 도 9에 관련하여 설명된 것처럼) 동안 결정될 수 있다.
도 12는 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도를 예시한다. 도 12에 도시된 타이밍도는 논리 연산(예를 들어, R-입력 논리 연산)의 마지막 연산 단계를 실행하는 것과 관련된 신호들(예를 들어, 전압 신호들)을 도시한다. 예를 들어, 도 12에 예시된 타이밍도는 R-입력 AND 연산 또는 R-입력 OR 연산의 마지막 연산 단계에 대응한다.
예를 들어, R-입력 의 마지막 연산 단계를 수행하는 것은 도 10 및/또는 도 11과 관련하여 설명한 중간 연산 단계(들)의 다수의 반복으로 이어지는 도 12에 도시된 연산 단계를 수행하는 것을 포함한다. 아래에 도시된 표 1은 도면들이 본 명세서에 기재된 다수의 실시예에 따라 다수의 R-입력 논리 연산을 수행하는 것과 관련된 연산 단계들의 시퀀스에 대응하는 것을 나타낸다.
연산 도 9 도 10 도 11 도 12
AND 제 1 단계 R-1
반복		 마지막 단계
NAND 제 1 단계 R-1
반복
OR 제 1 단계 R-1
반복		 마지막 단계
NOR 제 1 단계 R-1
반복
도 12의 타이밍도에 예시된 마지막 연산 단계는 R-입력 논리 연산의 결과를 어레이의 로우에 저장하는 것과 관련하여 설명된다. 그러나, 상술한 것처럼, 다수의 실시예들에 있어서, 결과는 어레이로 복귀하지 않고 적당한 위치에 저장될 수 있다(예를 들어, I/O 라인들을 통해, 제어기 및/또는 호스트 프로세서와 연관된 외부 레지스터에, 다른 메모리 디바이스의 메모리 어레이에, 등).
도 12에 예시된 타이밍도에 도시된 것처럼, 시간(t1)에서, 평형화는 디스에이블(예를 들어, 평형화 신호(1226)가 비활성화)되어, 데이터 라인들(D 및 D_)은 플로팅하고 있다. 시간(t2)에서, PASSD 제어 신호(1211)(및 PASSDB 신호)는 AND 또는 OR 연산 동안 활성화된다.
PASSD 제어 신호(1211)(및 PASSDB 신호)의 활성화(예를 들어, AND 또는 OR 연산과 관련하여)는 도 8에 도시된 계산 구성 요소(831-1)의 이차 래치(864)에 저장된 누적된 출력을 감지 증폭기(806)의 일차 래치에 전송한다. 예를 들어, AND 연산에 있어서, 이전의 연산 단계들에 감지된 메모리 셀들 중 어느 하나(예를 들어, 도 9에 예시된 제 1 연산 단계 및 도 10에 예시된 중간 연산 단계의 하나 이상의 반복)가 논리 "0"(예를 들어, AND 연산의 R-입력들 중 어느 하나가 논리 "0"인 경우)을 저장한 경우, 데이터 라인(D_)은 논리 "1"(예를 들어, Vcc)에 대응하는 전압을 전달할 것이고, 데이터 라인(D)은 논리 "0"(예를 들어, 접지)에 대응하는 전압을 전달할 것이다. 본 AND 연산의 예에 있어서, 이전의 연산 단계들에서 감지된 모든 메모리 셀들이 논리 "1"(예를 들어, AND 연산의 모든 R-입력들이 논리 "1")을 저장한 경우, 데이터 라인(D_)은 논리 "0"에 대응하는 전압을 전달할 것이고, 데이터 라인(D)은 논리 "1"에 대응하는 전압을 전달할 것이다.
시간(t3)에서, 감지 증폭기(806)의 일차 래치는 인에이블(예를 들어, 포지티브 제어 신호(1290)(예를 들어, 도 2에 도시된 ACT(290)에 대응)가 저레벨로 진행하고, 네거티브 제어 신호(1228)(예를 들어, 도 2에 도시된 RNL(228)에 대응)가 저레벨로 진행한다)되고, 데이터 라인들(D 및 D_) 사이의 차동 신호를 증폭하여, 데이터 라인(D)은 이전의 연산 단계들 동안 감지된 메모리 셀들로부터 결정된 것과 같은 각각의 입력 데이터 값들의 AND 처리 결과를 바로 전달한다. 이와 같이, 데이터 라인(D)은 입력 데이터 값들 중 어느 하나가 논리 "0"인 경우 접지에 있게 되고, 데이터 라인(D)은 모든 입력 데이터 값들이 논리 "1"인 경우 Vcc에 있게 된다.
OR 연산에 있어서, 이전의 연산 단계들에 감지된 메모리 셀들 중 어느 하나(예를 들어, 도 9의 제 1 연산 단계 및 도 11에 도시된 중간 연산 단계의 하나 이상의 반복)가 논리 "1"(예를 들어, OR 연산의 R-입력들 중 어느 하나가 논리 "1"인 경우)을 저장한 경우, 데이터 라인(D_)은 논리 "0"(예를 들어, 접지)에 대응하는 전압을 전달할 것이고, 데이터 라인(D)은 논리 "1"(예를 들어, Vcc)에 대응하는 전압을 전달할 것이다. 본 OR 연산의 예에 있어서, 이전의 연산 단계들에서 감지된 모든 메모리 셀들이 논리 "0"(예를 들어, OR 연산의 모든 R-입력들이 논리 "0")을 저장한 경우, 데이터 라인(D)은 논리 "0"에 대응하는 전압을 전달할 것이고, 데이터 라인(D_)은 논리 "1"에 대응하는 전압을 전달할 것이다. 시간(t3)에서, 감지 증폭기(806)의 일차 래치는 인에이블되고, 데이터 라인(D)은 이전의 연산 단계들 동안 감지된 메모리 셀들로부터 결정된 것과 같은 각각의 입력 데이터 값들의 OR 처리 결과를 바로 전달한다. 이와 같이, 데이터 라인(D)은 입력 데이터 값들 중 어느 하나가 논리 "1"인 경우 Vcc에 있게 되고, 데이터 라인(D)은 모든 입력 데이터 값들이 논리 "0"인 경우 접지에 있게 된다.
R-입력 AND 또는 OR 논리 연산의 결과는 도 1에 도시된 어레이(130)의 메모리 셀에 다시 저장될 수 있다. 도 12에 도시된 예에 있어서, R-입력 논리 연산의 결과는 개방된 마지막 로우(예를 들어, 마지막 논리 연산 오퍼랜드의 로우)에 결합된 메모리 셀에 저장된다. 논리 연산의 결과를 메모리 셀에 저장하는 것은 특정 로우를 인에이블하여 연관된 로우 액세스 트랜지스터를 단순히 인에이블하는 것을 포함한다. 메모리 셀의 캐패시터는 데이터 라인(D) 상의 데이터 값(예를 들어, 논리 "1" 또는 논리 "0")에 대응하는 전압으로 구동되며, 어떠한 데이터 값이 선택된 메모리 셀에 미리 저장되든지 필수적으로 오버라이트(overwrite)한다. 선택된 메모리 셀은 논리 연산에서 입력으로서 사용된 데이터 값을 저장한 것과 동일한 메모리 셀일 수 있음을 주목한다. 예를 들어, 논리 연산의 결과는 논리 연산의 오퍼랜드를 저장한 메모리 셀에 다시 저장될 수 있다.
도 12에 예시된 타이밍도는, 시간(t3)에서, 포지티브 제어 신호(1290) 및 네거티브 제어 신호(1228)가 비활성화(예를 들어, 신호(1290)가 고레벨로 진행되고, 신호(1228)가 저레벨로 진행한다)되어, 도 8에 도시된 감지 증폭기(806)를 디스에이블시킨다. 시간(t4)에서는, 시간(t2)에서 활성화되었던 PASSD 제어 신호(1211)(및 PASSDB 신호)가 비활성화된다. 실시예들은 본 예에 제한되지 않는다. 예를 들어, 다수의 실시예들에 있어서, 도 8에 도시된 감지 증폭기(806)는 시간(t4)(예를 들어, PASSD 제어 신호(1211)(및 PASSDB 신호)가 비활성화된 이후)까지 후속하여 인에이블될 수 있다.
도 12에 도시된 것처럼, 시간(t5)에서, 선택된 로우는 인에이블(예를 들어, 누산기에 저장된 논리 값에 대응하는 전압으로 선택된 셀의 캐패시터를 구동하는 고레벨로 진행되는 로우 인에이블링 신호(1204)에 의해)된다. 시간(t6)에서, 선택된 로우는 디스에이블된다. 시간(t7)에서, 도 8에 도시된 감지 증폭기(806)는 디스에이블(예를 들어, 포지티브 제어 신호(1228) 및 네거티브 제어 신호(1290)가 비활성화)되고, 시간(t8)에서, 평형화가 발생한다(예를 들어, 신호(1226)가 활성화되고 상보적인 데이터 라인들(1205-1(D) 및 1205-2(D_)) 상의 전압이 평형화 전압이 된다).
R-입력의 마지막 연산 단계를 수행하는 예가 AND 및 OR 논리 연산을 수행하기 위한 도 12에 관련하여 상술하였지만, 실시예들은 이들 논리 연산에 제한되지 않는다. 예를 들어, NAND 및 NOR 연산은 도 8에 예시된 감지 회로를 작동시키는 제어 신호들을 사용하여 어레이(130)의 메모리 셀(도 1에 도시)에 다시 저장되는 R-입력의 마지막 연산 단계를 또한 포함할 수 있다.
도 13은 본 개시의 다수의 실시예들에 따라 감지 회로(1350-4)를 예시한 개략도이다. 도 13에 도시된 감지 회로(1350-4) 및 시프트 회로(1323-2)는 한 가지를 제외하고 도 8에 도시된 감지 회로(850-3) 및 시프트 회로(823-2)와 동일하다. 즉, 시프트 회로(1323-2)는 도 8에 도시된 시프트 회로(823-2)에 대응하고, 감지 회로(1350-4)는 아래의 설명한 차이점과 도 8에 도시된 감지 회로(850-3)에 대응한다.
본 개시의 다양한 실시예들에 따라, 감지 증폭기(1306)는, 평형화 회로에 대한 입력 제어가 데이터 라인들((1305-1)(D) 및 1305-2(D_))이 아니라 이차 래치(1364)의 직감 노드들(gut nodes)(예를 들어, 제 1 입력(1317-1(S1) 및 1317-2(S2))에 연결되는 것을 제외하고 감지 증폭기(806)에 대응한다. 특히, 트랜지스터들(1338-1 및 1338-2)(도 2에 예시되어 감지 증폭기(206)에 대해 도시된 트랜지스터들(238-1 및 238-2)에 대응)의 게이트들은 이차 래치(1364)의 직감 노드들(예를 들어, 제 1 입력 1317-1(S1) 및 1317-2(S2))에 결합된다. 이들 연결은 도 14에 예시된 감지 증폭기들(1406)에 관해서 또한 도시되어 있다. 이러한 구성은 완전 레일 신호들(예를 들어, Vcc 또는 접지)을 평형화 회로에 제공하고, 이에 따라 도 8에 예시된 감지 회로(850-3)에 관해 도시된 구성보다 강력할 수 있다.
도 14는 본 개시의 다수의 실시예들에 따라 감지 회로의 부분을 예시한 개략도이다. 본 예에 있어서, 감지 회로의 부분은 감지 증폭기(1406)를 포함한다. 다수의 실시예들에 있어서, 감지 증폭기(1406)는 도 13에 도시된 변경된 감지 증폭기(1306)에 대응할 수 있다(도 2에 관련하여 도시 및 설명한 감지 증폭기(206)의 변경된 버전에 대응할 수 있다). 감지 증폭기(1406)는 트랜지스터들(1438-1 및 1438-2)(도 13에 도시된 트랜지스터들(1338-1 및 1338-2)에 대응)의 게이트들이 도 13에 관련하여 설명된 것과 같은 이차 래치의 직감 노드들(예를 들어, S1 및 S2)에 결합된 것을 나타낸다. 이는 도 2에 도시된 트랜지스터들(238-1 및 238-2)에 도시된 접속들과는 다르다.
또한, 감지 증폭기(1406)는, EqOR 제어 신호 라인(예를 들어, 도 2의 236-1)에 결합된 게이트를 갖는 트랜지스터를 통하지 않고, EqOR 제어 신호 라인(1471)에 결합된 트랜지스터(1438-1)의 하나의 소스/드레인을 나타낸다. 또한, 감지 증폭기(1406)는, EqAND 제어 신호 라인(예를 들어, 도 2의 236-2)에 결합된 게이트를 갖는 트랜지스터를 통하지 않고, EqAND 제어 신호 라인(1472)에 결합된 트랜지스터(1438-2)의 하나의 소스/드레인을 나타낸다. EqOR 및 EqAND는 Vcc에 어서트될 수 있는 제어 신호들을 제공할 수 있다. 감지 증폭기(1406)의 구성은 감지 증폭기(1306)보다 2개의 적은 트랜지스터들을 사용하고, 또한 프리차지 사이클 동안 충전 및 방전에 대해 용량이 작기 때문에 감지 증폭기(1306)보다 적은 전력을 사용한다. 감지 증폭기(1406)에서 도시된 EqOR 및 EqAND에 대한 평형화 회로의 대안적인 접속은, 도 3에 도시된 감지 증폭기(306), 도 6에 도시된 감지 증폭기(606), 도 7에 도시된 감지 증폭기(706), 도 8에 도시된 감지 증폭기(806), 및 도 13에 도시된 감지 증폭기(1306)에 사용될 수 있다.
도 15는 본 개시의 다수의 실시예들에 따라 감지 회로를 예시한 개략도이다. 메모리 셀은 저장 요소(예를 들어, 캐패시터) 및 액세스 디바이스(예를 들어, 트랜지스터)를 포함한다. 예를 들어, 트랜지스터(1502-1) 및 캐패시터(1503-1)는 메모리 셀을 포함하고, 트랜지스터(1502-2) 및 캐패시터(1503-2)는 메모리 셀, 등을 포함한다. 본 예에 있어서, 메모리 어레이(1530)는 1T1C(하나의 트랜지스터 하나의 캐패시터) 메모리 셀들의 DRAM 어레이이다. 다수의 실시예들에 있어서, 메모리 셀들은 파괴적인 판독 메모리 셀들일 수 있다(예를 들어, 셀에 저장된 데이터를 판독하는 것은 데이터를 파괴하여 셀에 원래 저장된 데이터는 판독된 이후에 리프레시된다). 메모리 어레이(1530)의 셀들은 워드 라인들((1504-X)(Row X), 1504-Y(Row Y), 등)에 의해 결합된 로우들과 상보적인 데이터 라인들(DIGIT(n-l)/DIGIT(n-l)_, DIGIT(n)/DIGIT(n)_, DIGIT(n+l)/DIGIT(n+l)_)의 쌍들에 의해 결합된 칼럼들에 배열된다. 각각의 상보적인 데이터 라인들의 쌍의 개별 데이터 라인들은 또한 데이터 라인들(1505-1(D) 및 1505-2(D_))로서 각각 지칭될 수도 있다. 도 15에는 단지 3개의 쌍의 상보적인 데이터 라인들이 도시되어 있지만, 본 개시의 실시예들은 이에 제한되지 않고, 메모리 셀들의 어레이는 메모리 셀들 및/또는 데이터 라인들의 추가적인 칼럼들(예를 들어, 4,096, 8,192, 16,384, 등)을 포함할 수 있다.
메모리 셀들은 다른 데이터 라인들 및/또는 워드 라인들에 결합될 수 있다. 예를 들어, 트랜지스터(1502-1)의 제 1 소스/드레인 영역은 데이터 라인(1505-1(D))에 결합될 수 있고, 트랜지스터(1502-1)의 제 2 소스/드레인 영역은 캐패시터(1503-1)에 결합될 수 있고, 트랜지스터(1502-1)의 게이트는 워드 라인(1504-X)에 결합될 수 있다. 트랜지스터(1502-2)의 제 1 소스/드레인 영역은 데이터 라인(1505-2(D_))에 결합될 수 있고, 트랜지스터(1502-2)의 제 2 소스/드레인 영역은 캐패시터(1503-2)에 결합될 수 있고, 트랜지스터(1502-2)의 게이트는 워드 라인(1504-Y)에 결합될 수 있다. 셀 플레이트는, 도 15에 도시된 것처럼, 캐패시터들(1503-1 및 1503-2)의 각각에 결합될 수 있다. 셀 플레이트는 기준 전압(예를 들어, 접지)이 다양한 메모리 어레이 구성들에 적용될 수 있는 공통 노드일 수 있다.
메모리 어레이(1530)는 본 개시의 다수의 실시예들에 따라 감지 회로(1550)에 결합된다. 본 예에 있어서, 감지 회로(1550)는 감지 증폭기(1506)와 메모리 셀들(예를 들어, 상보적인 데이터 라인들의 각각의 쌍들에 결합)의 각각의 칼럼들에 대응하는 계산 구성 요소(1531)를 포함한다. 감지 증폭기(1506)는 본 명세서에서 일차 래치로서 지칭될 수 있는 교차 결합된 래치를 포함할 수 있다. 감지 증폭기(1506)는, 도 16에 관련하여 설명된 것처럼 구성될 수 있다.
도 15에 예시된 예에 있어서, 계산 구성 요소(1531)에 대응하는 회로는 다른 것들 중에서도 동적 래치를 구현하는 추가적인 10개의 트랜지스터들 및 정적 래치(1564)를 포함한다. 계산 구성 요소(1531)의 동적 래치 및/또는 정적 래치는 누산기로서 역할을 할 수 있는 이차 래치로서 본 명세서에서 총괄하여 지칭될 수 있다. 이와 같이, 계산 구성 요소(1531)는 본 명세서에서 누산기로서 지칭될 수 있거나 동작할 수 있다. 계산 구성 요소(1531)는 도 15에 도시된 것처럼 데이터 라인들(D(1505-1) 및 D_(1505-2))의 각각에 결합될 수 있다. 그러나, 실시예들은 이러한 예에 제한되지 않는다. 계산 구성 요소(1531)의 트랜지스터들은 예를 들어, 모두 n-채널 트랜지스터들(예를 들어, NMOS 트랜지스터들)일 수 있다.
본 예에 있어서, 데이터 라인(D(1505-1))은 트랜지스터들(1516-1 및 1539-1)의 제 1 소스/드레인 영역에 결합될 수 있고, 또한, 로드/패스 트랜지스터(1518-1)의 제 1 소스/드레인 영역에도 결합될 수 있다. 데이터 라인(D_ 1505-2)은 트랜지스터들(1516-2 및 1539-2)의 제 1 소스/드레인 영역에 결합될 수 있고, 또한, 로드/패스 트랜지스터(1518-2)의 제 1 소스/드레인 영역에도 결합될 수 있다.
로드/패스 트랜지스터(1518-1 및 1518-2)의 게이트들은 LOAD 제어 신호에 공통으로 결합될 수 있거나, 또는 아래에 더 설명한 것처럼 PASSD/PASSDB 제어 신호에 각각 결합될 수 있다. 로드/패스 트랜지스터(1518-1)의 제 2 소스/드레인 영역은 트랜지스터들(1516-1 및 1539-2)의 게이트들에 직접 결합될 수 있다. 로드/패스 트랜지스터(1518-2)의 제 2 소스/드레인 영역은 트랜지스터들(1516-2 및 1539-1)의 게이트들에 직접 결합될 수 있다.
트랜지스터(1516-1)의 제 2 소스/드레인 영역은 풀-다운 트랜지스터(1514-1)의 제 1 소스/드레인 영역에 직접 결합될 수 있다. 트랜지스터(1539-1)의 제 2 소스/드레인 영역은 풀-다운 트랜지스터(1507-1)의 제 1 소스/드레인 영역에 직접 결합될 수 있다. 트랜지스터(1516-2)의 제 2 소스/드레인 영역은 풀-다운 트랜지스터(1514-2)의 제 1 소스/드레인 영역에 직접 결합될 수 있다. 트랜지스터(1539-2)의 제 2 소스/드레인 영역은 풀-다운 트랜지스터(1507-2)의 제 1 소스/드레인 영역에 직접 결합될 수 있다. 풀-다운 트랜지스터들(1507-1, 1507-2, 1514-1, 및 1514-2)의 각각의 제 2 소스/드레인 영역은 기준 전압 라인(1591-1)(예를 들어, 접지(GND))에 공통으로 함께 결합될 수 있다. 풀-다운 트랜지스터(1507-1)의 게이트는 AND 제어 신호 라인에 결합될 수 있고, 풀-다운 트랜지스터(1514-1)의 게이트는 ANDinv 제어 신호 라인(1513-1)에 결합될 수 있고, 풀다운 트랜지스터(1514-2)의 게이트는 ORinv 제어 신호 라인(1513-2)에 결합될 수 있고, 풀-다운 트랜지스터(1507-2)의 게이트는 OR 제어 신호 라인에 결합될 수 있다.
트랜지스터(1539-1)의 게이트는 노드(S1)로서 지칭될 수 있고, 트랜지스터(1539-2)의 게이트는 노드(S2)로서 지칭될 수 있다. 도 15에 도시된 회로는 누산기 데이터를 동적으로 노드들(S1 및 S2)에 저장한다. LOAD 제어 신호를 활성화하여 로드/패스 트랜지스터들(1518-1 및 1518-2)을 도통시키고, 이에 의해, 상보적인 데이터를 노드들(S1 및 S2)에 로딩한다. LOAD 제어 신호는 VDD보다 큰 전압으로 증가시켜 전체 VDD 레벨을 S1/S2로 전달할 수 있다. 그러나, LOAD 제어 신호를 VDD보다 큰 전압으로 증가시키는 것은 선택적이고, 도 15의 회로의 기능은 VDD보다 큰 전압으로 상승되는 LOAD 제어 신호에 대한 조건이 아니다.
도 15에 도시된 계산 구성 요소(1531)의 구성은, 감지 증폭기(1506)가 작동하기 이전(예를 들어, 감지 증폭기(1506)의 프리-시딩 동안), 풀-다운 트랜지스터들(1507-1, 1507-2, 1514-1, 및 1514-2)이 도통할 때 함수를 위한 감지 증폭기를 균형화하는 이점이 있다. 본 명세서에 사용된 것처럼, 감지 증폭기(1506)를 작동한다는 것은 감지 증폭기(1506)를 인에이블하여 일차 래치를 설정하고 후속으로 감지 증폭기(1506)를 인에이블하여 설정된 일차 래치를 유지하는 것을 의미한다. 평형화가 디스에이블(감지 증폭기에서)된 이후에, 그러나, 감지 증폭기가 작동하기 이전에, 논리 연산을 수행하는 것은 감지 증폭기의 래치가 완전 레일 전압(예를 들어, VDD, GND)을 사용하여 "반전(flipped)"될 필요가 없기 때문에 전력 사용을 절약할 수 있다.
반전 트랜지스터들은 특정 논리 연산을 수행하는 동안 각각의 데이터 라인을 풀-다운할 수 있다. 예를 들어, 트랜지스터(1514-1)(ANDinv 제어 신호 라인(1513-1)에 결합된 게이트를 갖는)과 직렬 상태인 트랜지스터(1516-1)(동적 래치의 S2에 결합된 게이트를 갖는)는 데이터 라인(1505-1(D))을 풀-다운하도록 작동될 수 있고, 트랜지스터(1514-2)(ANDinv 제어 신호 라인(1513-2)에 결합된 게이트를 갖는)와 직렬 상태인 트랜지스터(1516-2)(동적 래치의 S1에 결합된 게이트를 갖는)는 데이터 라인(1505-2(D_))을 풀-다운하도록 작동될 수 있다.
래치(1564)는 접지 및 VDD에 결합하여 연속적으로 인에이블되도록 구성되지 않고 액티브 네거티브 제어 신호 라인(1512-1)(ACCUMB) 및 액티브 포지티브 제어 신호 라인(1512-2)(ACCUM)에 결합하여 제어 가능하게 인에이블될 수 있다. 다양한 실시예들에 있어서, 로드/패스 트랜지스터들(1508-1 및 1508-2)은 LOAD 제어 신호 또는 PASSD/PASSDB 제어 신호 중 하나에 결합된 게이트를 각각 가질 수 있다.
일부 실시예들에 따라, 로드/패스 트랜지스터들(1518-1 및 1518-2)의 게이트들은 LOAD 제어 신호에 공통으로 결합될 수 있다. 로드/패스 트랜지스터들(1518-1 및 1518-2)의 게이트들이 LOAD 제어 신호에 공통으로 결합되는 구성에 있어서, 트랜지스터들(1518-1 및 1518-2)은 로드 트랜지스터들일 수 있다. LOAD 제어 신호를 활성화하여 로드 트랜지스터들을 도통시키고, 이에 의해, 상보적인 데이터를 노드들(S1 및 S2)에 로딩시킬 수 있다. LOAD 제어 신호는 VDD보다 큰 전압으로 증가시켜 전체 VDD 레벨을 S1/S2로 전달할 수 있다. 그러나, LOAD 제어 신호는 선택적인 VDD보다 큰 전압으로 증가시킬 필요가 없고, 도 15의 회로의 기능은 VDD보다 큰 전압으로 상승되는 LOAD 제어 신호에 대한 조건이 아니다.
일부 실시예들에 따라, 로드/패스 트랜지스터(1518-1)의 게이트는 PASSD 제어 신호에 결합될 수 있고, 로드/패스 트랜지스터(1518-2)의 게이트는 PASSDb 제어 신호에 결합될 수 있다. 트랜지스터들(1518-1 및 1518-2)의 게이트들이 PASSD 및 PASSDb 제어 신호 중 하나에 각각 결합되는 구성에 있어서, 트랜지스터들(1518-1 및 1518-2)은 패스 트랜지스터들일 수 있다. 패스 트랜지스터들은 로드 트랜지스터들과는 다르게(예를 들어, 다른 횟수 및/또는 다른 전압/전류 조건들 하에서) 작동될 수 있다. 이와 같이, 패스 트랜지스터들의 구성은 로드 트랜지스터들의 구성과 다를 수 있다.
로드 트랜지스터들은 예를 들어, 데이터 라인들을 로컬 동적 노드들(S1 및 S2)과 결합하는 것에 연관된 로딩을 처리하도록 구성된다. 패스 트랜지스터들은 데이터 라인들을 인접한 누산기(예를 들어, 도 15에 도시된 것처럼 시프트 회로(1523)를 통해)와 결합하는 것에 연관된 큰 로딩을 처리하도록 구성된다. 일부 실시예들에 따라, 로드/패스 트랜지스터들(1518-1 및 1518-2)은 패스 트랜지스터에 대응하는 큰 로딩을 수용하도록 구성될 수 있지만, 로드 트랜지스터로서 결합 및 동작될 수 있다. 패스 트랜지스터들로서 구성된 로드/패스 트랜지스터들(1518-1 및 1518-2)은 로드 트랜지스터들로서 사용될 수 있다. 그러나, 로드 트랜지스터들로서 구성된 로드/패스 트랜지스터들(1518-1 및 1518-2)은 패스 트랜지스터들로서 사용될 수 없을 수 있다.
다수의 실시예들에 있어서, 래치(1564)를 포함하는 계산 구성 요소(1531)는 셀들이 결합되는 어레이(예를 들어, 도 15에 도시된 어레이(1530))의 대응하는 메모리 셀들의 트랜지스터들과 피치에 형성된 다수의 트랜지스터를 포함할 있으며, 특정한 특징 사이즈(예를 들어, 4F2, 6F2, 등)에 따를 수 있다. 다양한 실시예에 따라, 래치(1564)는 로드/패스 트랜지스터들(1518-1 및 1518-2)을 통해 상보적인 데이터 라인들(D(1505-1) 및 D_(1505-2))의 쌍에 결합된 4개의 트랜지스터들(1508-1, 1508-2, 1509-1, 및 1509-2)을 포함한다. 그러나, 실시예들은 이러한 구성에 제한되지 않는다. 래치(1564)는 교차 결합된 래치일 수 있다(예를 들어, n-채널 트랜지스터들(예를 들어, NMOS 트랜지스터들)(1509-1 및 1509-2)과 같은 트랜지스터들의 쌍의 게이트들은 p-채널 트랜지스터들(예를 들어, PMOS 트랜지스터들)(1508-1 및 1508-2)과 같은 트랜지스터들의 다른 쌍의 게이트들과 교차 결합된다). 본 명세서에 더 설명되어 있는 것처럼, 교차 결합된 래치(1564)는 정적 래치로서 지칭될 수 있다.
각각의 데이터 라인들(D 및 D_) 상의 전압 또는 전류는 교차 결합된 래치(1564)(예를 들어, 이차 래치의 입력)의 각각의 래치 입력들(1517-1 및 1517-2)에 제공될 수 있다. 본 예에 있어서, 래치 입력(1517-1)은 트랜지스터들(1508-1 및 1509-1)의 제 1 소스/드레인 영역에 결합되고, 또한, 트랜지스터들(1508-2 및 1509-2)의 게이트들에도 결합된다. 유사하게, 래치 입력(1517-2)은 트랜지스터들(1508-2 및 1509-2)의 제 1 소스/드레인 영역에 결합되고, 또한, 트랜지스터들(1508-1 및 1509-1)의 게이트들에도 결합된다.
본 예에 있어서, 트랜지스터(1509-1 및 1509-2)의 제 2 소스/드레인 영역은 네거티브 제어 신호 라인(1512-1)(예를 들어, 접지(GND) 또는 일차 래치에 관련하여 도 16에 도시된 제어 신호(RnIF)와 유사한 ACCUMB 제어 신호)에 공통으로 결합된다. 트랜지스터(1508-1 및 1508-2)의 제 2 소스/드레인 영역은 포지티브 제어 신호 라인(1512-2)(예를 들어, VDD 또는 일차 래치에 관련하여 도 16에 도시된 제어 신호(ACT)와 유사한 ACCUM 제어 신호)에 공통으로 결합된다. 포지티브 제어 신호(1512-2)는 공급 전압(예를 들어, VDD)을 제공할 수 있고, 네거티브 제어 신호(1512-1)는 기준 전압(예를 들어, 접지)이 되어 교차 결합된 래치(1564)를 인에이블시킬 수 있다. 일부 실시예들에 따라, 트랜지스터(1508-1 및 1508-2)의 제 2 소스/드레인 영역은 공급 전압(예를 들어, VDD)에 직접 공통으로 결합되고, 트랜지스터(1509-1 및 1509-2)의 제 2 소스/드레인 영역은 기준 전압(예를 들어, 접지)에 직접 공통으로 결합되어, 인에이블 래치(1564)를 연속으로 인에이블시킬 수 있다.
인에이블된 교차 결합된 래치(1564)는 래치 입력(1517-1)(예를 들어, 제 1 공통 노드)과 래치 입력(1517-2)(예를 들어, 제 2 공통 노드) 사이에 차동 전압을 증폭하도록 동작하여, 래치 입력(1517-1)은 활성화된 포지티브 제어 신호 전압(예를 들어, VDD) 또는 활성화된 네거티브 제어 신호 전압(예를 들어, 접지) 중 하나로 구동되고, 래치 입력(1517-2)은 활성화된 포지티브 제어 신호 전압(예를 들어, VDD) 또는 활성화된 네거티브 제어 신호 전압(예를 들어, 접지) 중 다른 하나로 구동된다.
도 16은 본 개시의 다수의 실시예들에 따라 감지 회로의 부분을 예시한 개략도이다. 다양한 실시예에 따라, 감지 증폭기(1606)(예를 들어, 도 15에 도시된 감지 증폭기(1506)에 대응)는 교차 결합된 래치를 포함할 수 있다. 그러나, 감지 증폭기(1606)의 실시예들은 교차 결합된 래치에 제한되지 않는다. 한 예로서, 감지 증폭기(1606)는 전류-모드 감지 증폭기 및/또는 단일-연결 감지 증폭기(예를 들어, 하나의 데이터 라인에 결합된 감지 증폭기)일 수 있다. 또한, 본 개시의 실시예들은 폴드형 데이터 라인 구조에 제한되지 않는다.
다수의 실시예들에 있어서, 감지 증폭기(예를 들어, 1606)는 대응하는 계산 구성 요소(1631)의 트랜지스터들 및/또는 이들이 결합되는 어레이(예를 들어, 도 15에 도시된 1530)의 메모리 셀들과 피치에 형성된 다수의 트랜지스터를 포함할 있으며, 특정한 특징 사이즈(예를 들어, 4F2, 6F2, 등)에 따를 수 있다. 감지 증폭기(1606)는 상보적인 데이터 라인들(D(1605-1) 및 D_(1605-2))의 쌍에 결합된 4개의 트랜지스터들을 포함하는 래치(1615)를 포함한다. 래치(1615)는 교차 결합된 래치일 수 있다(예를 들어, n-채널 트랜지스터들(예를 들어, NMOS 트랜지스터들(1627-1 및 1627-2))과 같은 트랜지스터들의 쌍의 게이트들은 p-채널 트랜지스터들(예를 들어, PMOS 트랜지스터들(1629-1 및 1629-2))과 같은 트랜지스터들의 다른 쌍의 게이트들과 교차 결합된다). 본 명세서에 더 설명되어 있는 것처럼, 트랜지스터들(1627-1, 1627-2, 1629-1, 및 1629-2)을 포함하는 래치(1615)는 일차 래치로서 지칭될 수 있다. 그러나, 실시예들은 본 예에 제한되지 않는다.
각각의 데이터 라인들(D 및 D_) 상의 전압 또는 전류는 교차 결합된 래치(1615)(예를 들어, 이차 래치의 입력)의 각각의 래치 입력들(1633-1 및 1633-2)에 제공될 수 있다. 본 예에 있어서, 래치 입력(1633-1)은 트랜지스터들(1627-1 및 1629-1)의 제 1 소스/드레인 영역에 결합되고, 또한, 트랜지스터들(1627-2 및 1629-2)의 게이트들에도 결합된다. 유사하게, 래치 입력(1633-2)은 트랜지스터들(1627-2 및 1629-2)의 제 1 소스/드레인 영역에 결합되고, 또한, 트랜지스터들(1627-1 및 1629-1)의 게이트들에도 결합된다. 계산 구성 요소(1633)(예를 들어, 누산기로서 역할)는 도시된 것처럼 교차 결합된 래치(1615)의 래치 입력들(1633-1 및 1633-2)에 결합될 수 있으며, 그러나, 본 실시예들은 도 16에 도시된 예에 제한되지 않는다.
본 예에 있어서, 트랜지스터(1627-1 및 1627-2)의 제 2 소스/드레인 영역은 액티브 네거티브 제어 신호(1628)(RnIF)에 공통적으로 결합된다. 트랜지스터(1629-1 및 1629-2)의 제 2 소스/드레인 영역은 포지티브 제어 신호(1690)(ACT)에 공통적으로 결합된다. ACT 신호(1690)는 공급 전압(예를 들어, VDD)일 수 있고, RnIF 신호는 기준 전압(예를 들어, 접지)일 수 있다. 신호들(1628 및 1690)을 활성화하여 교차 결합된 래치(1615)를 인에이블시킬 수 있다.
인에이블된 교차 결합된 래치(1615)는 래치 입력(1633-1)(예를 들어, 제 1 공통 노드)과 래치 입력(1633-2)(예를 들어, 제 2 공통 노드) 사이의 차동 전압을 증폭하도록 동작하여, 래치 입력(1633-1)은 ACT 신호 전압 및 RnIF 신호 전압 중 하나(예를 들어, VDD 및 접지 중 하나)로 구동되고, 래치 입력(1633-2)은 ACT 신호 전압 및 RnIF 신호 전압 중 다른 하나로 구동된다.
감지 증폭기(1606)는 또한 데이터 라인들(D 및 D_)(예를 들어, 감지 동작을 위해 감지 증폭기를 준비하는 것과 관련)을 평형화하도록 구성된 회로를 포함할 수 있다. 본 예에 있어서, 평형화 회로는 트랜지스터(1625-1)의 제 1 소스/드레인 영역 및 데이터 라인(D(1605-1))에 결합된 제 1 소스/드레인 영역을 갖는 트랜지스터(1624)를 포함한다. 트랜지스터(1624)의 제 2 소스/드레인 영역은 트랜지스터(1625-2)의 제 1 소스/드레인 영역 및 데이터 라인(D_(1605-2))에 결합될 수 있다. 트랜지스터(1624)의 게이트는 트랜지스터들(1625-1 및 1625-2)의 게이트들에 결합될 수 있다.
트랜지스터들(1625-1 및 1625-2)의 제 2 소스 드레인 영역들은, VDD/2와 같을 수 있고, VDD가 어레이와 연관된 공급 전압인 평형화 전압(1638)(예를 들어, VDD/2)에 결합된다. 트랜지스터들(1624, 1625-1, 및 1625-2)의 게이트들은 제어 신호(1625(EQ))에 결합될 수 있다. 이와 같이, EQ를 활성화하여, 데이터 라인들(D 및 D_)이 평형화 전압(VDD/2)으로 평형화되도록 데이터 라인(D)을 데이터 라인(D_)으로 효과적으로 단락시키는 트랜지스터들(1624, 1625-1, 및 1625-2)을 인에이블시킨다. 본 개시의 다양한 실시예들에 따라, 다수의 논리 연산은 감지 증폭기를 이용하고 계산 구성 요소(예를 들어, 누산기로서 역할)의 결과를 저장하여 수행될 수 있다.
도 15에 도시된 것처럼, 감지 증폭기(1506) 및 계산 구성 요소(1531)는 시프트 회로(1523)를 통해 어레이(1530)에 결합될 수 있다. 본 예에 있어서, 시프트 회로(1523)는 절연 디바이스들(예를 들어, 데이터 라인들(1505-1(D) 및 1505-2(D_))의 쌍에 각각 결합된 절연 트랜지스터들(1521-1 및 1521-2))을 포함한다. 절연 트랜지스터들(1521-1 및 1521-2)은 활성화될 때, 대응하는 감지 증폭기(1506) 및 계산 구성 요소(1531)를 대응하는 메모리 셀들의 칼럼(예를 들어, 대응하는 쌍의 상보적인 데이터 라인들(1505-1(D) 및 1505-2(D_))에 결합하기 위해 절연 트랜지스터들(1521-1 및 1521-2)을 인에이블(예를 들어, 턴-온)하는 제어 신호(1522)(NORM)에 결합된다. 다양한 실시예들에 따라, 다양한 실시예에 따라, 절연 트랜지스터들(1521-1 및 1521-2)의 도통은 시프트 회로(1523)의 "정상적인" 구성으로서 지칭될 수 있다.
도 15에 예시된 예에 있어서, 시프트 회로(1523)는, 예를 들어, NORM가 비활성화될 때 활성화될 수 있는 상보적인 제어 신호(1519)(시프트)에 결합된 다른 (예를 들어, 제 2) 쌍의 절연 디바이스들(예를 들어, 절연 트랜지스터들(1521-3 및 1521-4))을 포함한다. 절연 트랜지스터들(1521-3 및 1521-4)은, 특정 감지 증폭기(1506) 및 계산 구성 요소(1531)가 다른 쌍의 상보적인 데이터 라인들(예를 들어, 절연 트랜지스터들(1521-1 및 1521-2)이 특정 감지 증폭기(1506) 및 계산 구성 요소(1531)를 결합하는 상보적인 데이터 라인들의 쌍과는 다른 쌍의 상보적인 데이터 라인들)에 결합되도록 작동될 수 있거나(예를 들어, 제어 신호(1519)를 통해), 또는 특정 감지 증폭기(1506) 및 계산 구성 요소(1531)를 다른 메모리 어레이에 결합(및 특정 감지 증폭기(1506) 및 계산 구성 요소(1531)를 제 1 메모리 어레이로부터 분리)할 수 있다. 다양한 실시예에 따라, 시프트 회로(1523)는, 예를 들어, 감지 증폭기(1506)의 부분(예를 들어, 내부)로서 배열될 수 있다.
비록, 도 15에 도시된 시프트 회로(1523)는 특정 감지 회로(1550)(예를 들어, 특정 감지 증폭기(1506) 및 대응하는 계산 구성 요소(1531))를 특정 상보적인 데이터 라인들(1505-1(D) 및 1505-2(D_))(예를 들어, DIGIT(n) 및 DIGIT(n)_)의 쌍에 결합하는데 사용된 절연 트랜지스터들(1521-1 및 1521-2)을 포함하고, 절연 트랜지스터들(1521-3 및 1521-4)은 특정 감지 회로(1550)를 상보적인 데이터 라인들의 인접쌍(예를 들어, 도 15의 오른쪽에 도시된 인접한 데이터 라인들(DIGIT(n+l) 및 DIGIT(n+l)_))에 하나의 특정 방향으로 결합하도록 배열되었지만, 본 개시의 실시예들은 이에 제한되지 않는다. 예를 들어, 시프트 회로는 특정 감지 회로를 특정 상보적인 데이터 라인들(예를 들어, DIGIT(n) 및 DIGIT(n)_)의 쌍 및 절연 트랜지스터들(1521-3 및 1521-4)에 결합하는데 사용되는 절연 트랜지스터들(1521-1 및 1521-2)을 포함할 수 있으며, 절연 트랜지스터들(1521-3 및 1521-4)은 특정 감지 회로를 상보적인 데이터 라인들의 인접쌍(예를 들어, 도 15의 좌측에 도시된 인접한 데이터 라인들(DIGIT(n-l) 및 DIGIT(n-l)_))에 다른 특정 방향으로 결합하는데 이용되도록 배열될 수 있다.
본 개시의 실시예들은 도 15에 도시된 시프트 회로(1523)의 구성에 제한되지 않는다. 다수의 실시예들에 있어서, 도 15에 도시된 것과 같은 시프트 회로(1523)는, 예를 들어, I/O 라인(예를 들어, 로컬 I/O 라인(IO/IO_)을 통해 감지 회로(1550)로부터 데이터를 전송하지 않고 가산 및 감산 연산과 같은 계산 기능들을 수행하는 것과 관련(예를 들어, 감지 증폭기들(1506) 및 계산 구성 요소들(1531)과 함께)하여 동작될 수 있다.
도 15에는 도시되어 있지 않지만, 메모리 셀들의 각각의 칼럼은, 로컬 I/O 라인을 통해, 대응하는 감지 증폭기(1506) 및/또는 계산 구성 요소(1531)로부터의 데이터 값을 외부 처리 리소스(예를 들어, 호스트 프로세서 및/또는 다른 기능 유닛 회로)와 같은 어레이의 외부의 제어 구성 요소에 전달하도록 인에이블될 수 있는 칼럼 디코드 라인에 결합될 수 있다. 칼럼 디코드 라인은 칼럼 디코더(예를 들어, 칼럼 디코더)에 결합될 수 있다. 그러나, 본 명세서에 설명된 것처럼, 다수의 실시예들에 있어서, 데이터는 본 개시의 실시예들에 따라 논리 연산을 수행하는 그와 같은 I/O 라인들을 통해 전송할 필요가 없다. 다수의 실시예들에 있어서, 시프트 회로(1523)는, 예를 들어, 데이터를 어레이 외부의 제어 구성 요소에 전송하지 않고 가산 및 감산 기능과 같은 계산 기능들을 수행하는 감지 증폭기들(1506) 및 계산 구성 요소들(1531)과 함께 동작될 수 있다.
감지 회로(1550)는 논리 연산의 결과가 초기에 계산 구성 요소(1531)에 저장되는 제 1 모드와 논리 연산의 결과가 초기에 감지 증폭기(1506)에 저장되는 제 2 모드를 포함하는 여러 모드들로 논리 연산을 수행하도록 동작될 수 있다. 감지 회로(1550)의 제 1 모드에서의 연산은 도 8에 도시된 감지 회로(850-3)와 도 9 내지 도 12에 도시된 타이밍도에서 설명한 연산들과 유사하다(계산 구성 요소(1531)의 추가적인 동적 래치가 계산 구성 요소(1531)의 상태 정적 래치(1564)와 함께 동작한다는 것이 차이). 감지 회로(1550)의 제 2 모드에서 동작은 도 17 및 도 18을 참조하여 아래에 설명되어 있다. 추가적으로, 제 2 동작 모드에 관련하여, 감지 회로(1550)는 전처리-감지(pre-sensing)(예를 들어, 감지 증폭기가 논리 연산 제어 신호의 활성화 이전에 작동)와 후처리-감지(post-sensing)(예를 들어, 감지 증폭기가 논리 연산 제어 신호의 활성 이후에 작동) 모드들 모두에서 작동될 수 있고, 논리 연산의 결과는 초기에 감지 증폭기(1506)에 저장된다.
이하에 설명된 것처럼, 감지 증폭기(1506)는, 계산 구성 요소(1531)와 함께, 입력으로서 어레이로부터의 데이터를 사용하여 다양한 논리 연산을 수행하도록 동작될 수 있다. 다수의 실시예들에 있어서, 논리 연산의 결과는, 데이터 라인 어드레스 액세스를 통해 데이터를 전송하지 않고(예를 들어, 로컬 I/O 라인들을 통해 데이터가 감지 회로 및 어레이로부터의 외부 회로에 전송되는 칼럼 디코드 신호를 작동하지 않고), 어레이로 다시 저장될 수 있다. 이와 같이, 본 개시의 다수의 실시예들은 다양한 종래의 접근법 보다 적은 전력을 사용하여 연관된 논리 연산 및 계산 기능들을 수행하는 것을 가능하게 할 수 있다. 부가적으로, 다수의 실시예들이 계산 기능들(예를 들어, 메모리와 이산 프로세서 사이)을 수행하기 위하여 데이터 액세스 I/O 라인들을 전송할 필요성을 제거하기 때문에, 다수의 실시예들은 종래의 접근법에 비하여 증가된 병렬 처리 능력을 가능하게 한다.
도 15의 감지 회로(1550)의 기능은 감지 증폭기(1506)의 결과를 초기에 저장하여 논리 연산을 수행하는 것에 관련하여 아래에 설명 및 표 2에 요약되어 있다. 감지 증폭기(1506)의 일차 래치에서 특정 논리 연산의 결과를 초기에 저장하는 것은 연산 결과가 초기에 계산 구성 요소(1531)의 이차 래치(예를 들어, 누산기로서 역할)에 상주하고, 후속으로 감지 증폭기(1506)에 전송하는 종래의 접근법에 비해 향상된 다기능성을 제공할 수 있다.
연산 누산기 감지 증폭기
AND 변화 없음 결과
OR 변화 없음 결과
NOT 변화 없음 결과
SHIFT 변환 없음 시프트된 데이터
감지 증폭기(1506)에서 특정 연산의 결과를 초기에 저장하는 것(예를 들어, 결과를 계산 구성 요소(1531)(예를 들어, 누산기로서 역할)에서 감지 증폭기(1506)로 이동시키는 추가적인 연산을 수행하지 않고)은, 예를 들어, 프리차지 사이클(예를 들어, 상보적인 데이터 라인들(1505-1(D) 및/또는 1505-2(D_)) 상에서)을 수행하지 않고, 결과가 로우(메모리 셀들의 어레이)에 기록될 수 있거나, 다시 누산기에 기록하기 때문에, 유리하다.
도 17은 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다.
감지 회로(1350)는 논리 연산의 결과가 초기에 감지 증폭기(1306)에 저장되는 제 1 모드와 논리 연산의 결과가 초기에 계산 구성 요소(1331)에 저장되는 제 2 모드를 포함하는 여러 모드들로 논리 연산을 수행하도록 동작될 수 있다. 감지 회로(1350)의 제 1 모드에서의 동작은 도 3 및 도 4에 대해서 아래에 설명되어 있고, 감지 회로(1350)의 제 2 모드에서의 AND 연산은 도 14 내지 도 17에 대해서 아래에 설명되어 있다. 추가적으로, 제 2 동작 모드에 관련하여, 감지 회로(1350)는 전처리-감지(예를 들어, 감지 증폭기가 논리 연산 제어 신호의 활성화 이전에 작동)와 후처리-감지(예를 들어, 감지 증폭기가 논리 연산 제어 신호의 활성 이후에 작동) 모드들 둘 다에서 작동될 수 있고, 논리 연산의 결과는 초기에 감지 증폭기(1306)에 저장된다.
아래에 더 설명된 것처럼, 감지 증폭기(1306)는 계산 구성 요소(1331)와 함께, 어레이로부터의 데이터를 입력으로서 사용하여 다양한 논리 연산을 수행하도록 동작될 수 있다. 다수의 실시예들에 있어서, 논리 연산의 결과는, 데이터 라인 어드레스 액세스를 통해 데이터를 전송하지 않고(예를 들어, 로컬 I/O 라인들을 통해 데이터가 감지 회로 및 어레이로부터의 외부 회로에 전송되는 칼럼 디코드 신호를 작동하지 않고), 어레이로 다시 저장될 수 있다. 이와 같이, 본 개시의 다수의 실시예들은 다양한 종래의 접근법 보다 적은 전력을 사용하여 연관된 논리 연산 및 계산 기능들을 수행하는 것을 가능하게 할 수 있다. 부가적으로, 다수의 실시예들이 계산 기능들(예를 들어, 메모리와 이산 프로세서 사이)을 수행하기 위하여 데이터 액세스 I/O 라인들을 전송할 필요성을 제거하기 때문에, 다수의 실시예들은 종래의 접근법에 비하여 증가된 병렬 처리 능력을 가능하게 한다.
도 17은 제 1 오퍼랜드 및 제 2 오퍼랜드에 대한 AND 논리 연산을 개시하는 것과 연관된 타이밍도를 예시한다. 본 예에 있어서, 제 1 오퍼랜드는 제 1 액세스 라인(예를 들어, Row X)에 결합된 메모리 셀에 저장되고, 제 2 오퍼랜드는 제 2 액세스 라인(예를 들어, Row Y)에 결합된 메모리 셀에 저장된다. 비록, 본 예는 하나의 특정 칼럼에 대응하는 셀들에 저장된 데이터에 대한 AND를 수행하는 것을 지칭하지만, 본 실시예들은 이에 제한되지 않는다. 예를 들어, 데이터 값들의 전체 로우는, 데이터 값들의 다른 로우와 병렬로 AND-처리될 수 있다. 예를 들어, 어레이가 2,048 칼럼들을 포함하는 경우, 2,048 AND 연산이 병렬로 수행될 수 있다.
도 17은 AND 논리 연산을 수행하는 감지 회로(예를 들어, 1550)를 동작하는 것과 연관된 다수의 제어 신호들을 예시한다. "EQ"는 감지 증폭기(1506)에 인가되는 평형화 신호에 대응하고, "Row X"는 액세스 라인(1504-X)에 인가되는 인에이블링 신호에 대응하며, "Row Y"는 액세스 라인(1504-Y)에 인가되는 인에이블링 신호에 대응하고, "Act" 및 "RnIF"는 감지 증폭기(1506)에 인가되는 각각의 액티브 포지티브 및 네거티브 제어 신호에 대응하며, "ROAD"는 LOAD 제어 신호(예를 들어, 도 15에 도시된 LOAD/PASSD 및 LOAD/PAS SDb)에 대응하고, "AND"는 도 15에 도시된 AND 제어 신호에 대응한다. 또한, 도 17은, 감지 증폭기(1506)에 대응하는 디지트 라인들(D 및 D_)과 Row X 및 Row Y 데이터 값들(예를 들어, 각각의 데이터 값 조합(00, 10, 01, 11)에 대응하는 다이어그램)의 다양한 데이터 값의 조합을 위한 AND 논리 연산 동안 계산 구성 요소(1531)(예를 들어, 누산기로서 역할)에 대응하는 노드들(S1 및 S2) 상의 신호들(예를 들어, 전압 신호들)을 도시한 파형도를 예시한다. 특정 타이밍도 파형은 도 15에 도시된 회로의 AND 연산과 연관된 의사 코드에 대해서 아래에 설명되어 있다.
로우(1504-X)에 결합된 셀에 저장된 제 1 데이터 값을 누산기에 로딩(예를 들어, 카피)하는 것에 관련된 의사 코드의 예는 다음과 같이 요약될 수 있다:
Row X를 누산기에 카피:
EQ 비활성화
Row X 개방
감지 증폭기들 작동(이후에 Row X 데이터가 감지 증폭기에 상주)
LOAD 활성화(감지 증폭기 데이터(Row X)는 누산기의 노드들(S1 및 S2)에 전송되고 동적으로 상주)
LOAD 비활성화
Row X 폐쇄
프리차지
상기 의사 코드에 있어서, "EQ 비활성화"는 감지 증폭기(1506)에 대응하는 평형화 신호(도 17에 도시된 EQ 신호)가 도 17에 도시된 것처럼 t1에서 디스에이블된다(예를 들어, 상보적인 데이터 라인들(예를 들어, 1505-1(D) 및 1505-2(D_))은 VDD/2로 더 이상 단락되지 않음). 평형화가 디스에이블된 이후에, 선택된 로우(예를 들어, Row X)는 인에이블(예를 들어, 의사 코드에서 "Row X 개방"으로 나타내고 도 17에서 신호(Row X)에 대한 t2에서 도시된 특정 로우를 선택하는 신호를 활성화하는 것과 같은 선택, 개방)된다. 전압 신호가 선택된 셀에 대응하는 액세스 트랜지스터(예를 들어, 1502-2)의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터는 턴-온되어 데이터 라인(예를 들어, 1505-2(D_))을 데이터 라인들 사이에 차동 전압 신호를 생성하는 선택된 메모리 셀(예를 들어, 캐패시터(1503-2))에 결합한다.
Row X가 상기 의사 코드에서 인에이블된 이후에, "감지 증폭기들 작동"은 감지 증폭기(1506)가 일차 래치를 설정하도록 인에이블되고 후속으로 디스에이블되는 것을 나타낸다. 예를 들어, 도 17의 t3에 도시된 것처럼, ACT 포지티브 제어 신호(예를 들어, 도 16에 도시된 1690)는 고레벨로 진행하고, RnIF 네거티브 제어 신호(예를 들어, 도 16에 도시된 1628)는 저레벨로 진행하며, 1505-1(D)과 D_(1505-2) 사이의 차동 신호를 증폭하여, 논리 1에 대응하는 전압(예를 들어, VDD) 또는 데이터 라인(1505-1(D))에 있는 논리 0에 대응하는 전압(예를 들어, GND)(및 상보적인 데이터 라인(1505-2(D_)) 상에 있는 다른 논리 상태에 대응하는 전압)을 발생한다. 감지된 데이터 값은 감지 증폭기(1506)의 일차 래치에 저장된다. 일차 에너지 소비는 데이터 라인들(예를 들어, 1505-1(D) 또는 1505-2(D_))을 충전하는 동안 평형화 전압(VDD/2)에서 레일 전압(VDD)까지 발생한다.
도 17에 예시된 있을 수 있는 감지 증폭기 및 누산기 신호들의 4개의 세트(예를 들어, Row X 및 Row Y 데이터 값들의 각각의 조합에서 하나)는 데이터 라인들(D 및 D_) 상의 신호들의 거동을 도시한다. Row X 데이터 값은 감지 앰프의 일차 래치에 저장된다. 도 15는, Row X에 대응하는 저장 요소(1502-2)를 포함하는 메모리 셀이 상보적인 데이터 라인(D_)에 결합되고, Row Y에 대응하는 저장 요소(1502-1)를 포함하는 메모리 셀이 데이터 라인(D)에 결합되는 것을 도시한다는 것을 주목해야 한다. 그러나, 도 15에서 알 수 있는 것처럼, "0" 데이터 값에 대응하는 메모리 셀(1502-2)(Row X에 대응)에 저장된 전하는 데이터 라인(D_)(메모리 셀(1502-2)이 결합)의 전압으로 고레벨로 진행하도록 하고, "1" 데이터 값에 대응하는 메모리 셀(1502-2)에 저장된 전하는 데이터 라인(D_)의 전압으로 저레벨로 진행하도록 하며, 이는 데이터 상태와 Row Y에 대응하고 데이터 라인(D)에 결합되는 메모리 셀(1502-2)에 저장된 전하 사이의 반대의 관련성이다. 다른 데이터 라인들에 결합된 메모리 셀들의 전하를 저장하는데 차이점은 데이터 값들을 각각의 메모리 셀들에 기록할 때 적당히 고려된다.
감지 증폭기를 작동한 이후에, 상기 의사 코드에 있어서, "LOAD 활성화"는 LOAD 제어 신호가 도 17의 t4에서 도시된 것처럼 고레벨로 진행하여, 로드/패스 트랜지스터들(1518-1 및 1518-2)을 도통시키는 것을 나타낸다. 이러한 방식으로, LOAD 제어 신호를 활성화하여, 계산 구성 요소(1531)의 누산기의 이차 래치를 인에이블한다. 감지 증폭기(1506)에 저장된 감지된 데이터 값은 이차 래치에 전송(예를 들어, 카피)된다. 도 17에 예시된 있을 수 있는 감지 증폭기 및 누산기 신호들 의 4개의 세트의 각각에 도시된 것처럼, 누산기의 이차 래치의 입력들에서 거동은 이차 래치가 Row X 데이터 값으로 로딩되는 것을 나타낸다. 도 17에 도시되어 있는 것처럼, 누산기의 이차 래치는, 동적 래치에 미리 저장된 데이터 값에 따라, 반전시키거나(예를 들어, Row X = "0" 및 Row Y = "0"과 Row X = "1" 및 Row Y = "0"에 대한 누산기 신호들 참조), 또는 반전시키지 않는다(예를 들어, Row X = "0" 및 Row Y = "1"과 Row X = "1" 및 Row Y = "1"에 대한 누산기 신호들 참조).
감지 증폭기에 저장된 데이터 값들로부터 이차 래치를 설정(및 데이터 라인들(1505-1(D) 및 1505-2(D_)에 제공)한 이후에, 상기 의사 코드에 있어서, "LOAD 비활성화"는 LOAD 제어 신호가 도 17의 t5에 도시된 것처럼 저레벨로 다시 진행하여 로드/패스 트랜지스터들(1518-1 및 1518-2)의 도통을 정지시키고, 이에 의해, 동적 래치를 상보적인 데이터 라인들로부터 분리시키는 것을 나타낸다. 그러나, 데이터 값은 누산기의 이차 래치에 저장된 상태를 동적으로 유지한다.
데이터 값을 이차 래치에 저장한 이후에, 선택된 로우(예를 들어, Row X)는, "Row X 폐쇄"에 의해 나타나고 도 17의 t6에서 나타낸 것처럼, 디스에이블(예를 들어, 특정 로우에 대한 선택 신호를 비활성화하는 것과 같은 비-선택, 폐쇄)되며, 이는 대응하는 데이터 라인으로부터 선택된 셀을 분리하기 위해 액세스 트랜지스터를 턴-오프시킴으로써 달성될 수 있다. 선택된 로우가 폐쇄되고 메모리 셀이 데이터 라인들로부터 분리되면, 데이터 라인들은 상기 의사 코드에서 "프리차지"로 나타낸 것처럼 프리차지될 수 있다. 데이터 라인들의 프리차지는 t7에서 고레벨로 진행하는 EQ 신호에 의해 도 17에 나타낸 것처럼, 평형화 동작에 의해 성취될 수 있다. 도 17의 t7에서 예시된 있을 수 있는 감지 증폭기 및 누산기 신호들의 4개의 세트의 각각에 도시된 것처럼, 평형화 동작은 데이터 라인들(D 및 D_) 상의 전압이 VDD/2로 각각 복귀하도록 한다. 평형화는 예를 들어, 메모리 셀 감지 동작 OR 논리 연산 이전에 발생할 수 있다(아래에 설명).
제 1 데이터 값(감지 증폭기(1506) 및 계산 구성 요소(1531)의 이차 래치에 현재 저장) 및 제 2 데이터 값(Row Y(1504-Y)에 결합된 메모리 셀(1502-1)에 저장)에 대한 AND 또는 OR 연산을 수행하는 것과 관련된 후속 연산 단계는 AND 또는 OR가 실행되어야 하는지의 여부에 의존하는 특정 단계들을 수행하는 것을 포함한다. "ANDing" 및 "ORing"과 연관된 의사 코드의 예들로서, 누산기에 상주하는 데이터 값(예를 들어, Row X(1504-X)에 결합된 메모리 셀(1502-2)에 저장된 제 1 데이터 값)과 제 2 데이터 값(예를 들어, Row Y(1504-Y)에 결합된 메모리 셀(1502-1)에 저장된 데이터 값)의 개요가 아래에 설명되어 있다. "ANDing"와 연관된 의사 코드의 예로서, 데이터 값들은 다음을 포함할 수 있다:
EQ 비활성화
Row Y 개방
감지 증폭기들 작동(이후에 Row Y 데이터가 감지 증폭기들에 상주)
Row Y 폐쇄
다음 동작에서, 논리 연산의 결과는 활성화되는 임의 로우를 오버라이트하게 되는 감지 증폭기에 배치될 것이다.
Row Y가 폐쇄되어도, 감지 증폭기는 여전히 Row Y 데이터 값을 포함한다.
AND 활성화
감지 증폭기 내의 결과는 함수(예를 들어, Row X 및 Row Y)의 값으로 기록된다.
누산기가 "0"(예를 들어, 노드(S2) 상의 "0"에 대응하는 전압과 노드(S1) 상의 "1"에 대응하는 전압)을 포함하는 경우, 감지 증폭기 데이터는 "0"으로 기록된다.
누산기가 "1"(예를 들어, 노드(S2) 상의 "1"에 대응하는 전압과 노드(S1) 상의 "0"에 대응하는 전압)을 포함하는 경우, 감지 증폭기 데이터는 변경되지 않는다(Row Y 데이터).
이러한 동작은 누산기 내의 데이터를 변경 없이 유지한다.
AND 비활성화
프리차지
상기 의사 코드에 있어서, "EQ 비활성화"는 감지 증폭기(1506)에 대응하는 평형화 신호는 디스에이블(예를 들어, 상보적인 데이터 라인들(예를 들어, 1505-1(D) 및 1505-2(D_))은 도 17의 t8에서 예시된 VDD/2로 더 이상 단락되지 않는 것처럼)된다. 평형화가 디스에이블된 이후에, 선택된 로우(예를 들어, Row Y)는, 의사 코드에서 "Row Y 개방"으로 나타내고 도 17의 t9에 도시된 것처럼 인에이블된다. 전압 신호가 선택된 셀에 대응하는 액세스 트랜지스터(예를 들어, 1502-1)의 임계 전압(Vt)에 도달할 때, 액세스 트랜지스터는 턴-온되어 데이터 라인(예를 들어, D_(1505-1))을 데이터 라인들 사이에 차동 전압 신호를 생성하는 선택된 메모리 셀(예를 들어, 캐패시터(1503-1))에 결합한다.
Row Y가 상기 의사 코드에서 인에이블된 이후에, "감지 증폭기들 작동"은 감지 증폭기(1506)가 인에이블되어 1505-1(D)과 1505-2(D_) 사이의 차동 신호를 증폭하여, 논리 1에 대응하는 전압(예를 들어, VDD) 또는 데이터 라인(1505-1(D))에 있는 논리 0에 대응하는 전압(예를 들어, GND)(및 상보적인 데이터 라인(1505-2(D_)) 상에 있는 다른 논리 상태에 대응하는 전압)을 발생한다. 도 17의 t10에 도시된 것처럼, ACT 포지티브 제어 신호(예를 들어, 도 16에 도시된 1690)는 고레벨로 진행하고, RnIF 네거티브 제어 신호(예를 들어, 도 16에 도시된 1628)는 저레벨로 진행하여 감지 증폭기를 작동시킨다. 메모리 셀(1502-1)로부터 감지된 데이터 값은, 이전에 설명한 것처럼, 감지 증폭기(1506)의 일차 래치에 저장된다. 이차 래치는, 동적 래치가 변하지 않기 때문에, 메모리 셀(1502-2)로부터의 데이터 값에 여전히 대응한다.
Row Y에 결합된 메모리 셀(1502-1)로부터 감지된 제 2 데이터 값이 감지 증폭기(1506)의 일차 래치에 저장된 이후에, 상기 의사 코드에 있어서, "Row Y 폐쇄"는, AND 논리 연산의 결과가 Row Y에 대응하는 메모리 셀에 다시 저장하는 것을 원치 않을 경우, 선택된 로우(예를 들어, Row Y)가 디스에이블될 수 있는 것을 나타낸다. 그러나, 도 17은 Row Y가 좌측 인에이블되어 논리 연산의 결과가 Row Y에 대응하는 메모리 셀에 다시 저장될 수 있다는 것을 도시한다. Row Y에 대응하는 메모리 셀을 분리시키는 것은 선택된 셀(1502-1)을 데이터 라인(1505-1(D))으로부터 분리하기 위하여 액세스 트랜지스터를 턴-오프시킴으로써 달성될 수 있다. 선택된 Row Y가 구성(예를 들어, 메모리 셀을 분리하거나 메모리 셀을 분리하지 않도록)된 이후에, 상기 의사 코드에서의 "AND 활성화"는 AND 제어 신호가 도 17의 t11에 도시된 것처럼 고레벨로 진행하여, 패스 트랜지스터(1507-1)를 도통시키는 것을 나타낸다. 이러한 방식으로, AND 제어 신호를 활성화하여 함수(예를 들어, Row X 및 Row Y)의 값을 감지 증폭기에 기록하도록 한다.
누산기(1531)의 동적 래치에 저장된 제 1 데이터 값(예를 들어, Row X) 및 감지 증폭기(1506)에 저장된 제 2 데이터 값(예를 들어, Row Y)을 사용하여, 계산 구성 요소(1531)의 동적 래치가 "0"(예를 들어, 노드(S2) 상의 "0"에 대응하는 전압과 노드(S1) 상의 "1"에 대응하는 전압)을 포함하는 경우, 노드(S1) 상의 "1" 에 대응하는 전압이 트랜지스터(1509-1)를 도통시켜, 이에 의해, 트랜지스터(1509-1), 패스 트랜지스터(1507-1) 및 데이터 라인(1505-1(D))을 통해 감지 증폭기(1506)를 접지에 결합하기 때문에, 감지 증폭기 데이터는 "0"으로 기록된다(감지 증폭기에 미리 저장된 데이터 값과 관계없이). AND 연산의 데이터 값이 "0"이 될 때, 결과는 "0"이다. 여기서, 제 2 데이터 값(동적 래치에서)이 "0"일 때, AND 연산의 결과는 제 1 데이터 값의 상태와 무관하게 "0"이 되어, 감지 회로의 구성은 "0" 결과를 기록하고 감지 증폭기(1506)에 초기에 저장되도록 한다. 이러한 동작은 누산기 내의 데이터 값을 변경하지 않은 상태를 유지한다(예를 들어, Row X로부터).
누산기의 이차 래치가 "1"(예를 들어, Row X로부터)을 포함하는 경우, AND 연산의 결과는 감지 증폭기(1506)(예를 들어, Row Y로부터)에 저장된 데이터 값에 의존한다. AND 연산의 결과는 감지 증폭기(1506)(예를 들어, Row Y로부터)에 저장된 데이터 값이 또한 "1"인 경우 "1"이 되어야 하지만, AND 연산의 결과는 감지 증폭기(1506)(예를 들어, Row Y로부터)에 저장된 데이터 값이 또한 "0"인 경우 "0"이 되어야 한다. 감지 회로(1550)는, 누산기의 동적 래치가 "1"(예를 들어, 노드(S2) 상의 "1"에 대응하는 전압과 노드(S1) 상의 "0"에 대응하는 전압)을 포함하는 경우, 트랜지스터(1509-1)가 도통하지 않고, 감지 증폭기가 접지(상술한 것처럼)에 결합되지 않으며, 감지 증폭기(1506)에 미리 저장된 데이터 값이 변경되지 않고 유지(예를 들어, Row Y 데이터 값, AND 연산 결과는 Row Y 데이터 값이 "1"인 경우 "1", AND 연산 결과는 Row Y 데이터 값이 "0"인 경우 "0")되도록 구성된다. 이러한 동작은 누산기 내의 데이터 값을 변경하지 않은 상태를 유지한다(예를 들어, Row X로부터).
AND 연산의 결과가 초기에 감지 증폭기(1506)에 저장된 이후에, 상기 의사 코드에서 "AND 비활성화"는, AND 제어 신호가 도 17의 t12에 도시된 것처럼 저레벨로 진행하여, 감지 증폭기(1506)(및 데이터 라인(1505-1(D))을 접지로부터 분리하도록 패스 트랜지스터(1507-1)의 도통을 정지시키는 것을 나타낸다. 사전에 행하지 않는 경우, Row Y는 폐쇄(도 17의 t13에 도시된 것처럼)될 수 있고, 감지 증폭기는 디스에이블(도 17의 t14에 도시된 것처럼, 저레벨로 진행하는 ACT 포지티브 제어 신호 및 고레벨로 진행하는 RnIF 네거티브 제어 신호에 의해)될 수 있다. 분리된 데이터 라인들에 의해, 상기 의사 코드에서 "프리차지"는 이전에 설명한 것처럼(예를 들어, 도 17에 도시된 t14에서 시작), 평형화 동작에 의해 데이터 라인들의 프리차지를 발생시킬 수 있다.
도 17은, 감지 증폭기(예를 들어, 도 15에 도시된 1506)에 결합된 데이터 라인들(예를 들어, 도 15에 도시된 1505-1(D) 및 1505-2(D_)) 상의 전압 신호들의 거동과, 오퍼랜드들(예를 들어, Row X/Row Y 데이터 값들(00, 10, 01, 및 11))의 있을 수 있는 조합의 각각을 포함하는 AND 논리 연산을 위한 계산 구성 요소(예를 들어, 도 15에 도시된 1531)의 이차 래치의 노드들(S1 및 S1) 상의 전압 신호들의 거동을 도시한다.
비록, 도 17에 예시된 타이밍도와 상술한 의사 코드는 제 2 오퍼랜드(예를 들어, Row Y 데이터 값)를 감지 증폭기에 로딩의 시작 이후에 AND 논리 연산을 개시하는 것을 나타내지만, 도 15에 도시된 회로는 제 2 오퍼랜드(예를 들어, Row Y 데이터 값)를 감지 증폭기에 로딩의 시작 이전에 AND 논리 연산을 개시함으로써 성공적으로 작동될 수 있다.
도 18은 본 개시의 다수의 실시예들에 따라 감지 회로를 사용하여 다수의 논리 연산을 수행하는 것과 연관된 타이밍도이다. 도 18은 제 2 오퍼랜드(예를 들어, Row Y 데이터 값)를 감지 증폭기에 로딩의 시작 이후에 OR 논리 연산을 개시하는 것에 관련된 타이밍도를 예시한다. 도 18은 제 1 및 제 2 오퍼랜드 데이터 값들의 다양한 조합을 위한 감지 증폭기 및 누산기 신호들을 예시한다. 특정 타이밍도 신호들은 도 15에 도시된 회로의 AND 논리 연산과 연관된 의사 코드에 대해서 아래에 설명되어 있다.
후속 연산 단계는 대안으로 제 1 데이터 값(감지 증폭기(1506) 및 계산 구성 요소(1531)의 이차 래치에 현재 저장)과 제 2 데이터 값(Row Y(1504-Y)에 결합된 메모리 셀(1502-1)에 저장)에 대한 OR 연산을 수행하는 것과 관련될 수 있다. Row X 데이터를 도 17에 도시된 시간(t1 - t7)에 대해서 사전에 설명한 감지 증폭기 및 누산기에 로딩하는 동작은 도 18에 대해서 반복되지 않는다. "ORing"과 연관된 의사 코드의 예로서, 데이터 값들은 다음을 포함할 수 있다:
EQ 비활성화
Row Y 개방
감지 증폭기들 작동(이후에 Row Y 데이터가 감지 증폭기에 상주)
Row Y 폐쇄
Row Y가 폐쇄될 때, 감지 증폭기는 여전히 Row Y 데이터 값을 포함한다.
OR 활성화
감지 증폭기 내의 결과는 함수(예를 들어, Row X 및 Row Y)의 값으로 기록되며, 감지 증폭기에 사전에 저장된 Row Y로부터 데이터 값을 다음과 같이 오버라이트할 수 있다.
누산기가 "0"(예를 들어, 노드(S2) 상의 "0"에 대응하는 전압과 노드(S1) 상의 "1"에 대응하는 전압)을 포함하는 경우, 감지 증폭기 데이터는 변경되지 않는다(Row Y 데이터).
누산기가 "1"(예를 들어, 노드(S2) 상의 "1"에 대응하는 전압과 노드(S1) 상의 "0"에 대응하는 전압)을 포함하는 경우, 감지 증폭기 데이터는 "1"로 기록된다.
이러한 동작은 누산기 내의 데이터를 변경 없이 유지한다.
OR 비활성화
프리차지
상기 의사 코드에 도시된 것처럼, "EQ 비활성화"(도 18의 t8에 도시), "Row Y 개방" (도 18의 t9에 도시), "감지 증폭기들 작동"(도 18의 t10에 도시), 및 "Row Y 폐쇄"(도 18의 t13에 도시되고, 특정 논리 함수 제어 신호의 시작 이전에 발행할 수 있음)는 AND 연산 의사 코드에 관하여 사전에 설명한 것과 동일한 기능을 나타낸다. 선택된 Row Y가 적당히 구성(예를 들어, 논리 연산 결과가 Row Y에 대응하는 메모리 셀에 저장되어야 하는 경우에 인에이블하고, 또는 논리 연산 결과가 Row Y에 대응하는 메모리 셀에 저장되지 않아야 하는 경우에 메모리 셀을 분리하도록 폐쇄하도록 구성)되면, 상기 의사 코드에서 "OR 활성화"는 OR 제어 신호가 도 18에 t11에 도시된 것처럼 고레벨로 진행하여 패스 트랜지스터(1507-2)를 도통시키는 것을 나타낸다. 이러한 방식으로, OR 제어 신호를 활성화하여 함수(예를 들어, Row X 및 Row Y)의 값을 감지 증폭기에 기록하도록 한다.
계산 구성 요소(1531)의 이차 래치에 저장된 제 1 데이터 값(예를 들어, Row X)과 감지 증폭기(1506)에 저장된 제 2 데이터 값(예를 들어, Row Y)을 사용하여, 누산기 동적 래치가 "0"(예를 들어, 노드(S2) 상의 "0"에 대응하는 전압과 노드(S1) 상의 "1"에 대응하는 전압)을 포함하는 경우, OR 연산의 결과는 감지 증폭기(1506)에 저장된 데이터 값(예를 들어, Row Y로부터의)에 의존한다. OR 연산의 결과는 감지 증폭기(1506)에 저장된 데이터 값(예를 들어, Row Y로부터의)이 "1"인 경우 "1"이 되어야 하지만, OR 연산의 결과는 감지 증폭기(1506)(예를 들어, Row Y로부터)에 저장된 데이터 값이 또한 "0"인 경우 "0"이 되어야 한다. 감지 회로(1550)는, 누산기의 동적 래치가 "0"을 포함하는 경우, 노드(S2) 상의 "0"에 대응하는 전압으로, 트랜지스터(1509-2)는 오프되고 도통하지 않고(및 AND 제어 신호가 어서트되지 않기 때문에 패스 트랜지스터(1507-1)가 또한 오프), 감지 증폭기(1506)가 접지(양측)에 결합되지 않으며, 감지 증폭기(1506)에 사전에 저장된 데이터 값이 변경(예를 들어, Row Y 데이터 값이 "1"인 경우 OR 연산 결과는 "1"이고, Row Y 데이터 값이 "0"인 경우 OR 연산 결과는 "0"이 되는 Row Y 데이터 값)되지 않도록 구성된다.
누산기의 동적 래치가 "1"(예를 들어, 노드(S2) 상의 "1"에 대응하는 전압과 노드(S1) 상의 "0"에 대응하는 전압)을 포함하는 경우, 트랜지스터(1509-2)는 도통(OR 제어 신호가 어서트되기 때문에 패스 트랜지스터(1507-2))하고, 데이터 라인(1505-2(D_))에 결합된 감지 증폭기(1506) 입력은, 노드(S2) 상의 "1"에 대응하는 전압이 패스 트랜지스터(1507-2)(OR 제어 신호가 어서트되기 때문에 또한 도통)와 함께 트랜지스터(1509-2)를 도통시키기 때문에, 접지에 결합된다. 이러한 방식으로, "1"은 감지 증폭기애 사전에 저장된 데이터 값과 관계없이 누산기의 이차 래치가 "1"을 포함할 때 OR 연산의 결과로서 감지 증폭기(1506)에 초기에 저장된다. 이러한 동작은 누산기 내의 데이터를 변경하지 않은 상태를 유지한다. 도 18은, 대안으로, 감지 증폭기(예를 들어, 도 5에 도시된 1506)에 결합된 데이터 라인들(예를 들어, 도 15에 도시된 1505-1(D) 및 1505-2(D_)) 상의 전압 신호들의 거동과, 오퍼랜드들(예를 들어, Row X/Row Y 데이터 값들(00, 10, 01, 및 11))의 있을 수 있는 조합의 각각을 포함하는 OR 논리 연산을 위한 계산 구성 요소(1531)의 이차 래치의 노드들(S1 및 S2) 상의 전압 신호들의 거동을 나타낸다.
OR 연산의 결과가 초기에 감지 증폭기(1506)에 저장된 이후에, 상기 의사 코드에서 "OR 비활성화"는, OR 제어 신호가 도 18의 t12에 도시된 것처럼 저레벨로 진행하여, 감지 증폭기(1506)(및 데이터 라인(D(1505-2)))를 접지로부터 분리하도록 패스 트랜지스터(1507-2)의 도통을 정지시키는 것을 나타낸다. 사전에 행하지 않는 경우, Row Y는 폐쇄(도 18의 t13에 도시된 것처럼)될 수 있고, 감지 증폭기는 디스에이블(도 18의 t14에 도시된 것처럼, 저레벨로 진행하는 ACT 포지티브 제어 신호 및 고레벨로 진행하는 RnIF 네거티브 제어 신호에 의해)될 수 있다. 분리된 데이터 라인들에 의해, 상기 의사 코드에서 "프리차지"는 이전에 설명하고 도 18에 도시된 t14에 도시된 것처럼, 평형화 동작에 의해 데이터 라인들의 프리차지를 발생시킬 수 있다.
도 15에 예시된 감지 회로(1550)는 다음과 같은 추가적인 논리 연산 유연성을 제공할 수 있다. ANDinv 제어 신호의 연산을 AND 제어 신호의 연산으로 대체, 및/또는 상술한 AND 및 OR 연산에서 ORinv 제어 신호의 연산을 OR 제어 신호의 연산으로 대체함으로써, 논리 연산은 {Row X AND Row Y}로부터 {~Row X AND Row Y}(여기서, "~Row X" 가 Row X 데이터 값의 반대를 나타내며, 예를 들어, NOT Row X임)로 변경될 수 있고, {Row X OR Row Y}로부터 {~Row X OR Row Y}로 변경될 수 있다. 예를 들어, 반전된 데이터 값들을 포함하는 AND 연산 동안, ANDinv 제어 신호는 AND 제어 신호를 대신하여 어서트될 수 있고, 반전된 데이터 값들을 포함하는 OR 연산 동안, ORInv 제어 신호는 OR 제어 신호를 대신하여 어서트될 수 있다. ORinv 제어 신호를 활성화하여 트랜지스터(1514-1)를 도통시키고, ANDinv 제어 신호를 활성화하여 트랜지스터(1514-2)를 도통시킨다. 각각의 경우에, 적절한 반전된 제어 신호를 어서팅하는 것은 감지 증폭기를 반전시킬 수 있고, 감지 증폭기(1506)에 초기에 저장된 결과가 반전된 Row X 및 정확한 Row Y 데이터 값들을 사용하여 AND 연산의 것과 반전된 Row X 및 정확한 Row Y 데이터 값들을 사용하여 OR 연산의 것이 되도록 한다. 하나의 데이터 값의 정확한 또는 보완 버전은, 예를 들어, 첫 번째로 반전되어야 하는 데이터 값과 두 번째로 반전되지 않아야 하는 데이터 값을 로딩함으로써, 논리 연산(예를 들어, AND, OR)을 수행하는 누산기에 사용될 수 있다.
상술한 AND 및 OR 연산을 위한 데이터 값들을 반전시키는 것에 관하여 상술한 유사한 접근법에 있어서, 도 15에 도시된 감지 회로는 비-반전된 데이터 값을 누산기의 동적 래치에 입력하고 감지 증폭기(1506)에서 데이터 값을 반전시키는 데이터를 사용함으로써 NOT(예를 들어, 반전) 연산을 수행할 수 있다. 이전에 언급한 것처럼, ORinv 제어 신호를 활성화하여 트랜지스터(1514-1)를 도통시키고 ANDinv 제어 신호를 활성화하여 트랜지스터(1514-2)를 도통시킨다. ORinv 및/또는 ANDinv 제어 신호들은, 아래에 더 설명된 것처럼, NOT 함수를 구현하는데 사용된다:
Row X를 누산기에 카피
EQ 비활성화
Row X 개방
감지 증폭기들 작동(이후에 Row X 데이터가 감지 증폭기에 상주)
LOAD 활성화(감지 증폭기 데이터(Row X)는 누산기의 노드들(S1 및 S2)에 전송되고 동적으로 상주)
LOAD 비활성화
ANDinv 및 ORinv 활성화(보완 데이터 값을 데이터 라인들 상에 입력)
이 결과 감지 증폭기에서 데이터 값이 반전된다(예를 들어, 감지 증폭기 래치가 반전된다).
이러한 동작은 누산기 내의 데이터를 변경하지 않은 상태를 유지한다.
ANDinv 및 ORinv 비활성화
Row X 폐쇄
프리차지
상기 의사 코드에 도시된 "EQ 비활성화," "Row X 개방," "감지 증폭기들 작동," "LOAD 활성화", 및 "DeLOAD 활성화"는 AND 연산 및 OR 연산에 대해서 의사 코드 이전에 상술한 "Row X를 누산기에 카피" 초기 연산 단계를 위한 의사 코드에서 동일한 연산들과 동일한 기능을 나타낸다. 그러나, Row X를 폐쇄하고 Row X 데이터가 감지 증폭기(1506)에 로딩되어 동적 래치에 카피된 이후에 프리차지하는 것보다는, 누산기의 동적 래치에서 데이터 값의 보완 버전은, 인에이블(예를 들어, 트랜지스터를 도통)과 반전 트랜지스터들(예를 들어, ANDinv 및 ORinv)을 디스에이블함으로써, 데이터 라인에 배치될 수 있고 감지 증폭기(1506)에 전송될 수 있다. 이 결과, 감지 증폭기(1506)는 감지 증폭기에 저장된 보완 데이터 값(예를 들어, 반전된 데이터 값)으로 감지 증폭기에 사전에 저장되었던 정확한 데이터 값으로부터 반전된다. 즉, 누산기에서 데이터의 정확 또는 보완 버전은 ANDinv 및 ORinv을 활성화 및 비활성화하여 감지 증폭기에 전송될 수 있다. 이러한 동작은 누산기 내의 데이터를 변경하지 않은 상태를 유지한다.
도 15에 도시된 감지 회로(1550)는 초기에 AND, OR 및 NOT 논리 연산의 결과를 감지 증폭기(1506)(예를 들어, 감지 증폭기 노드들)에 저장하기 때문에, 이들 논리 연산 결과는 계산 구성 요소(1531)의 이차 래치에 및/또는 임의의 인에이블된 로우에 쉽고 빠르고 통신될 수 있다. AND, OR, 및/또는 NOT 논리 연산을 위한 감지 증폭기(1506) 및 시퀀싱은 감지 증폭기(1506)가 작동하기 이전에 AND, OR, ANDinv, 및/또는 ORinv 제어 신호들(및 특정 제어 신호에 결합된 게이트를 갖는 대응하는 트랜지스터들의 동작)을 적당히 작동시켜 상호 교환될 수도 있다.
이와 같은 방식으로 논리 연산을 수행할 때, 감지 증폭기(1506)는 누산기의 동적 래치로부터의 데이터 값으로 프리-시딩되어, 누산기 기능이 감지 증폭기(1506)에 카피될 때 감지 증폭기(1506)가 완전 레일 전압(예를 들어, 공급 전압 또는 접지/기준 전압)이 아니기 때문에 이용되는 전체 전류를 감소시킬 수 있다. 프리-시딩된 감지 증폭기(1506)에 의한 동작 시퀀스는 데이터 라인들 중 하나를 기준 전압(VDD/2)에서 상보적인 데이터 라인을 남겨둔다)에 적용하거나, 상보적인 데이터 라인들을 변경하지 않고 남겨둔다. 감지 증폭기(1506)는 감지 증폭기(1506)가 작동할 때 각각의 데이터 라인들을 전체 레일에 적용한다. 이러한 연산들의 시퀀스의 사용은 인에이블된 로우에 데이터를 기록한다.
시프트 연산은 전통적인 DRAM 절연(ISO) 방식을 사용하여 2개의 이웃한 데이터 라인 상보적인 쌍을 다중화("멀티플렉싱")함으로써 달성될 수 있다. 본 개시의 실시예들에 따라, 시프트 회로(1523)는 특정 상보적인 데이터 라인들의 쌍에 결합된 메모리 셀들에 저장된 데이터 값들을 다른 쌍의 상보적인 데이터 라인들에 대응하는 감지 회로(1550)(예를 들어, 감지 증폭기(1506))로 시프팅하기 위해 사용될 수 있다(예를 들어, 감지 증폭기(1506)는 좌측 또는 우측 상보적인 데이터 라인들의 인접쌍에 대응함. 본 명세서에 사용된 것처럼, 감지 증폭기(1506)는 절연 트랜지스터들(152 -1 및 1521-2)이 도통할 때 감지 증폭기가 결합되는 상보적인 데이터 라인들의 쌍에 대응한다. 시프트 연산(우측 또는 좌측)은 Row X 데이터 값을 누산기에 프리-카피하지 않는다. 우측 Row X 시프트 연산은 다음과 같이 요약될 수 있다:
노멀 비활성화 및 시프트 활성화
EQ 비활성화
Row X 개방
감지 증폭기들 작동(이후에 시프트된 Row X 데이터가 감지 증폭기에 상주)
노멀 활성화 및 시프트 비활성화
Row X 폐쇄
프리차지
상기 의사 코드에 있어서, "노멀 비활성화 및 시프트 활성화(Deactivate Norm and Activate Shift)"는 NORM 제어 신호가 저레벨로 진행하여 시프트 회로(1523)의 절연 트랜지스터들(1521-1 및 1521-2)을 도통하지 않도록 하는 것(예를 들어, 감지 증폭기를 대응하는 상보적인 데이터 라인들의 쌍으로부터 분리)을 나타낸다. 시프트 제어 신호는 고레벨로 진행하여 절연 트랜지스터들(1521-3 및 1521-4)을 도통시켜, 감지 증폭기(1506)를 좌측 상보적인 데이터 라인들의 인접쌍(예를 들어, 좌측 인접한 상보적인 데이터 라인들의 쌍에 대해 비-도통 절연 트랜지스터들(1521-1 및 1521-2)의 메모리 어레이 측면에)에 결합한다.
시프트 회로(1523)가 구성된 이후에, 상기 의사 코드에 도시된 "EQ 비활성화," "Row X 개방," 및 "감지 증폭기들 작동"은 AND 연산 및 OR 연산에 대한 의사 코드 이전에 상기 설명한 "Row X를 누산기에 카피" 초기 연산 단계에 대한 의사 코드에서 동일한 연산들과 동일한 기능을 나타낸다. 이들 연산 이후에, 좌측 상보적인 데이터 라인들의 인접쌍에 결합된 메모리 셀에 대한 Row X 데이터 값은 우측 시프트되어 감지 증폭기(1506)에 저장된다.
상기 의사 코드에 있어서, "노멀 활성화 및 시프트 비활성화(Activate Norm and Deactivate Shift))"는, NORM 제어 신호가 고레벨로 진행하여 시프트 회로(1523)의 절연 트랜지스터들(1521-1 및 1521-2)을 도통(예를 들어, 감지 증폭기를 대응하는 상보적인 데이터 라인들의 쌍에 결합)시키고, SHIFT 제어 신호가 저레벨로 진행하여 절연 트랜지스터들(1521-3 및 1521-4)을 도통하지 않도록 하여, 감지 증폭기(1506)를 좌측 상보적인 데이터 라인들의 인접쌍(예를 들어, 좌측 인접한 상보적인 데이터 라인들의 쌍에 대해 비-도통 절연 트랜지스터들(1521-1 및 1521-2)의 메모리 어레이 측면에)로부터 분리시키는 것을 나타낸다. Row X가 여전히 활성화되기 때문에, 우측 시프트된 Row X 데이터 값은 절연 트랜지스터들(1521-1 및 1521-2)을 통해 대응하는 상보적인 데이터 라인들의 쌍의 Row X에 전송된다.
Row X 데이터 값들이 대응하는 상보적인 데이터 라인들의 쌍에 대해 우측 시프트된 이후에, 선택된 로우(예를 들어, Row X)는 상기 의사 코드에서 "Row X 폐쇄"에 의해 나타낸 것처럼 디스에이블되고, 선택된 셀을 대응하는 데이터 라인으로부터 분리하기 위해 액세스 트랜지스터를 턴-오프시킴으로써 달성될 수 있다. 선택된 로우가 폐쇄되고 메모리 셀이 데이터 라인들로부터 분리되면, 데이터 라인들은 상기 의사 코드에서 "프리차지"로 나타낸 것처럼 프리차지될 수 있다. 데이터 라인들의 프리차지는 상술한 것처럼 평형화 동작에 의해 성취될 수 있다.
좌측 Row X 시프트 연산은 다음과 같이 요약될 수 있다:
노멀 활성화 및 시프트 비활성화
EQ 비활성화
Row X 개방
감지 증폭기들 작동(이후에 Row X 데이터가 감지 증폭기에 상주)
노멀 비활성화 및 시프트 활성화
감지 증폭기 데이터(시프트된 좌측 Row X)가 Row X로 전송
Row X 폐쇄
프리차지
상기 의사 코드에 있어서, "노멀 활성화 및 시프트 비활성화"는 NORM 제어 신호가 고레벨로 진행하여 시프트 회로(1523)의 절연 트랜지스터들(1521-1 및 1521-2)을 도통시키고, 시프트 제어 신호가 저레벨로 진행하여 절연 트랜지스터들(1521-3 및 1521-4)을 도통시키지 않는 것을 나타낸다. 이러한 구성은 감지 증폭기(1506)를 대응하는 상보적인 데이터 라인들의 쌍에 결합하고 감지 증폭기를 우측 상보적인 데이터 라인들의 인접쌍으로부터 분리시킨다.
시프트 회로가 구성된 이후에, 상기 의사 코드에 도시된 "EQ 비활성화," "Row X 개방," 및 "감지 증폭기들 작동"은 AND 연산 및 OR 연산에 대한 의사 코드 이전에 상기 설명한 "Row X를 누산기에 카피" 초기 연산 단계에 대한 의사 코드에서 동일한 연산들과 동일한 기능을 나타낸다. 이들 연산 이후에, 감지 회로(1550)에 대응하는 상보적인 데이터 라인들의 쌍에 결합된 메모리 셀에 대한 Row X 데이터 값은 감지 증폭기(1506)에 저장된다.
상기 의사 코드에 있어서, "노멀 비활성화 및 시프트 활성화"는, NORM 제어 신호가 저레벨로 진행하여 시프트 회로(1523)의 절연 트랜지스터들(1521-1 및 1521-2)을 비-도통(예를 들어, 감지 증폭기를 대응하는 상보적인 데이터 라인들의 쌍을 분리)시키고, SHIFT 제어 신호가 고레벨로 진행하여 절연 트랜지스터들(1521-3 및 1521-4)을 도통시켜 감지 증폭기를 좌측 상보적인 데이터 라인들의 인접쌍(예를 들어, 좌측 인접한 상보적인 데이터 라인들의 쌍에 대해 비-도통 절연 트랜지스터들(1521-1 및 1521-2)의 메모리 어레이 측면)에 결합시키는 것을 나타낸다. Row X가 여전히 활성화되기 때문에, 좌측 시프트된 Row X 데이터 값은 좌측 상보적인 데이터 라인들의 인접쌍의 Row X에 전송된다.
Row X 데이터 값들이 좌측 상보적인 데이터 라인들의 인접쌍에 대해 좌측 시프트된 이후에, 선택된 로우(예를 들어, Row X)는 "Row X 폐쇄"에 의해 나타낸 것처럼 디스에이블되고, 선택된 셀을 대응하는 데이터 라인으로부터 분리하기 위해 액세스 트랜지스터를 턴-오프시킴으로써 달성될 수 있다. 선택된 로우가 폐쇄되고 메모리 셀이 데이터 라인들로부터 분리되면, 데이터 라인들은 상기 의사 코드에서 "프리차지"로 나타낸 것처럼 프리차지될 수 있다. 데이터 라인들의 프리차지는 상술한 것처럼 평형화 동작에 의해 성취될 수 있다.
다양한 실시예에 따라, 범용 컴퓨팅은, 예를 들어, 6F^2 또는 4F^2 메모리 셀 사이즈에서 메모리 셀(예를 들어, 1T1C) 구성 당 DRAM 하나의 트랜지스터와 같은 프로세서-인-메모리(PIM) 디바이스의 메모리 어레이 코어에서 가능하게 될 수 있다. 본 명세서에 기재된 장치들 및 방법들의 장점은 단일 명령 속도가 아닌, 메모리 어레이(예를 들어, DRAM)로부터 데이터를 항상 전송하지 않거나 칼럼 디코드를 작동하지 않고, 병렬로 계산되는 데이터의 전체 뱅크에 의해 성취될 수 있는 누적 속도의 관점에서 실현된다. 다시 말해, 데이터 전송 시간은 제거될 수 있다. 예를 들어, 본 개시의 장치는 데이터 라인(예를 들어, 16K 메모리 셀들의 칼럼)에 결합된 메모리 셀들의 데이터 값들을 사용하여 여러 AND 또는 OR을 동시에 실행할 수 있다.
논리 연산 처리(예를 들어, 32 또는 64 비트 레지스터들을 사용)를 위해 데이터가 이동되는 종래의 접근법의 감지 회로들에 있어서, 보다 적은 연산들이 본 개시의 장치와 비교하여 병렬로 수행될 수 있다. 이러한 방식으로, 데이터가 전송되어야 하는 메모리로부터 분리된 중앙 처리 장치(CPU)를 포함하는 종래의 구성과 비교하여, 현저하게 높은 처리량이 효과적으로 제공된다. 또한, 본 개시에 따른 장치들 및/또는 방법들은 CPU가 메모리로부터 분리되는 구성보다 적은 에너지/면적을 사용할 수 있다. 또한, 본 개시의 장치들 및/또는 방법들은, 인-메모리-어레이 논리 연산이 특정 데이터 값 전송들을 제거함으로써 에너지를 절략하기 때문에, 보다 작은 에너지/면적에 따른 장점들을 향상시킬 수 있다.
감지 회로, 감지 증폭기들, 계산 구성 요소, 동적 래치들, 절연 디바이스들, 및/또는 시프트 회로의 다양한 조합 및 구성들을 포함하는 실시예들이 본 명세서에 예시 및 설명되었지만, 본 개시의 실시예들은 본 명세서에 명시적으로 기재된 조합들에 제한되지 않는다. 본 명세서에 개시된 감지 회로, 감지 증폭기들, 계산 구성 요소, 동적 래치들, 절연 디바이스들, 및/또는 시프트 회로의 다른 조합들 및 구성들이 본 개시의 범위 내에 명시적으로 포함된다.
비록 특정한 실시예들이 본 명세서에 도시 및 설명되었지만, 통상적인 기술을 가진 사람들은 동일한 결과를 성취하기 위해 계산되는 장치가 도시된 특정 실시예를 대신할 수 있다는 것을 이해할 것이다. 본 개시는 본 개시의 하나 이상의 실시예들의 적응 또는 변형을 다루기 위한 것이다. 상기 설명은 예시적인 방식으로 이루어졌으며 제한적인 것이 아님을 이해해야 한다. 상기 실시예들의 조합과 본 명세서에 구체적으로 기술되지 않은 다른 실시예들의 조합은 상기 설명을 검토할 때 본 기술에 숙련된 사람들에게 명백할 것이다. 본 개시의 하나 이상의 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 응용들을 포함한다. 따라서, 본 개시의 하나 이상의 실시예들의 범위는 첨부된 청구범위가 속하는 등가물의 전체 범위와 함께, 첨부된 청구 범위를 참조하여 결정되어야 한다.
상술한 상세한 설명에 있어서, 일부 특징들은 개시를 간소화하기 위하여 단일 실시예에서 함께 그룹화되어 있다. 본 개시의 방법은 본 개시의 설명된 실시예들이 각각의 청구항에 명시적으로 인용된 것보다 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 다음의 청구 범위가 반영될 때, 발명의 주제는 단일 개시된 실시예의 모든 특징들보다 적게 있다. 따라서, 다음의 청구 범위는 상세한 설명에 포함되며, 각 청구항은 별개의 실시예로서 그 자체에 기초한다.

Claims (36)

  1. 장치로서,
    메모리 셀들의 어레이; 및
    감지 라인을 통해 상기 메모리 셀들의 어레이에 결합된 감지 회로를 포함하고,
    상기 감지 회로는, 논리 함수의 제 2 오퍼랜드(operand)와 연관된 전압으로서, 논리 함수의 제 1 오퍼랜드와 연관된 상기 메모리 셀들의 어레이의 제 1 메모리 셀을 판독하여 부분적으로 발생하는 제 1 논리 데이터 값에 대응하는 상기 감지 라인 상의 전압을 감지하도록 구성되는, 장치.
  2. 청구항 1에 있어서,
    상기 감지 회로는, AND 논리 함수의 상기 제 2 오퍼랜드와 연관된 전압으로서, 상기 AND 논리 함수의 상기 제 1 오퍼랜드와 연관된 상기 메모리 셀들의 어레이의 상기 제 1 메모리 셀을 판독하여 부분적으로 발생하는 제 1의 "0" 논리 데이터 값에 대응하는 상기 감지 라인 상의 전압을 감지하도록 구성되는, 장치.
  3. 청구항 2에 있어서,
    상기 감지 회로는, 상기 AND 논리 함수 동안 제 1 메모리 셀을 판독한 이후 "0" 논리 데이터 값에 대응하는 전압이 감지 라인 상에 있는 이후에 상기 감지 라인을 프리차지(precharge)하지 않도록 더 구성되는, 장치.
  4. 청구항 2에 있어서,
    상기 감지 회로는 상기 AND 논리 함수의 제 2 오퍼랜드와 연관된 제 2 메모리 셀을 판독하기 이전에 "1" 논리 데이터 값에 대응하는 전하를 저장하는 상기 제 1 메모리 셀을 판독한 이후에 상기 감지 라인을 프리차지하도록 더 구성되는, 장치.
  5. 청구항 2에 있어서,
    상기 감지 회로는, 상기 감지 라인상의 전압이 상기 제 1 메모리 셀을 판독한 이후에 그리고 상기 제 2 메모리 셀을 판독하기 이전에 프리차지 전압 레벨보다 작을 때, 상기 제 1 메모리 셀을 판독한 이후에 그리고 상기 AND 논리 함수의 상기 제 2 오퍼랜드와 연관된 제 2 메모리 셀을 판독하기 이전에 상기 감지 라인을 프리차지하지 않도록 더 구성되는, 장치.
  6. 청구항 2에 있어서,
    상기 감지 회로는 상기 AND 논리 함수의 제 2 오퍼랜드와 연관된 제 2 메모리 셀을 판독할 때까지 "0" 논리 데이터 값에 대응하는 상기 감지 라인 상의 상기 전압을 유지하도록 더 구성되는, 장치.
  7. 청구항 2에 있어서,
    상기 감지 회로는 상기 제 1 메모리 셀에 저장된 전하에 의해 변경되고 제 2 메모리 셀에 저장된 제 2 전하에 의해 더 변경되는 감지 라인 프리차지 전압으로부터 발생하는 제 2의 "0" 논리 데이터 값에 대응하는 것으로서 상기 감지 라인 상의 상기 AND 논리 함수의 상기 제 2 오퍼랜드와 연관된 상기 전압을 감지하도록 구성되고,
    상기 제 2 메모리 셀에 저장된 상기 제 2 전하는 "1" 논리 데이터 값에 대응하는, 장치.
  8. 청구항 2에 있어서,
    상기 감지 회로는 상기 제 1 메모리 셀을 판독한 이후 "1" 논리 데이터 값에 대응하는 상기 전압이 상기 감지 라인 상에 있는 이후에 상기 감지 라인을 프리차지하도록 더 구성되는, 장치.
  9. 청구항 2에 있어서,
    상기 감지 회로는, 상기 감지 라인상의 전압이 상기 제 1 메모리 셀을 판독한 이후에 그리고 상기 제 2 메모리 셀을 판독하기 이전에 프리차지 전압 레벨보다 클 때, 상기 제 1 메모리 셀을 판독한 이후에 그리고 상기 AND 논리 함수의 제 2 오퍼랜드와 연관된 제 2 메모리 셀을 판독하기 이전에 상기 감지 라인을 프리차지하도록 더 구성되는, 장치.
  10. 청구항 2에 있어서,
    상기 감지 회로는, AND 논리 함수의 제 2 오퍼랜드와 연관된 전압으로서, AND 논리 함수의 제 1 오퍼랜드와 연관된 상기 메모리 셀들의 어레이의 제 1 메모리 셀을 판독하여 부분적으로 발생하지 않는 논리 데이터 값에 대응하는 상기 감지 라인 상의 전압을 감지하도록 구성되는, 장치.
  11. 청구항 2에 있어서,
    상기 감지 회로는, AND 논리 함수의 제 2 오퍼랜드와 연관된 전압으로서, 제 2 메모리 셀에 저장된 전압에 저장된 전하에 의해 변경된 감지 라인 프리차지 전압으로부터 발생하는 논리 데이터 값에 대응하는 상기 감지 라인 상의 전압을 감지하도록 구성되는, 장치.
  12. 청구항 2에 있어서,
    상기 감지 회로는, OR 논리 함수의 제 2 오퍼랜드와 연관된 전압으로서, OR 논리 함수의 제 1 오퍼랜드와 연관된 메모리 셀들의 어레이의 제 1 메모리 셀을 판독하여 부분적으로 발생하는 제 1의 "1" 논리 데이터 값에 대응하는 상기 감지 라인 상의 전압을 감지하도록 구성되는, 장치.
  13. 청구항 1 내지 청구항 12 중 어느 한 항에 있어서,
    상기 감지 회로는, OR 논리 함수의 제 2 오퍼랜드와 연관된 전압으로서, 상기 OR 논리 함수의 상기 제 1 오퍼랜드와 연관된 상기 메모리 셀들의 어레이의 제 1 메모리 셀을 판독하여 부분적으로 발생하는 제 1의 "1" 논리 데이터 값에 대응하는 상기 감지 라인 상의 전압을 감지하도록 구성되는, 장치.
  14. 청구항 13에 있어서,
    상기 감지 회로는 상기 OR 논리 함수 동안 제 1 메모리 셀을 판독한 이후 "1" 논리 데이터 값에 대응하는 상기 전압이상기 상기 감지 라인 상에 있는 이후에 상기 감지 라인을 프리차지하지 않도록 더 구성되는, 장치.
  15. 청구항 13에 있어서,
    상기 감지 회로는 상기 OR 논리 함수의 상기 제 2 오퍼랜드와 연관된 제 2 메모리 셀을 판독하기 이전에 "0" 논리 데이터 값에 대응하는 전하를 저장하는 상기 제 1 메모리 셀을 판독한 이후에 상기 감지 라인을 프리차지하도록 더 구성되는, 장치.
  16. 청구항 13에 있어서,
    상기 감지 회로는 상기 제 1 메모리 셀에 저장된 전하에 의해 변경되고 제 2 메모리 셀에 저장된 제 2 전하에 의해 더 변경되는 감지 라인 프리차지 전압으로부터 발생하는 제 2의 "1" 논리 데이터 값에 대응하는 것으로서 상기 감지 라인 상의 상기 OR 논리 함수의 상기 제 2 오퍼랜드와 연관된 상기 전압을 감지하도록 구성되고, 상기 제 2 메모리 셀에 저장된 상기 제 2 전하는 "0" 논리 데이터 값에 대응하는, 장치.
  17. 장치로서,
    메모리 셀들의 어레이; 및
    감지 라인을 통해 메모리 셀들의 어레이에 결합된 감지 회로로서, 제 1 메모리 셀과 제 2 메모리 셀을 관련시키는 논리 함수를 수행하도록 구성된 상기 감지 회로를 포함하고,
    상기 감지 회로는,
    감지 라인에 결합된 감지 증폭기; 및
    감지 증폭기에 결합된 평형화 회로를 포함하며,
    상기 평형화 회로는, 수행되는 상기 논리 함수의 타입과 상기 제 1 메모리 셀을 판독한 이후의 상기 감지 라인 상의 전압에 기초하여 상기 제 2 메모리 셀을 판독하기 이전에 상기 감지 라인을 선택적으로 프리차지하거나 프리차지하지 않도록 구성되는, 장치.
  18. 청구항 17에 있어서,
    상기 평형화 회로는,
    AND 논리 함수 동안 상기 제 1 메모리 셀을 판독한 이후에 "0" 논리 데이터 값에 대응하는 전압이 상기 감지 라인 상에 있을 때, 상기 제 2 메모리 셀을 판독하기 이전에 상기 감지 라인을 프리차지하지 않고,
    OR 논리 함수 동안 상기 제 1 메모리 셀을 판독한 이후에 "1" 논리 데이터 값에 대응하는 전압이 상기 감지 라인 상에 있을 때, 상기 제 2 메모리 셀을 판독하기 이전에 상기 감지 라인을 프리차지하지 않도록 더 구성되는, 장치.
  19. 청구항 17에 있어서,
    상기 평형화 회로는,
    AND 논리 함수 동안 상기 제 1 메모리 셀을 판독한 이후에 "1" 논리 데이터 값에 대응하는 전압이 상기 감지 라인 상에 있을 때, 제 2 메모리 셀을 판독하기 이전에 감지 라인을 프리차지하고,
    OR 논리 함수 동안 상기제 1 메모리 셀을 판독한 이후에 "0" 논리 데이터 값에 대응하는 전압이 상기 감지 라인 상에 있을 때, 제 2 메모리 셀을 판독하기 이전에 상기 감지 라인을 프리차지하도록 더 구성되는, 장치.
  20. 청구항 17 내지 청구항 19 중 어느 한 항에 있어서,
    상기 감지 회로는 상기 제 1 또는 제 2 메모리 셀을 감지할 때보다 AND 또는 OR 논리 함수 상의 비트를 스위칭할 때 더 적은 전력을 소비하도록 더 구성되는, 장치.
  21. 장치로서,
    메모리 셀들의 어레이; 및
    상보적인 감지 라인들의 쌍을 통해 상기 메모리 셀들의 어레이에 결합된 감지 회로를 포함하고,
    상기 감지 회로는,
    상기 상보적인 감지 라인들의 쌍에 결합된 감지 증폭기; 및
    상기 감지 증폭기에 결합된 평형화 회로로서, AND 논리 함수 및 OR 논리 함수의 결과에 대응하는 전압이 상기 상보적인 감지 라인들의 쌍 상에 발생하도록 구성된 트랜지스터들을 포함하는 상기 평형화 회로를 포함하는, 장치.
  22. 청구항 21에 있어서,
    상기 평형화 회로는,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 제 1 소스/드레인 영역은 상기 제 2 트랜지스터의 제 1 소스/드레인 영역과 상기 상보적인 감지 라인들의 쌍 중 제 1 하나에 결합되고,
    상기 제 3 트랜지스터의 제 1 소스/드레인 영역은 상기 제 2 트랜지스터의 제 2 소스/드레인 영역과 상기 상보적인 감지 라인들의 쌍 중 제 2 하나에 결합되고,
    상기 제 1 트랜지스터의 제 2 소스/드레인 영역과 상기 제 2 트랜지스터의 제 2 소스/드레인 영역은 프리차지 전압 공급에 결합되며,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 결합되는, 장치.
  23. 청구항 22에 있어서,
    상기 평형화 회로는,
    제 5 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 4 트랜지스터의 제 1 소스/드레인 영역;
    제 7 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 6 트랜지스터의 제 1 소스/드레인 영역;
    상기 메모리 셀들의 어레이와 연관된 상기 공급 전압에 결합된 상기 제 4 트랜지스터의 제 2 소스/드레인 영역과 상기 제 6 트랜지스터의 제 2 소스/드레인 영역;
    상기 제 1 트랜지스터의 상기 게이트와 상기 제 3 트랜지스터의 상기 게이트에 결합된 상기 제 5 트랜지스터의 제 2 소스/드레인 영역과 상기 제 7 트랜지스터의 제 2 소스/드레인 영역;
    상기 상보적인 감지 라인들의 쌍 중 상기 제 1 하나에 결합된 상기 제 5 트랜지스터의 게이트; 및
    상기 상보적인 감지 라인들의 쌍 중 상기 제 2 하나에 결합된 상기 제 7 트랜지스터의 게이트를 더 포함하는, 장치.
  24. 청구항 23에 있어서,
    상기 제 4 트랜지스터의 게이트는 OR 논리 함수 제어 신호 라인에 결합되고, 및
    상기 제 6 트랜지스터의 게이트는 AND 논리 함수 제어 신호 라인에 결합되는, 장치.
  25. 청구항 23에 있어서,
    상기 평형화 회로는 접지 기준에 결합된 제 8 트랜지스터의 제 1 소스/드레인 영역, 상기 제 1 트랜지스터의 게이트 및 상기 제 3 트랜지스터의 게이트에 결합된 상기 제 8 트랜지스터의 제 2 소스/드레인 영역, 및 평형화 제어 신호 라인에 결합된 상기 제 8 트랜지스터의 게이트를 더 포함하는, 장치.
  26. 청구항 22에 있어서,
    상기 평형화 회로는,
    OR 논리 함수 제어 신호 라인에 결합된 제 4 트랜지스터의 제 1 소스/드레인 영역;
    AND 논리 함수 제어 신호 라인에 결합된 제 5 트랜지스터의 제 1 소스/드레인 영역;
    상기 제 1 트랜지스터의 상기 게이트 및 상기 제 3 트랜지스터의 상기 게이트에 결합된 상기 제 4 트랜지스터의 제 2 소스/드레인 영역 및 상기 제 5 트랜지스터의 제 2 소스/드레인 영역;
    상기 상보적인 감지 라인들의 쌍 중 상기 제 1 하나에 스위칭 가능하게 결합된 상기 제 4 트랜지스터의 게이트; 및
    상기 상보적인 감지 라인들의 쌍 중 상기 제 2 하나에 스위칭 가능하게 결합된 상기 제 5 트랜지스터의 게이트를 더 포함하는, 장치.
  27. 청구항 26에 있어서,
    상기 평형화 회로는 접지 기준에 결합된 제 6 트랜지스터의 제 1 소스/드레인 영역, 상기 제 1 트랜지스터의 상기 게이트 및 상기 제 3 트랜지스터의 상기 게이트에 결합된 제 6 트랜지스터의 제 2 소스/드레인 영역, 및 평형화 제어 신호 라인에 결합된 상기 제 8 트랜지스터의 게이트를 더 포함하는, 장치.
  28. 청구항 27에 있어서,
    상기 상보적인 감지 라인들의 쌍 중 최대 하나를 접지 기준에 선택적으로 결합하도록 구성된 인버팅(inverting) 회로를 더 포함하는, 장치.
  29. 청구항 28에 있어서,
    상기 인버팅 회로는,
    제 1 풀다운(pulldown) 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 1 반전 트랜지스터의 제 1 소스/드레인 영역;
    제 2 풀다운 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 2 반전 트랜지스터의 제 1 소스/드레인 영역;
    상기 제 1 반전 트랜지스터의 제 2 소스/드레인 영역 및 상기 상보적인 감지 라인들의 쌍 중 제 1 하나에 결합된 제 1 로드(load) 트랜지스터의 제 1 소스/드레인 영역;
    상기 제 1 풀다운 트랜지스터의 게이트에 결합된 상기 제 1 로드 트랜지스터의 제 2 소스/드레인 영역;
    상기 제 2 반전 트랜지스터의 제 2 소스/드레인 영역 및 상기 상보적인 감지 라인들의 쌍 중 제 2 하나에 결합된 제 2 로드 트랜지스터의 제 1 소스/드레인 영역;
    상기 제 2 풀다운 트랜지스터의 게이트에 결합된 상기 제 2 로드 트랜지스터의 제 2 소스/드레인 영역;
    상기 제 2 로드 트랜지스터의 게이트 및 로드(LOAD) 제어 신호 라인에 결합된 상기 제 1 로드 트랜지스터의 게이트;
    접지 기준에 결합된 상기 제 2 풀다운 트랜지스터의 제 2 소스/드레인 영역 및 상기 제 1 풀다운 트랜지스터의 제 2 소스/드레인 영역; 및
    반전(INVERT) 제어 신호 라인에 결합된 상기 제 1 반전 트랜지스터의 게이트 및 상기 제 2 반전 트랜지스터의 게이트를 포함하는, 장치.
  30. 청구항 21 내지 청구항 29 중 어느 한 항에 있어서,
    선택적으로 상기 상보적인 감지 라인들의 쌍 중 하나의 제 1 부분을 접지 기준에 결합하고 상기 상보적인 감지 라인들의 쌍 중 다른 하나의 제 1 부분을 상기 접지 기준에 결합하지 않도록 구성된 인버팅 회로를 더 포함하고,
    상기 인버팅 회로는,
    제 1 풀다운 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 1 반전 트랜지스터의 제 1 소스/드레인 영역;
    제 2 풀다운 트랜지스터의 제 1 소스/드레인 영역에 결합된 제 2 반전 트랜지스터의 제 1 소스/드레인 영역;
    상기 제 1 반전 트랜지스터의 제 2 소스/드레인 영역 및 상기 상보적인 감지 라인들의 쌍 중 제 1 하나에 결합된 제 1 로드 트랜지스터의 제 1 소스/드레인 영역;
    상기 제 1 풀다운 트랜지스터의 게이트에 결합된 상기 제 1 로드 트랜지스터의 제 2 소스/드레인 영역;
    상기 제 2 반전 트랜지스터의 제 2 소스/드레인 영역 및 상기 상보적인 감지 라인들의 쌍 중 제 2 하나에 결합된 제 2 로드 트랜지스터의 제 1 소스/드레인 영역;
    상기 제 2 풀다운 트랜지스터의 게이트에 결합된 상기 제 2 로드 트랜지스터의 제 2 소스/드레인 영역;
    상기 제 2 로드 트랜지스터의 게이트 및 로드 제어 신호 라인에 결합된 상기 제 1 로드 트랜지스터의 게이트;
    접지 기준에 결합된 상기 제 1 풀다운 트랜지스터의 제 2 소스/드레인 영역 및 상기 제 2 풀다운 트랜지스터의 제 2 소스/드레인 영역; 및
    반전 제어 신호 라인에 결합된 상기 제 1 반전 트랜지스터의 게이트 및 상기 제 2 반전 트랜지스터의 게이트를 포함하는, 장치.
  31. 청구항 30에 있어서,
    상기 제 5 트랜지스터의 상기 게이트는 상기 제 1 로드 트랜지스터를 통해 상기 상보적인 감지 라인들의 쌍 중 상기 제 1 하나에 선택적으로 결합되고, 및
    상기 제 7 트랜지스터의 상기 게이트는 상기 제 2 로드 트랜지스터를 통해 상기 상보적인 감지 라인들의 쌍 중 상기 제 2 하나에 선택적으로 결합되는, 장치.
  32. 청구항 30에 있어서,
    인버팅 회로를 좌측-인접한 상보적인 감지 라인들의 쌍 및 우측-인접한 상보적인 감지 라인들의 쌍에 선택적으로 결합하도록 구성된 시프트 회로를 더 포함하는 장치.
  33. 청구항 32에 있어서,
    상기 제 1 풀다운 트랜지스터의 게이트는 상기 제 1 풀다운 트랜지스터의 상기 제 1 소스/드레인 영역이 상기 제 1 반전 트랜지스터를 통해 결합되는 상기 상보적인 감지 라인들의 쌍의 제 1 감지 라인으로부터 상기 좌측 및 우측-인접한 상보적인 감지 라인들의 쌍의 각각의 대향 감지 라인에 선택적으로 결합되고, 및
    상기 제 2 풀다운 트랜지스터의 게이트는 상기 제 2 풀다운 트랜지스터의 상기 제 1 소스/드레인 영역이 상기 제 2 반전 트랜지스터를 통해 결합되는 상기 상보적인 감지 라인들의 쌍의 제 2 감지 라인으로부터 상기 좌측 및 우측-인접한 상보적인 감지 라인들의 쌍의 각각의 대향 감지 라인에 선택적으로 결합되는, 장치.
  34. 방법으로서,
    메모리 셀들의 어레이의 제 1 메모리 셀에 저장된 전하를 가지고 감지 회로및 상기 메모리 셀들의 어레이를 결합하는 감지 라인의 프리차지 전압을 변경된 전압으로 변경하는 단계;
    수행되는 논리 함수의 타입 및 상기 변경된 전압에 기초하여 제 2 메모리 셀에 저장된 전하를 가지고 상기 변경된 전압을 변경하기 이전에, 상기 감지 라인을 상기 변경된 전압으로부터 상기 프리차지 전압에 대하여 선택적으로 평형화하지 않는 단계를 포함하는, 방법.
  35. 청구항 34에 있어서,
    AND 논리 함수 동안 상기 변경된 전압이 "0" 논리 데이터 값에 대응할 때 상기 제 2 메모리 셀을 상기 감지 라인에 결합하기 이전에 상기 감지 라인을 프리차지하지 않는 단계; 및
    OR 논리 함수 동안 상기 변경된 전압이 "1" 논리 데이터 값에 대응할 때 상기 제 2 메모리 셀을 상기 감지 라인에 결합하기 이전에 상기 감지 라인을 프리차지하지 않는 단계를 더 포함하는, 방법.
  36. 청구항 34 또는 청구항 35에 있어서,
    AND 논리 함수 동안 상기 변경된 전압이 "1" 논리 데이터 값에 대응할 때 상기 제 2 메모리 셀을 상기 감지 라인에 결합하기 이전에 상기 감지 라인을 프리차지하는 단계; 및
    OR 논리 함수 동안 상기 변경된 전압이 "0" 논리 데이터 값에 대응할 때 상기 제 2 메모리 셀을 상기 감지 라인에 결합하기 이전에 상기 감지 라인을 프리차지하는 단계를 더 포함하는, 방법.
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